JPH01205682A - 固体撮像装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、カメラの自動焦点検出装置などに用いられ
る固体撮像装置に関ずろ。

〈従来の技術〉 従来、二の種の固体撮像装置としては、各画素に対応し
た電荷を発生する光電変換部と、光電変換部に照射され
る光量をモニタする輝度モニタ用フォトダイオードと、
上記輝度モニタ用フォトダイオードの暗時出力と同等の
暗時出力を出力する遮光された補償用ダイオードと、上
記輝度モニタ用フォトダイオードからの光電出力と補償
用ダイオードからの暗時出力との差動を取る差動増幅器
とを備えて、上記輝度モニタ用フォトダイオードの光電
出力から補償用ダイオードの暗時出力を減算することに
よって精度高く輝度をモニタできるようにしたものがあ
る（例えば特開昭５９−１５４８８０号等）。

前述のように輝度モニタ用フォトダイオードの暗時出力
を補償用ダイオードで補償するためには、補償用ダイオ
ードの暗時出力と輝度モニタ用フォトダイオードの暗時
出力とは同一でなければならない。そのため、補償用ダ
イオードのサイズは輝度モニタ用フォトダイオードのサ
イズと同一になる。

〈発明が解決しようとする課題〉 ところが、上記従来の固体撮像装置のように、補償用ダ
イオードと輝度モニタ用フォトダイオードとを同一面積
に構成すると、チップ全体の面積が増大するという問題
がある。特に、上記輝度モニタ用フォトダイオードは光
電変換部に照射される光量をモニタするように、一般に
光電変換部と同じ幅寸法を持っているため、上記補償用
ダイオードを輝度モニタ用フォトダイオードと同じ面積
にするということは、重大な問題になる。

そこで、この発明の目的は、補償用ダイオードの面積を
大幅に減少することによって、チップ全体の面積を減少
することができる固体撮像装置を提供することにある。

〈課題を解決するための手段〉 上記目的を達成するため、この発明の固体撮像装置は、
第７図に例示するように、各画素に対応した電荷を発生
する光電変換部（ＰＤ）と、上記光電変換部（ＰＤ）に
照射される光量をモニタする輝度モニタ用フォトダイオ
ード（９）と、上記輝度モニタ用フォトダイオード（９
）の暗時出力と同等の暗時出力を出力する遮光された補
償用ダイオード（１１）と、上記輝度モニタ用フォトダ
イオード（９）の出力から補償用ダイオード（２）の出
力を減算して、減算値を出力する減算手段（２４）を備
え、上記補償用ダイオード（１１）を、Ｐ型またはＮ型
のうちのいずれか一方の型の半導体中に、Ｐ型またはＮ
型のうちのいずれか他方の型で、互いに分離された複数
の部分からなる半導体を埋設して構成し、上記補償用ダ
イオード（１１）の面積を上記輝度モニタ用フォトダイ
オード（９）の面積よりも小さくしたことを特徴として
いる。

く作用〉 上記補償用ダイオード（１１）は、Ｐ型またはＮ型のう
ちのいずれか一方の型の半導体中に、Ｐ型またはＮ型の
うちのいずれか他方の型で互いに分離された複数の部分
からなる半導体を埋設してなる。このように、埋設され
た半導体が互いに分離された部分からなるため、ＰＮ接
合の周辺長さが、分離しない場合に比して増大し、輝度
モニタ用フォトダイオード（９）よりも小さなサイズで
それと同等の暗時出力が得られる。したがって、固体撮
像装置のデツプ面積が減少される。

減算手段（２４）によって、輝度モニタ用フォトダイオ
ード（９）の光電出力から補償用ダイオード（１１）の
暗時出力が減算され、光電変換部（ＰＤ）に照射される
光量が暗時成分を除いて正確にモニタされる。

〈実施例〉 以下、この発明を図示の実施例により詳細に説明する。

まず、第１実施例について説明する。第１図にＣＯＤと
して作製されたイメージセンサ（１３）の構成を示す。

（１）は入射する光量に応じた電荷を発生する複数の光
電変換手段としてのフォトダイオード（ＰＤ）からなる
フォトダイオードアレイ、（Ｓ　Ｔ）はフォトダイオー
ド（ＰＤ）により発生ずる電荷を蓄積する蓄積部、（Ｂ
Ｇ）はフォトダイオード（ＰＤ）と蓄積部（ＳＴ）の間
に設けられたゲートである電界効果トランジスタ（以下
、ＦＥＴという。）からなるバリアゲートであり、この
バリアゲート（ＢＧ）は電圧印加時にはフォトダイオー
ド（ＰＤ）と蓄積部（ＳＴ）を接続して、フォトダイオ
ード（ＰＤ）で発生した電荷を蓄積部（Ｓ　Ｔ）へ流入
させる一方、電圧を印加しない時にはフォトダイオード
（ＰＤ）と蓄積部（ＳＴ）を分断し、フォトダイオード
（ＰＤ）で発生した電荷の蓄積部（ＳＴ）への流入を中
止する。また、（ＲＧ）は二相駆動により図面左から右
へ電荷の転送を行う転送レジスタ、（ＳＨ）は蓄積部（
ＳＴ）と転送レジスタ（ＲＧ）との間に設けられたゲー
トであるＩ”ＥＴからなる移送ゲートである。この移送
ゲート（Ｓｌ（）は電圧印加時には蓄積部（ＳＴ）と転
送レジスタ（ＲＣ）とを接続して、蓄積部（ＳＴ）に蓄
積された電荷を転送レジスタ（ＲＧ）へ移送する一方、
電圧を印加しない時には蓄積部（ＳＴ）と転送レジスタ
（ＲＧ）を分断し、蓄積部（ＳＴ）に蓄積された電荷が
転送レジスタ（ＲＧ）へ流入しないようにする。また、
（ｆｌＧＩＣＧ）はゲートであるＦＥＴからなる積分ク
リアゲートである。この積分クリアゲート（ＲＧＩＣＧ
）は、電圧印加時には転送レジスタ（ＲＧ）とオーバー
フロードレイン（ＯＤＩ）を接続して、積分に先立ち、
各画素のフォトダイオード（ＰＤ）および蓄積部（ＳＴ
）の不要電荷を転送レジスタ（ＲＧ）からオーバーフロ
ードレイン（ＯＤＩ）へ排出する。上記オーバーフロー
ドレイン（ＯＤＩ）は電源電圧ＶＤＤに接続され、最も
低いポテンシャルになっている。

一方、上記フォトダイオード（ｒ’Ｄ）とオーバーフロ
ードレイン（ＯＤ２）との間には、オーバーフローゲー
ト（ＯＧ）を設けており、このオーバーフローゲート（
ＯＧ）には電圧を印加せず、常に電圧無印加時のバリア
ゲート（ＢＧ）のポテンシャルよりも低いボテンシャル
に固定している。上記転送レジスタ（ＲＧ）へ移送され
た各画素の電荷は転送りロックφ１．φ２により図面上
右側からコンデンサ（８−１）に順次転送される。コン
デンサ（８−Ｉ）は、電荷が転送されるのに先立ち、Ｆ
ＥＴ（８−３）のゲートに与えられるｏｓＲｓ信号によ
り電源電圧に充電リセットされる。その後、コンデンサ
（８−１）は転送された電荷分だけ、充？Ｉ￥電圧から
電位が下がる。このコンデンサ（８−１）の端子間電圧
はバッファ（８−２）によりＯ８信号として取り出され
る。なお、ここで（８−１）を説明の便宜上コンデンサ
であると説明したが、ダイオードのＰＮ接合に置換でき
るものであり、回路を集積化する場合は、このコンデン
サはダイオードとして作製する。以下、コンデンサとい
う場合は同様である。

上記フォトダイオードアレイ（１）の端の複数のフォト
ダイオード（ＰＤ）上には、遮光用Ａ１２膜（ｌ−１）
を、後述の黒基準画素出力を取り出すために設けている
。上記フォトダイオードアレイ（＋）は、自動焦点検出
システム上必要な画素を中央付近を除く両側のブロック
によって検出するので、上記フォトダイオードアレイ（
１）の中央付近は自動焦点検出システム上不要な不使用
画素に対応する。このため、上記不使用画素に対応する
フォトダイオードアレイ（１）の中央のフォトダイオー
ド（ＰＤ）を除去して、この除去した部分に後述する輝
度モニタ用フォトダイオード（９）の出力処理のための
回路の一部を挿入している（第２１図参照）。

また、上記イメージセンサ（１３）の積分時間を制御す
るために、上記フォトダイオード（ＰＤ）へ入射する光
量をモニタする輝度モニタ用フォトダイオード（９）を
設けている。この輝度モニタ用フォトダイオード（９）
は、自動焦点検出システム上必要な画素を検知するフォ
トダイオードアレイ（１）の両側の２つのブロックにま
たがって形成しているので、細長い形状をしている。ま
た、この輝度モニタ用フォトダイオード（９）は、上記
不使用画素に対応する領域に照射される光量をモニタし
ないように、上記不使用画素に対応する部分にはＡ１２
膜（９−１）で遮光がなされている。この輝度モニタ用
フォトダイオード（９）の出力処理のための回路の一部
は第２１図に示すように、フォトダイオードアレイ（１
）のフォトダイオード（ＰＤ）を除去した中央に挿入し
ている。

上記輝度モニタ用フォトダイオード（９）は前述の如く
、細長い形状をしているが、その長さをＱとし、その一
端から出力を取り出す場合、一般に長さＱと応答時間τ
との間にはτｏｃ　Ｑ　’という関係が成り立ち、長さ
Ｑが長くなる程、応答性が急速に悪化する。したがって
、応答性悪化を防ぐために、輝度モニタ用フォトダイオ
ード（９）の中央付近から出力を取り出している。この
ため、応答時間はフォトダイオード（９）の端にコンタ
クトを設けた場合に比べて、下記の式のように、１／４
となっている。

」二記輝度モニタ用フォトダイオード（９）にはコンデ
ンサ（１０−１）が接続されており、イメージセンサ（
１３）の積分に先立し、ＦＥＴ（１（１−３）のゲート
にＡＧＣＲＳ信号か印加されると、上記コンデンサ（１
０−１）は電源電圧ＶＤＤに充電される。ＡＧＣＲ８信
号の除去後は、光照射に応じて発生ずる電荷により、コ
ンデンサ（ＩＯ−１）における電位が降下する。この電
位はバッファ（１０−２）を介してＡＧＣＯＳ信号とし
て出力される。

補償用ダイオード（１１）は輝度モニタ用フォトダイオ
ード（９）の暗時出力を除去するために設けられたもの
であり、この上には遮光用Ａ１２膜（１１−１）か設け
られている。この補償用ダイオード（１１）は輝度モニ
タ用フォトダイオード（９）の暗時出力と同量の出力か
得られるように設計されているが、輝度モニタ用フォト
ダイオード（９）と同構造とした場合には、輝度モニタ
用フォトダイオード（９）と同じ面積を必要とし、チッ
プサイズの増大を招いてしまう。このため、この補償用
ダイオード（１１）は、第７図（ａ）に示すように、Ｎ
型部を互いに分離され一定間隔をおいて整列された多数
の部分からなるようにし、これらをＰ型部に埋め込むこ
とによって、暗時出力の発生源である表面におけるＰＮ
接合部の長さ（周辺長）Ｌａを増大させて、輝度モニタ
用フォトダイオード（９）より小さなサイズで同量の暗
時出力が得られるように設計している。

」二足補償用ダイオード（１１）はコンデンサ（１２−
１）に接続している。このコンデンサ（１２−りはイメ
ージセンサ（１３）の積分に先立ち、ＦＥＴ（＋２−３
）のゲートに印加されるＡ　Ｇ　ＣＩＩＳ信号によって
、電源電圧ＶＤＤに充電される。しかし、ＡＧＣＲＳ信
号の除去後は、補償用ダイオード（１１）の暗時出力電
荷により、コンデンサ（１２−１）の電位は徐々に下が
る。この電位はバッファ（１２−３）を介してＤＯＳ信
号として出力される。以上でイメージセンサ（１３）の
構成の説明を終了する。

次に、第２図のブロック図に沿って全体のハードウェア
構成を説明する。第２図中布の（１４）は」二足イメー
ジセンサ（＋３）の駆動制御を行うマイクロコンピュー
タ（μＣｏｍ）である。このマイクロコンピュータ（１
４）のイメージセンサ制御部（１６）は、イメージセン
サ（１３）の後述する４つのモードを切り換えるための
２つの信号ＭＤ＋、ＭＤ２の出力および動作タイミング
を与えるための２つの信号ＮＢ、、ＮＢ２の出力を行う
と共に、Ｉ１０バッファ（２２）より、積分完了か否か
を示すＴＩＮＴ信号とイメージセンサ出力のＡ／Ｄ変換
開始を示すＡＤＳ信号との論理和であるＡＤＴ信号が入
力され、またケイン情報Ｇｌ、Ｃ；３信号が、ＮＢ、。

ＮＢ、信号の信号ラインを用いて人力される。

上記マイクロコンピュータ（Ｉ４）より左側の回路は、
１チツプのＩＣ上に構成されている。この内で上記Ｉ１
０バッファ（２２）は次の機能を有する。すなわち、上
記ＴＩＮＴ信号とＡＤＳ信号のオアを取り、マイクロコ
ンピュータ（１４）にＡＤＴ信号として出力する機能、
Ｎ＋３．、ＮＢ２信号の信号ラインの人出力を切り換え
て入力時にはＮＢ、。

ＮＢ、信号をマイクロコンピュータ（１４）から入力し
、出力時にはＧｌ、０３信号をマイクロコンピュータ（
１４）へ出力する機能、さらに、マイクロコンピュータ
（１４）の信号レベルと、分周回路（１９）、積分時間
制御部（２０）、信号処理タイミング発生部（２１）お
よび転送りロック発生部（３０）等の回路内の信号レベ
ルとのインターフェース機能をｉｉ　Ｌでいる。

一方、モード選択回路（２３）は、Ｍ　Ｄ　１．　Ｍ　
Ｄ　２信号をデコードし、下記の４つのモードのうち１
つのモードを選択する回路である。Ｍ　Ｄ　＋−“Ｌ”
。

Ｍ　Ｉ）　ｔ−“Ｌ”の場合、モード選択回路（２３）
はＩＮｌ信号のみを“■（”とし、ＩＮＩモードを選択
する。ＩＮｒモードはイメージセンサ（１３）のイニソ
ヤライズ動作を行うモードである。Ｍ　Ｄ　＋−“＋７
”。

Ｍ　Ｄ　、＝“Ｉ−１”の場合、モード選択回路（２３
）はＩＮＴ信号のみを“ｒ−ｔ”とし、Ｅ　Ｎ　’Ｉ”
モードを選択する。ｒＮＴモードはイメージセンサ（＋
３）の積分を行うモードである。Ｍ　Ｄ　＋−“Ｉ］”
、ＭＤ２−“＋１”の場合、モード選択回路（２３）は
ＤＤＩ信号のみを“Ｉ−Ｉ”とし、ＤＤＩモードを選択
する。ＤＤＩモードはイメージセンサ（１３）の読み出
しを開始するモードであり、また、Ｎ　Ｂ　＋　、　Ｎ
　Ｂ　２信号により、後述の黒基め画素のサンプルホー
ルドを行うモードでもある。ＭＤ　、＝″Ｉ−Ｉ”、Ｍ
Ｄ２−Ｌ“の場合、モード選択回路（２３）はＤＤ２信
号のみを“Ｉ］”とし、ＤＤ２モードを選択する。ＤＤ
２モードはイメージセンサ（１３）の読み出しを行い、
読み出され、処理を加えられたイメージセンサ（１３）
の出力をマイクロコンピュータ（１４）のＡ／Ｄ変換部
（１５）へ送信するモードである。各モードの動作およ
び機能に関しては後述する。

上記分周回路（１９）はマイクロコンピュータ（１４）
のクロック発生部（］Ｉ８で発生した基準クロックＣＰ
の分周を行い、イメージセンサ（１３）の転送りロック
φ１．φ２の元となるクロックφ。を発生すると共に、
積分時間制御部（２０）と信号処理タイミング発生部（
２１）にてクロックφ。と同期を取るためのタイミング
クロックφを発生している。」−記クロックφ。は転送
りロック発生部（３０）へ送られ、ここで、積分時間制
御部（２０）から送信されるＳＨ倍信号ｔＧ　Ｉ　ＣＧ
倍信号クロックφ０により、クロックφ７．φ、を作り
出し、イメージセンサ（１３）の転送りロックとしてい
る。積分時間制御部（２０）はＩＮＩモード、ＩＮＴモ
ードの時、マイクロコンピュータ（Ｉ４）から送信され
るタイミング信号ＮＩ’３．．ＮＢ、に基づき、分周回
路（１９）から送られるクロックφと同期を取ってＡＧ
（、Ｒ９信号ＪＩＧ信号、　Ｓ　Ｎ信号、ＲＧ　Ｉ　Ｃ
Ｇ倍信号発生し、積分の開始動作を行う。上記各信号は
第１図に示したイメージセンサ（Ｉ３）の各部に与えら
れる。

また、積分時間制御部（２０）は、イメージセンサ（Ｉ
３）の積分が適正となった時“［７”→“■］”となる
減算手段である輝度判定回路（２４）からの積分完了信
号ＶＦＬＧ、またはモード選択回路（２３）からのＤＤ
Ｉ信号が“Ｈ“となっている時に送信されるタイミング
信号ＮＢ、、ＮＢ、によって、ＢＧ倍信号発生し、積分
の終了動作を行う。さらに、この積分時間制御部（２０
）はＤＤ！信号が“Ｉ−１”となっている時、タイミン
グ信号ＮＢ、、ＮＢ２によってＳ　ｔ［信号を発生し、
蓄積部（ＳＴ）から出力の読み出し開始動作を行う。こ
のとき、輝度判定回路（２４）に対して、後述の輝度情
報を得るための信号、ＳＨＮ信号よびφａ、φｂ、φＣ
９φｄ信号を送信している。上記輝度判定回路（２４）
はイメージセンサ（Ｉ３）より送られるＡＧＣＯＳ信号
とＤＯ９Ｇ９信号りイメージセンサ（１３）に照射され
る光量をモニタし、積分が適正なレベルに達したと判断
された場合に、Ｖ　Ｆ　Ｌ　Ｇ信号を反転する機能と、
低輝度時に積分をＶＦＬＧ信号反転前に終了した場合、
積分のレベルを判定し、そのレベルに応じてイメージセ
ンサ（Ｉ３）のゲインを切り換えるためのＧｌ、Ｇ３信
号を出力する機能を有している。

ＡＧＣ差動増幅回路（２５）はイメージセンサ（１３）
から送られてきた出力信号Ｏ８を増幅する回路である。

このＡＧＣ差動増幅回路（２５）では０８Ｒ８信号によ
ってオンとなったイメージセンサ（Ｉ３）のＦＥＴ（８
−３）によりコンデンサ（８−１）が充電された直後の
電位Ｏ８を、信号処理タイミング発生部（２Ｉ）より送
られるＲＳＳ／ＨＳＳ／上ってサンプルボールドした後
、この電位Ｏ８を転送りロックに従ってコンデンサ（８
−１）に転送される各画素の発生電荷により降下したコ
ンデンサ（８−１）の電位Ｏ８との差動を取り、これを
増幅して、信号Ｖｏｓ’としてＯＢ減算ＡＧＣ差動増幅
回路（２６）へ出力している。ＯＢ減算ＡＧＣ差動増幅
回路（２６）の増幅時のゲインは輝度判定回路（２４）
より出力されるＧ３信号により切り換えられる。上記Ｏ
Ｂ減算ＡＧＣ増幅回路（２６）では、黒基準画素の出力
と、Ａ（遮光のない通常画素つまり有効画素の出力との
差動増幅と、出力Ｖｏｓ’のサンプルホールドを行って
いる。フォトダイオード（、ＰＤ）は、常に暗時出力を
伴うため、Ａρ遮光を施したフィ・トダイオード（ＰＤ
）によって検出される画素を黒基準画素として、暗時出
力の基阜画素とし、通常画素の出力からその黒ＪＪ学画
素成分を減算して得られた値をイメージセンサ（１３）
の出力としている。上記ＯＢ減算八へＣ増幅回路（２６
）は、ＡＧＣ差動増幅回路（２５）からの出力Ｖｏｓ’
が転送りロックに同期しながら繰り返し入力されるため
、信号処理タイミング発生部（２１）より送られるＯＳ
Ｓ／Ｉ−１信号により、汀効画素の信号出力Ｖｏｓ’の
レベルをサンプルボールドし、また信号処理タイミング
発生部（２１）より送られるＯＢＳ／Ｈ信号により、黒
基塾画素出力中に、その出力Ｖ　ｏｓ’をサンプルホー
ルドする。

上記ＯＢ減算ＡＧＣ増幅回路（２Ｇ）はサンプルホール
ドした有効画素の信号出力レベルＶｏｓ’からサンプル
ホールドした黒基準画素出力レベルＶ　ｏｓ’を減算し
、また、輝度判定回路（２４）より出力されるＧ３信号
によって切り換えられろゲインをかけて、信号Ｖｏｓと
してアナログ参照電圧Ｖ　ｒｅｆより下側に出力する。

温度検出部（２７）は、第１３図に示される抵抗分割回
路で温度の検出を行っている。この抵抗分割回路（２７
）は、拡散により形成された拡散抵抗（３２）とポリシ
リコン（Ｐｏｌｙ−９ｉ）で形成された抵抗（３３）を
備え、これらは常温で等しい抵抗値となるよう設計され
ている。各抵抗（３２）、（３３）は温度係数が異なる
ため、それらの接続点からバッファ（３４）を介して出
力される出力Ｖ　ＴＭＰは、Ｖｒｅｆ／２を中心として
温度に応じたしのとなる。なお、アナログスイッチ（３
１）は、ＤＤ２モードでは■■丁−“Ｌ“となり、アナ
ログスイッチ（３１）をオフにすることで消費電流の低
減を図っている。

一方、第２図に示すアナログスイッチ（２８）はＤＤ２
モード、すなわちＤＤ２−“ｒ−Ｉ”の場合、オンとな
り、逆にアナログスイッチ（２９）はＤＤ２−“１７”
の場合にオンとなる。これによってＤＤ２モードの時は
、出力Ｖｏｕｔとして信号Ｖｏｓを出力し、ＤＩ）２モ
ード以外では出力Ｖｏｕｔとして信号ＶＴＭＰを出力す
る。上記信号Ｖｏｕｔはマイクロコンピュータ（！４）
中のＡ／Ｄ変換部（Ｉ５）へ入力され、ここでアナログ
参照電圧Ｖ　ｒｅｆより低電圧１１１すのアナログ出力
のＡ／Ｄ変換をＡＤＴ信号で開始し、ディジタルデータ
に変換している。以上でハードウェア構成の説明を終了
する。

次に、萌述したイメージセンサ（１３）の各モードにお
ける動作を詳細に説明する。

まず、イニシャライズモードについて説明する。

マイクロコンピュータ（１４）がＭＤＩ＝”Ｌ”。

ＭＤ２−Ｌ”を出力すると、モード選択回路（２３）゛
はＩＮＩ信号のみを“ＩＩ”とし、積分時間制御部（２
０）にイニシャライズモード（ＩＮＩモード）であるこ
とを告知する。ＩＮＦモードはイメージセンサ（１３）
の電源投入後、直ちにイメージセンサ（１３）の不要電
荷を排出するためのモードである。イメージセンサ（１
３）は電源投入後はポテンシャル井戸であるフォトダイ
オード（ＰＤ）、Ｉ積部（ＳＴ）、転送レジスタ（ＲＧ
）の各々に不要電荷が溜まっており、これを素早く排出
して、イメージセンサ（１３）が使用可能な状態になる
よう立ち上げる必要がある。そこで、不要電荷の排出を
迅速に行うために■Ｎｒモードを設定すると共に、イメ
ージセンサ（１３）のポテンシャル構造を第３図の構造
とした。

以下、第３図のポテンシャル図と第４図のタイムヂャー
トに沿って説明する。第３図（ａ）にて左側からオーバ
ーフロードレイン（ＯＤ２）、オーバーフローゲート（
ＯＧ）、フォトダイオード（ＰＤ）。

バリアゲート（ｎＧ）、蓄積部（ＳＴ）、移送ゲーｈ　
（Ｓ　Ｈ）、転送レジスタ（ＲＧ）、積分クリアゲ−）
（ＲＧ　Ｉ　ＣＧ）、オーバーフロードレイン（ＯＤｌ
）となっている。バリアゲート（ｒ３Ｇ）、１％送アゲ
ートＳＨ）、積分クリアゲ−）（ＲＧＩＣＧ）の各ゲー
トおよび転送レジスタ（ＲＧ）に電圧を印加した場合（
転送レジスタ（ｒｌｃ）にはφ８が印加される）、第３
図（ｂ）に示すように、ＦＤ＞ＢＧ＞ＳＴ＞ＳＨ＞ＩＩ
ＧＭｔＧ　Ｉ　ＣＧ＞ＯＤ　Ｉとなるようにそのポテン
シャルが設計され、フォトダイオード（ＰＤ）、蓄積部
（ＳＴ）、転送レジスタ（ＲＧ）の不要電荷はこのとき
にオーバーフロードレイン（ＯＤｌ）へ排出されるよう
になっている。タイムヂャ−４に沿ってこの動作を説明
する。

第４図（ａ）の状態が第３図（ａ）に対応している。

このとき、ＮＢ、−“Ｌ″、ＮＢ、＝″Ｌ”の状態で、
バリアゲート（ＢＧ）、移送ゲート（ＳＨ）、積分クリ
アゲート（ＲＧＩＣＧ）の各ゲートには電圧は印加され
ておらず、またフォトダイオード（Ｐ　Ｄ）。

蓄積部（Ｓ　Ｔ）、転送レジスタ（ＲＧ）各部には不要
電荷が蓄積されている。ＮＢ、、ＮＢｔが共に“Ｌ”の
場合には、イメージセンサ（１３）を制御する積分時間
制御ＷＪ（２０）はイメージセンサ（１３）に対して何
も動作はしない。

マイクロコンピュータ（１４）がＮＢ、−“■］”。

ＮＢ、−“Ｌ”を出力すると、積分時間制御部（２０）
は分周回路（１９）から送られるクロックφ。と同期を
取って、第４図（ｂ）に示すように、ＳＨ＝“■〜Ｉ”
。

ＢＧ−“Ｈ”、ＲＧＩＣＧ＝“Ｈ”をイメージセンサ（
１３）に出力する。さらに、ＳＨ倍信号ＲＧ　Ｉ　ＣＧ
倍信号転送りロック発生部（３０）にも送信され、転送
りロック発生部（３０）ではＳＨ倍信号クロックφ。の
オア出力を転送りロックφ１とし、またＲＧＩＣＧ信号
とφ。のノア出力を転送りロックφ。

として、Ｓ　Ｉ−１＝“■］”、ＲＧＩＣＧ−“Ｈ′の
場合には、φ１−“ＩＩ″、φ２−“Ｌ”の状態でイメ
ージセンサ（Ｉ３）への転送りロックを停止させている
。そして、イメージセンサ（Ｉ３）はＳＨ，ＢＧ、ＲＧ
Ｉ　ＣＧ、φ３．φ２の各信号により、第３図（ｂ）に
示されるように、フォトダイオード（ＰＤ）、蓄積部（
Ｓ　Ｔ）、転送レジスタ（ＲＧ）の不要電荷を排出する
。

マイクロコンピュータ（１４）は続いてＮＢ、＝“Ｈ”
、ＮＢ、−“Ｈ”を出力した後、ＮＢ、＝“Ｌ”。

Ｎ　Ｂ　２−“Ｈ”を出力する。これを受けて積分時間
制御部（２０）はクロックφ。と同期を取り、ＳＨ倍信
号よびＢＧ倍信号“Ｌ”に戻す（第３図（Ｃ）、第４図
（Ｃ））。一方、転送りロック発生部（３０）ではＳｌ
＋信号か“Ｌ”に戻ったことにより転送りロックφ、が
動き始め、転送りロックφ、は“Ｌ”である。

このとき転送レジスタ（ＲＧ）とオーバーフロードレイ
ン（ＯＤＩ）のポテンシャル段差が大きくなり、転送レ
ジスタ（ＲＧ）の不要電荷の排出が促進され、完全にオ
ーバーフロードレイン（ＯＤＩ）へ排出される（第３図
（ｄ）、第４図（ｄ））。また、このとき、転送りロッ
クφ、は“Ｌ”で停止したままなので、上記転送レジス
タ（ＲＧ）に隣接し、転送りロックφ、が印加されてい
る別の転送レジスタ（ＲＧ）に上記レジスタ（ＲＧ）の
不要電荷が流れ込むことはない。

タイマーが所定時間経過したことを計時した後、マイク
ロコンピュータ（１４）は、Ｎ　Ｂ　１．　Ｎ　Ｂ　ｘ
を共に“Ｌ”に戻す。積分時間制御部（２０）は、これ
によりφ。と同期してＲＧＩＣＧ信号を“Ｌ”とする。

そうすると、イメージセンサ（１３）のＲＧＩＣＧ端子
に印加された電圧が零になり、この積分クリアゲート（
ＩｔＧＩＣＧ）は閉じる。それと同時に、転送りロック
発生部（３０）ではＲＧ　Ｉ　ＣＧ倍信号“Ｌ”になっ
たことで、転送りロックφ、も動き始める（第３図（ｅ
）、第４図（ｅ））。以上で不要電荷排出動作の１サイ
クルが終了する。

通常、イメージセンサ（１３）のイニシャライズを行う
際は、上記不要電荷排出動作を数サイクル繰り返した後
、イニシャライズモードを終了する。

本発明においては、各レジスタ（ＲＧ）に積分クリアゲ
ート（ｒ（ＣＩＣＧ）を接続した構造により、各レジス
タ（ＲＧ）の不要電荷の排出をレジスタ（ＲＧ）からの
転送により行う必要がなくなるので、１回の不要電荷排
出動作の１サイクルの時間を短縮し、イニシャライズモ
ードに割り当てる時間を短縮することができる。

次に、第２のモード、積分モードについて説明する。

マイクロコンピュータ（１４）がＭＤ　Ｉ＝“Ｌ”。

ＭＤ、＝“Ｈ”を出力すると、モード選択回路（２３）
はＩＮＴ信号のみを“ｆｌ”とし、積分時ＩＪＩ制御部
（２０）へ積分モード（ＩＮＴモード）であることを告
知する。ＩＮＴモー“ドはイメージセンサ（１３）の積
分開始および高輝度時の積分の終了動作を行う。

第５図、第６図に沿って動作説明を行う。積分の開始動
作はイニシャライズ時の不要ｉ荷の排出動作と、ＢＧ倍
信号除いて全く同じである。ＢＧ倍信号ＮＢ、−“Ｈ”
、ＮＢ、＝“Ｌ”をマイクロコンピュータ（１４）が出
力した後、積分時間制御部（２０）によりφ。（図では
φ、の立上りの時期である）と同期を取って“１１”に
立ち上げられる。これはＩＮｌモードの場合と同一であ
る。ただし、マイクロコンピュータ（１４）かＮ　Ｂ　
＋−“Ｌ”、ＮＢ、−“Ｈ”を出力した場合、ＩＮＩモ
ードではφ。と同期を取って再びＢＧ倍信号“■７”に
戻しているが、ＩＮＴモードではＢＧ倍信号“トＩ”の
ままである。［３Ｇ信号は後述する積分終了時に“Ｌ”
となる。

第５図（Ｃ）、第６図（ｃ）の時点でｔ多送ゲート（Ｓ
ｔＤのゲート電圧が零になると、移送ゲート（ＳＨ）は
フォトダイオード（ＰＤ）、蓄積部（ＳＴ、）、オーバ
ーフローゲート（ＯＧ）より高いポテンシャルに復帰し
、この時点から、フォトダイオード（ＰＤ）で発生した
電荷は蓄積部（ＳＴ）へ流入し、蓄積部（ＳＴ）で蓄積
され始め、イメージセンサ（１３）において積分が開始
される。

一方、積分終了の時点は輝度モニタ用フォトダイオード
（９）の出力によりモニタしている。以下、輝度判定回
路（２４）の動作を説明し、積分終了動作の説明を行う
。

積分時間制御部（２０）は積分開始時のＳＨ倍信号同一
のタイミングでＡＧＣＲ９信号をイメージセンサ（＋３
）に出力する。第１図に示されるように、ＡＧＣｆｌＳ
信号は、輝度モニタ用フォトダイオード（９）に接続さ
れたコンデンサ（１０−１）に接続されたＩ”ＥＴ（１
０−３）のゲートと、補償用ダイオード（１１）に接続
されたコンデンサ（１２−１）に接続されたＦＥＴ（１
２−３）のゲートに印加される。上記ＡＧＣＲ９信号が
印加されることにより、上記コンデンサ（１０−１）、
（１２−１）は略電源電圧ＶＤＤに充電される。Ｓ　Ｌ
（信号と同一タイミングでＡＧＣＲ３信号が“Ｌ”にな
ると、電源の供給は断たれ、これ以降は輝度モニタ用フ
ォトダイオード（９）は照射される光量に応じた電荷を
発生し、これに接続されたコンデンサ（１０−■）は発
生した電荷に応じてその電位が降下し始める。一方、補
償用ダイオード（ｌｌ）は、その暗時出力による電荷を
発生し、これに接続されたコンデンサ（＋２−１）も発
生した電荷に応じてその電位か降下し始める。各々の電
位は各バッファ（ＩＯ−２）、（１２−２）を介して、
第２図の輝度判定回路（２４）の第８図に示したアナロ
グ回路へ出力される。第８図において、ＡＧＣＯ９信号
はオペレーショナルアンブリファイア（以下、オペアン
プという。Ｘ４３）のプラス人力へ入力され、■〕Ｏ８
信号はオペアンプ（４３）のマイナス入力へ人力され、
その差動を取った出力がオペアンプ（４３）から出力さ
れる。オペアンプ（４３）の出力Ｖ４３は下式モ表わさ
れる。

Ｖ、＝Ｖｒｅｆ−（ＤＯＳ−ＡＧＣＯＳ）この出力Ｖ４
３はコンパレータ（４５）のマイナス入力に入力されて
いる。一方、コンパレータ（４５）のプラス入力には抵
抗分割により発生した定電圧が供給されている。積分中
はφｄのみが“■−■”となっており、ＦＥＴ（４９）
がオンとなり、供給される定電圧はＶ　、、＝　（Ｖ　
ｒｅｒ−Ｖ　ｔｈ）である。コンパレータ（４５）の出
力はＶ　４３　＜　Ｖ　４ｅのときＩ−Ｉ”となる。

すなわち、 Ｖｒｅｆ−（ＤＯＳ−ＡＧＣＯＳ）＜Ｖｒｅｆ−Ｖｔｈ
ＤＯ６−ＡＧＣＯＳ＞Ｖｔｈ となったときに“ＩＩ”となる。

（ＤＯＳ−ＡＧＣＯＳ）は輝度モニタ用フォトダイオー
ド（９）の光照射により降下した電圧を示している（暗
時出力成分は補償用ダイオード（ＩＩ）の出力により補
償されている）。積分開始直後は輝度モニタ用フォトダ
イオード（９）への光照射量が不足しており、ＤＯＳ−
ＡＧＣＯＳ々０であり、コンパレータ（４５）の出力（
ＶＦＬＧ）は“Ｌ”になっている。積分中に（ＤＯＳ−
ＡＧＣＯＳ）がｖｔｈの電圧より大きくなる時点で、イ
メージセンサ（１３）に対する積分が適正となり、コン
パレータ（４５）の出力（ＶＦＬＧ）は“＋７”から“
■４°へと反転する。第６図のタイムチャートに示され
るように、積分時間制御部（２０）は、コンパレータ（
４５）の出力Ｖ　Ｆ’　Ｌ　Ｇが反転した時点で、ｎｃ
倍信号“Ｌ”にする。ＢＧ倍信号“Ｌ”になると、第５
図（ｅ）に示されろように、バリアゲート（１３Ｇ）の
ポテンシャルかフォトダイオード（ＦＤ）のポテンシャ
ルより大きくなり、フォトダイオード（ＰＤ）で発生し
た電荷が蓄積部（ＳＴ）へ流入することを防ぎ、蓄積部
（ＳＴ）に蓄積された電荷は、Ｖ　Ｆ　Ｌ　Ｇ信号が“
［１”、即ちＢＧ倍信号“Ｌ”となった時点で保持され
、積分が終了する。積分終了後発生ずる電荷はフォトダ
イオード（ＰＤ）に蓄積され、その蓄積が進んでも、第
５図（ｅ）に示されろように、バリアゲート（ＢＧ）よ
りポテンシャルの低いオーバーフローゲート（ＯＧ）を
越え、オーバーフロードレイン（ＯＤ２）へ排出される
ため、蓄積部（ＳＴ）へ流入することはない。

また、積分時間制御部（２０）はＢＧ倍信号“Ｌ“にす
ると同時に、ＴＩＮＴ信号を“し”にし、マイクロコン
ピュータ（１４）にＡＤＴ端子を介してＴＩＮＴ信号の
反転を告知する。以上で積分モードにおける積分開始動
作、および高輝度時の積分終了の動作の説明を終了する
。

次に、第３のモード、データ読み出しモード１（ＤＤ＋
モード）について説明する。

マイクロコンピュータ（Ｉ４）がＭ　Ｄ　＋−“Ｉ１“
。

ＭＤ、−“Ｌ（”を出力すると、モード選択回路（２３
）はＤＤ＋信号のみを“トＩ″とし、積分時間制御部（
２０）へＤＤ！モードであることを告知する。ＤＤＩモ
ードは低輝度時に積分終了動作を行い、また、イメージ
センサ（１３）の各画素データの読み出し開始動作を行
うモードである。

まず、低輝度時の積分終了動作について第２２図のタイ
ムチャートに基づいて説明する。被写体輝度が低い場合
には、輝度判定回路（２４）により適正積分時間に達し
たと判定されるまで、長時間を要する場合がある。積分
を長時間行うと、暗時出力が増大し、Ｓ／Ｎ比の劣化を
招く。また、システム上、極端に長い積分時間は不都合
である。

例えば、カメラの焦点検出装置に用いるときには、焦点
検出サイクルが長くなり、被写体の動きにフ１１点検出
が追随していけないといった不都合が起こる。このため
、予めマイクロコンピュータ（１４）内で許容し得る最
長の積分時間を設定し、この時間を超えてなおＡＤＴ端
子に出力されるＴＩＮＴ信号が反転していない場合には
、ＭＤ、−“１１”１ＭＤ、−“ＩＩ”を出力し、ＤＤ
！モードへ移行し、ＤＤＩモードにて積分の終了動作を
行う。積分時間制御部（２０）はＤＤＩモードにて、Ｎ
Ｆ２．−“ＩＩ”。

Ｎｌ３２−“Ｌ”の信号をマイクロコンピュータ（１４
）から受けると、直ちにＩ３Ｇ信号を“Ｉ７”とセる。

これにより先の場合と同様に、第１図に示すバリアゲー
ト（ＢＧ）のポテンシャルがフォトダイオード（ＰＤ）
より高くなり、フォトダイオ−１’（ＰＤ）で発生ずる
電荷の蓄積部（ＳＴ）への流入が停止し、積分が終了す
る（第２２図）。

次に、イメージセンサ（１３）の各画素データ読み出し
開始動作について説明する。低輝度時、高輝度時にかか
わらず、ＤＤＩモードにてマイクロコンピュータ（１４
）がＮＢ、＝″Ｈ’、ＮＢ、＝“Ｌ”を出力すると、積
分時間制御部（２０）は転送りロックφ。に同期し、転
送りロックφ。が“Ｈ”のタイミングでＳ　Ｈ信号パル
スを発生する（第６図または第２２図）。これにより、
第５図（ｆ）、（ｇ）に示されるように、イメージセン
サ（１３）のＳＨアゲートパルス電圧が印加され、各蓄
積部（ＳＴ）に蓄積された各画素の信号電荷が転送レジ
スタ（ＲＧ）へ移送される。その後は転送りロックφ１
．φ２により、各画素の信号電荷は転送され、読み出さ
れる。各蓄積部（ＳＴ）に蓄積された信号電荷の転送レ
ジスタ（ＲＧ）への移送は、マイクロコンピュータ（１
４）がＤＤＩモードにてＮ　Ｂ　ｒ　＝“ｌ−１”　、
　Ｎ　Ｉ３　ｔ　＝“Ｌ”を出力したときに行なわれる
が、このとき、転送レジスタ（ＲＧ）が積分開始後の非
定常状態から復帰し、定常状態となっていることが必要
である。

定常状態では各転送レジスタ（ＲＧ）に暗電荷が第２３
図に示されるように蓄積されている。この暗電荷は、各
転送レジスタ（ＲＧ）のポテンシャル井戸で発生する暗
電荷と順次転送される前段レジスタの暗電荷の和となっ
ている。積分の開始時に、積分クリアゲート（ＲＧ　Ｉ
　ＣＧ）のゲート端子に電圧を印加し、転送レジスタ（
ＲＧ）とオーバーフロードレイン（ＯＤＩ）間の積分ク
リアゲート（ＲＧＩＣＣ；）がオンとなり、転送レジス
タ（ＲＧ）の暗電荷が全てクリアされている。積分クリ
アゲート（ＲＧ　Ｉ　ＣＧ）がオフとなった後、転送り
ロックφ１が１周期経過するたびに第２３図の左側から
転送レジスタ（ｒ（Ｇ）の暗電荷が定常状態となってい
く。

全ての転送レジスタ（ＲＧ）が定常状態に復帰する迄に
は画素数（Ｎ）×転送りロック１周期（Ｔ）の時間がか
かる。

非定常状態でＳ　Ｈパルスを発生した場合、出力として
取り出される電荷中の転送レジスタ（ＲＧ）の暗電荷成
分は画素によって非定常状態のものもあるため、正しい
信号が取り出させない。このため、Ｓ　Ｉ−１パルスを
発生するのは少なくとらＲＧｒＣＧ信号が“Ｈ“から“
Ｌ′になった後、さらに画素数×転送りロック１周期（
ＮＸＴ）経過してからでなければならない。

高輝度時には１周期（ＮＸＴ）以内に積分が完了するこ
とが少なくないが、バリアゲート（ＢＧ）を閉じること
で積分は終了されるため、１周期（ＮｘＴ）経過後逸、
ＳＨパルスの発生を待たせることが可能である。

次に、読み出された画素出力の処理に関し、第１Ｉ図、
第１２図に沿って以下に説明する。

イメージセンサ（Ｉ３）の各画素の信号電荷は、φ、−
“Ｌ”、φ、＝“Ｈ”のタイミングで、第１図に示すコ
ンデンサ（８−１）に転送される。信号処理タイミング
発生部（２１）では、この信号電荷の転送に先立ち、第
１２図に示されるように、φ、＝“Ｉ４”、φ２−“Ｌ
″のタイミングで０ＳＲＳ信号パルスを発し、第１図に
示すＦＥＴ（８−３）のゲートにこのパルスを印加して
、コンデンサ（８−１）を略電源電圧に充電してリセッ
トする。φヨー“Ｌ”。

φ、＝“■］”となった時点で信号電荷の転送が行われ
ると、このコンデンサ（８−１）の電圧は、信号電荷に
より低下し、イメージセンサ（１３）の出力Ｏ８は第１
２図に示されるように出力される。ＡＧＣ差動増幅回路
（２５）では、信号処理タイミング発生部（２１）より
送られるＲ９Ｓ／Ｉ−ｉ信号により、リセット時の電圧
レベルを第１１図のＦＥＴ（５２）、コンデンサ（５３
）、バッファ（５Ｉ）からなるザンブルホールド回路に
より、記憶し、オペアンプ（５４）のプラス人力へ人力
する。一方、Ｏ８信号はバッファ（５０）を介してオペ
アンプ（５４）のマイナス入力に入力されており、Ｆ’
Ｅ’ｒ（５５，５６，５７，５８）のゲートに入力され
るＧｌ。

Ｇ２信号により定められるゲイン（第１１図参照）で差
動増幅された出力がオペアンプ（５４）からＶｏｓ’と
して出力される（第１２図参照）。

次に、積分レベルの判定について説明する。

低輝度時に強制的に積分を終了させた場合、イメージセ
ンサ（Ｉ３）の画素出力のレベルは当然適正時に比べ低
下してしまう。そこで、この場合、前述の輝度判定回路
（２４）を用いて積分のレベルの検知を行って、その結
果に応じてイメージセンサ（１３）の出力にゲインをか
け、常に適正なレベルの出力が得られるようにしている
。

以下、第８図の輝度判定アナログ回路、第９図のパルス
タイミングチャート、第１０図の輝度判定ロジック回路
および第２４図の真理表に沿って説明する。なお、この
輝度判定アナログ回路と輝度判定ロジック回路とで、上
記輝度判定回路（２３）が構成される。第８図に示すよ
うに、オペアンプ（４３）からは人魚する光量に応じた
出力Ｖ４３＝Ｖｒｅｒ−（ＤＯＳ−ＡＧＣＯＳ）が出力
され、コンパレータ（４５）のマイナス入力に人力され
ている。積分時間判定時には第９図に示されるようにφ
ｄが印加されており、ＦＥＴ（４９）がオンとなり、コ
ンパレータ（４５）のプラス入力には（Ｖｒｅｆ−ｖ　
ｔｈ）が入力されている。いま、ＳＨパルスが発生する
と、第１Ｏ図のラッチ１（７３）、ラッチ２（７４）、
ラッチ３（７５）の全てがリセットされる。その後、第
９図に示すように、φＣパルスが発生すると、第８図の
ＦＥＴ（４８）がオンとなり、コンパレータ（４５）の
プラス入力には（Ｖｒｅｆ−Ｖｔｈ／　２　）が人力さ
れる。ここで、もしくＤＯＳ−ＡＧＣＯＳ）＞Ｖｔｈ／
２ であれば、コンパレータ（４５）の出力Ｖｒ’ＬＧは“
Ｈ”となり、第１Ｏ図に示すアンド（ＡＮＤ）ゲート（
７０）の出力が“ト■”となり、ラッチ１（７３）がセ
ットされる。その後、第９図で示されるように、φｂパ
ルスが発生すると第８図のＦＥＴ（４７）がオンとなり
、コンパレータ（４５）のプラス人力には（Ｖ　ｒｅｆ
　−Ｖ　ｔｈ／　４　）が人力される。ここで、もしく
ＤＯＳ−ＡＧＣＯＳ）＞Ｖｔｈ／４ であれば、コンパレータ（４５）の出力ＶＦＬＧは“Ｉ
４”となり、第１０図において、ＡＮＤゲート（７１）
の出力が“■（”となり、ラッチ２（７４）がセットさ
れる。さらに、その後、第９図に示すように、φａパル
スが発生すると、第８図のＩ？’ＥＴ（４６）がオンと
なり、コンパレータ（４５）のプラス入力には（Ｖ　ｒ
ｅｒ　−Ｖ　ｔｈ／　８　）が入力される。ココテ、（
ＤＯＳ−ＡＧＣＯＳ）＞Ｖｔｈ／８ であれば、コンパレータ（４５）の出力ＶＦＬＧは“Ｉ
−（”となり、第１０図に示すＡＮＤゲート（７２）の
出力が“Ｉ４”となり、ラッチ３（７５）がセットされ
る。以上の各場合について、第２４図の真理表の通りに
Ｇｌ、Ｇ３信号が発生する。この信号に基づき、ゲイン
は次の表のように選択され、それぞれ略適正レベルのＶ
ｏｓが得られる。

第８図でＦＥＴ（４４）はＩＮＴモードおよびＤＤｉモ
ードの時のみ抵抗分割回路に電源を供給するためのスイ
ッチである。

第１１図に示すように、信号Ｖｏｓ’はＦＥＴ（６０）
、コンデンサ（６２）、バッファ（６４）からなるサン
プルホールド回路によりホールドされ、オペアンプ２（
６５）のマイナス人力に入力される。この信号Ｖｏｓ’
のホールディングは信号処理タイミング発生部（２１）
からφ１＝“Ｌ”、φ２＝“■（”の信号電荷転送時の
タイミングで発生するＯＳＳ／ＩＩパルス信号によって
行なわれる。また、信号Ｖｏｓ’はＦＥＴ（５９）、コ
ンデンサ（６１）、バッファ（６３）からなるサンプル
ホールド回路にも人力される。このサンプルホールド回
路では第１図で示したへσ遮光を施した黒基準画素出力
のサンプルホールドを行う。サンプルホールドのタイミ
ングを与えるパルスは第１２図に示すＯＢＳ／Ｈ信号で
あり、これは以下に示すシーケンスで発生さける。

第２，１２図に示すように、ＩＮＴモードからＤＤ＋モ
ードに移行した後、ＡＤＴ信号には、Ａ／Ｄ変換開始の
タイミングを与えるＡＤＳ信号が現われる。マイクロコ
ンピュータ（１４）はこの信号をモニタしながら、黒基
準画素出力のサンプルホールドのタイミングを計ってい
る。マイクロコンピュータ（１４）は暗時出力画素の出
力中に、ＮＢ１−“Ｉ４”、　Ｎ　Ｂ　ｔ−“Ｉ４”を
出力し、信号処理タイミング発生部（２１）は、これに
よってＯＢＳ／Ｈ信号を“ト■”とする。引き続き、マ
イクロコンピュータ（１４）は次のＡＤＳ信号が立ち上
がる迄にＮＢ、＝“し”、Ｎｌ３ｔ＝“Ｈ”を出力し、
信号処理タイミング発生部（２１）はこれによってＯＢ
Ｓ／Ｈ信号を“Ｌ”とする。以上によって第１Ｉ図に示
すＦＥＴ（５９）、コンデンサ（６１）、バッファ（６
３）からなるサンプルホールド回路は入力される黒基準
画素出力をホールドし、これをオペアンプ２（６５）の
マイナス入力へ人力する。黒基準画素のサンプルホール
ド後は、オペアンプ２（６５）の出力はホールドされた
黒基準画素出力に対応する分を減算され、ＦＥＴ（６６
）〜（６８）のゲートに接続されたＧ３．Ｇ４信号によ
って定められるゲイン（第１１区別表）で増幅され、信
号Ｖｏｓとして出力される（第１２図）。

以上の如く、イメージセンサ（１３）の出力信号ＯＳは
ＡＧＣ差動増幅回路（２５）およびＯＢ減算ＡＧＣ差動
増幅回路（２６）において２重サンプリングされ、その
信号レベルからリセットレベルが減算され、リセットノ
イズの影響のない信号が取り出されて、さらに、リセッ
トノイズの影響のない信号から黒基準レベルが減算され
て、各画素の出力から暗時出力が除去された出力Ｖｏｓ
が得られる。さらに、この出力Ｖｏｓは、イメージセン
サ（１３）の出力Ｏ８に対して、ＡＧＣ差動増幅回路（
２５）およびＯＢ減算ＡＧＣ差動増幅回路（２６）にお
いて各画素出力の平均レベルに応じて、下記のように、
×８〜×６４のゲインをかけて作成されている。

次に、第２図に示すＡＧＣ差動増幅回路（２５）のオペ
アンプ（５４）のゲインとＯＢ減算ＡＧＣ差動増幅回路
（２６）のオペアンプ（６５）のゲインについて述べる
。ここではイメージセンサ（１３）の出力Ｏ８に対して
、Ｉ８．Ｉ１６．Ｉ３２゜×６４のゲインを切り換える
ため、オペアンプ１（５４）で２段階、オペアンプ２（
６５）で２段階のゲイン切り換えを行うようにしている
。この場合、オペアンプ（５４）、（６５）には常にオ
フセットの問題がある。２段階でゲインをかける場合、
初段のゲインをＧＮＩ、後段のゲインをＧＮ２とし、各
オペアンプのオフセットを△ｖ１人力をＶｉ１出力をＶ
ｏとすれば、出力は下式で表わされる。

ｖｏ−（（’／ｉ＋△Ｖ）　ｘ　ＧＮＩ＋△Ｖ）ｘＧＮ
２＝　ｖｉ　Ｘ　ＧＮＩ　Ｘ　ＧＮ２＋△Ｖ　−（ＧＮ
Ｉ　Ｘ　ＧＮ２　＋　ＧＮ２）＝（Ｖｉ＋△Ｖ）　Ｘ　
ＧＮＩ　Ｘ　ＧＮ２＋△ＶｘＧＮ２２段のオペアンプの
トータルのゲインＧＮＩＸＧＮ２が変わらない場合には
、上式の第２項（△ＶＸＧＮ２）でＧＮ２によるオフセ
ットが現われる。

すなわち、ＧＮ２を小さくした方がトータルのオフセッ
トが小さくなる。

したがって、初段のゲインＧＮＩを後段のゲインＧＮ２
よりも高く選ぶことによってオフセットは抑えられるが
、この手段によっても、オフセットは残る。このため、
後段のオペアンプ２（６５）は、第１１図に示すように
、参照電圧Ｖｒｅｆからダイオード（９９）１個分電位
降下した電圧を基準としてレベルシフトするため、常に
Ａ／Ｄ変換可能なように、オフセットが参照電圧Ｖ　ｒ
ｅｆより低電圧側に出るようにしている。

ＯＢ減算ＡＧＣ差動増幅回路（２６）には、黒基塾画素
を表す信号のサンプルホールド後、有効画素を表す信号
の出力に先立ち、Ａｆ２遮光を施した第２の黒基梨画素
を表す信号を出力している。この第２の黒基準画素を表
す出力からは、先にホールドされた黒基準画素が減算さ
れるため、オペアンプのオフセットがなければ参照電圧
Ｖ　ｒｅｆと一致した出力が得られる。しかし、オペア
ンプ２（６５）の出力は常に参照電圧Ｖ　ｒｅ「より低
電圧側にオフセットＶｏ「ｆｓｅｔが生ずるために、出
力は（Ｖｒｅｆ−ＶｏｆＴｓｅｔ）となる。これをＡ／
Ｄ変換すると、Ｖｏｆｆｓｅｔに相当する信号がディジ
タルデータとして得られる。以降有効画素の出力はこの
ＶｏｆＴｓｅｔ分をマイクロコンピュータ（Ｉ４）の演
算によって減算されるので、マイクロコンピュータ（１
４）に人力されるデータは実質的にはオフセット成分を
除去したデータと同じことになる。

次に、ＤＤ２モードについて説明を行う。

ＤＤ２モードにおいては、イメージセンサ（Ｉ３）に対
して能動的な動作を行わせることはない。

このため、Ｉ１０バッファ（２２）に接続されたＮＢ、
、ＮＢ、の信号の入出力を切り換え、ＮＢ、にＧｌ信号
、Ｎ　Ｂ　２にＧ３信号を出力し、マイクロコンピュー
タ（１４）にイメージセンサ（１３）の出力のゲイン情
報を告知している。このＩ１０切り換えはＤＤ２信号で
行われる。

ＤＤ２モードにおいてのみ、Ｖｏｕｔとして出力される
信号はイメージセンサ（１３）の出力Ｖｏｓである。

このシステム上使用する画素はイメージセンサ（１３）
の２つの分離した領域において検出される画素であり、
２つの領域の間にはフォトダイオード（ＰＤ）を設けて
いない。これらの画素の出力をＶｏｕｔとしてＡ／Ｄ変
換部（１５）へ出力する際には後述する問題点があるた
め、ＤＤ２モードとＤＤ１モードの切り換えによって、
有効画素の出力時のみ、ＶｏｕｔとしてＶｏｓを出力し
ている。ＡＧＣ差動増幅回路（２５）の出力Ｖ　ｏｓ’
は有効画素の出力時には、光信号に対応する出力成分Ｖ
ｏｓ“（ｓｉｇ）と暗時出力成分ｖｏｓ’　（ｄａｒｋ
）の和として表わされる（Ｖｏｓ”　＝　Ｖｏｓ’　（
ｓｉｇ）＋　Ｖｏｓ’　（ｄａｒｋ））。ＯＢ減算ＡＧ
Ｃ差動増幅回路（２６）にてＶ　ａｓ’　（ｄａｒｋ）
に相当する成分の減算を行い、 Ｖｏｓ−Ｖ　ｒｅｒ−Ｇ　Ｎ　２　Ｘ　（Ｖｏｓ’　−
Ｖｏｓ’　（ｄａｒｋ））としてＡ／Ｄ変換部（１５）
に出力している。

このとき、フォトダイオード（ＰＤ）を除去した画素の
出力は光信号に対応する出力ら暗時出力成分らないため
、Ｖｏｓ’＝０となる。ここでＯＢ減算ＡＧＣ差動増幅
（２６）にてＶ　ｏｓ’　（ｄａｒｋ）の減算を行うと
、 Ｖｏｓ＝　Ｖ　ｒｅｆ−ＧＮ２　Ｘ　（０−Ｖｏｓ’　
（ｄａｒｋ））＞　Ｖ　ｒｅｆとなり、Ａ／Ｄ変換可能
な参照電圧Ｖ　ｒｅ「より低電圧側とは逆に、Ｖｏｓが
参照電圧Ｖ　ｒｅｆより高電圧となってしまい、Ａ／Ｄ
変換のダイナミックレンジを越え、Ａ／Ｄ変換部（Ｉ５
）の破壊を招くおそれがある。このために、有効画素の
出力以外では、アナログスイッチ（２Ｂ）、（２９）を
切り替えて、常にＡ／Ｄ変換可能な温度検出出力ＶＴＭ
Ｐを出力している。このように、有効画素の出力時のみ
ＤＤ２＝“■］”としてＶｏｓの出力を行い、無効画素
の出力時はＤＤ２＝“Ｌ”としてＶＴＭＰの出力を行な
うことによって、常にＡ／Ｄ変換のダイナミックレンジ
内でＡ／Ｄ変換を行うようにしている。

以上でＤＤ２モードの説明を終了し、第１実施例の説明
を終了する。

次に、上記第１実施例における暗時出力成分の除去手段
を変形した第２の実施例について説明する。ここでは、
第１の実施例と異なる点のみについて、第１４図のブロ
ック図、第１５図のＡＧＣ差動増幅回路の回路図で説明
する。

まず、第２の実施例を示す第１４図のブロック図と第１
の実施例を示す第２図のブロック図の相違によって示さ
れるように、第２の実施例はアナログ参照電圧Ｖ　ｒｅ
ｆ”がＡＧＣ差動増幅回路（１２５）から出力されてい
る点で第１の実施例と相違する。また、第１４図では第
１の実施例におけるＯＢ減算ＡＧＣ差動増幅回路が除去
されている。

第１５図にて第２の実施例の動作を説明する。第１の実
施例と同様に、有効画素の出力に先立ち、イメージセン
サ（１３）は黒基準画素の出力を出力する。ここで、Ａ
ＧＣ差動増幅回路（１２５）中のＰＥＴ（＋　５９）、
コンデンサ（＋　６１）およびバッファ（１６３）から
なるサンプルホールド回路ではＯＢＳ／Ｈパルスによっ
て黒基準画素の出力をサンプルホールドする。第１の実
施例では、ホールドされた出力をオペアンプ２（６５）
のマイナス入力に接続し、オペアンプ２（６５）で減算
を行っていたが、第２の実施例では、ボールドされた出
力をＶ　ｒｅｆ’として出力している。このＶ　ｒｅｌ
”はＡ／Ｄコンバータ（１１５）にアナログ参照電圧と
して供給され、Ａ／Ｄ変換部（１１５）では、この電圧
を基帛として、入力された電圧をＡ／Ｄ変換する。

すなわち、入力Ｖｏｕｔと参照電圧Ｖｒｅｒ’の差動を
取ってデイジタル値に変換するため、Ａ／Ｄ変換部（１
１５）内で黒基準画素出力の減算を行うことと等価とな
る。

また、ＦＥＴ（１６０）、コンデンサ（１６２）および
バッファ（１６４）からなるサンプルホールド回路によ
ってサンプルホールドされる黒基準画素の出力も各有効
画素の出力もオペアンプ２（ＩＯ２）の出力となってお
り、これらの差動をＡ／Ｄ変換部（ｌ　Ｉ　５）内で取
るため、オペアンプ２（１６５）のオフセットは完全に
除去される。よって第２の実施例においてはイメージセ
ンサ（１３）の暗時出力の除去と同時にオペアンプ２（
１６５）のオフセットの除去が行われる。

次に、第３の実施例について、第１６．１７．１８図を
参照しながら説明する。この第３の実施例は暗時出力除
去手段が第１．２の実施例と異なる。

まず、第３の実施例のブロック図（第１６図）と、第１
の実施例のブロック図（第２図）との違いについて述べ
ろ。

第３の実施例では、黒基準画素のサンプルホールドパル
スＯＢＳ／ＨはＡ／Ｄ変換部（２１５）に入力されてお
り、ＯＢ減算ＡＧＣ差動増幅回路は除去されている。こ
の第３の実施例では、黒基準画素の減算はＡ／Ｄ変換部
（２１５）内で行われる。

第１８図はＡ／Ｄ変換部（２１５）を示し、このＡ／Ｄ
変換部（２１５）はＡ／Ｄ変換回路（２０６）とそれと
同一チップ上に設けられた内部回路を有する。第１８図
でＶｉｎとして人力されるイメージセンサの出力は黒基
準画素とこれに続く有効画素の出力からなる。黒基準画
素の出力はＯＢＳ／Ｈパルスニテ、ＦＥ’ｒ（２０１）
、ニア：／デンザ（２０２）およびバッファ（２０３）
からなるサンプルホールド回路によってサンプルボール
ドされる。そして以降人力される有効画素出力はオペア
ンプ（２０５）により、サンプルホールドされた黒基準
画素出力分を減算された後、Ａ／Ｄ変換回路（２０６）
へ入力される。

第１７図はＡＧＣ差動増幅回路（２２５）を示す。

第１の実施例では黒基県画素の出力に対するサンプルホ
ールド回路があったが、第３の実施例では、これは除去
されている。また、第２の実施例と同様に、黒基準画素
出力も有効画素出力ら同一のオペアンプ（１６５）から
出力されるため、このオペアンプ（１６５）のオフセッ
トは完全にキャンセルされる。

次に、暗時出力の除去手段が重連の実施例と異なる第４
の実施例を説明する。第１９図は、この第４の実施例に
係るハードウェアブロック図である。これは第３の実施
例のブロック図である第１６図とは、参照電圧Ｖ　ｒｅ
ｒがＡ／Ｄ変換部（３１５）に入力されていないという
点て異なっており、ＡＧＣ差動増幅回路（２２５）は第
３の実施例と全く同一の構成である。

第２０図にＡ／Ｄ変換部（３１５）を示し、このＡ／Ｄ
変換部（３１５）はＡ／Ｄ変換回路（４０５）とそれと
同一チップ上に設けられた内部回路を有する。イメージ
センサ（１３）が黒基準画素の出力を行っている間にＡ
／Ｄ変換部（３１５）にはＯＢＳ　／　Ｈパルスが与え
られ、端子Ｖｉｎに入力されている黒基準画素の出力か
ＦＥＴ（４０１）、コンデンサ（４０２）、バッファ（
４０３）からなるサンプルホールド回路によって、サン
プルホールドされる。ホールドされた黒基準画素出力は
アナログ参照電圧（Ｖ　ｒｅ［”　）としてＡ／Ｄ変換
回路（４０５）に入力される。それ以降、端子Ｖｉｎに
入力されるイメージセンサ（Ｉ３）の有効画素出力は、
第２の実施例と同様、ホールドされた黒基準画素の出力
（Ｖｒｅｆ’　）が減算された後、Ａ／Ｄ変換される。

これにより暗時出力成分が除去される。

〈発明の効果〉 以上より明らかなように、この発明の固体撮像装置は、
光電変換部と、輝度モニタ用フォトグイオートの暗時出
力と同等の暗時出力を出力する補償用ダイオードと、輝
度モニタ用フォトダイオードの出力から補償用ダイオー
ドの出力を減算する減算手段とを備え、上記補償用ダイ
オードをＰ型またはＮ型のうちのいずれか一方の型の半
導体中に、Ｐ型またはＮ型のうちのいずれか他方の型で
互いに分離された複数の部分からなる半導体を埋設して
構成しているので、補償用ダイオードの暗時出力の発生
源である表面におけるＰＮ接合部の周辺長さが、１つの
部分のみからなるＰ型またはＮ型を埋設する場合に比し
て長くなり、したがって、補償用ダイオードは輝度モニ
タ用フォトダイオードよりも小さいサイズでそれと同等
の暗時出力を得ることができ、チップ面積を小さくする
ことができる。

【図面の簡単な説明】

第１図はこの発明の固体撮像装置におけるイメージセン
サの構成図、第２図はこの発明の第１実施例の固定撮像
装置のブロック図、第３図はイニシャライズ時における
イメージセンサのポテンシャル構造を示す図、第４図は
上記第１実施例のイニシャライズモードにおける信号の
タイムチャート、第５図はイメージセンサの積分モード
時におけるポテンシャル構造を示す図、第６図は積分モ
ード時における信号のタイムチャート、第７図は補償用
ダイオードの構造図、第８図は輝度判定アナログ回路の
回路図、第９図は輝度判定時の信号のタイムチャート、
第１０図は輝度判定ロジック回路の回路図、第１１図は
第１実施例におけるＡＧＣ作動増幅回路およびＯＢ減算
ＡＧＣ作動増幅回路の回路図、第１２図は画素出力の処
理に関するタイムチャート、第１３図は温度検出部の回
路図、第１４図は第２実施例の固体撮像装置のブロック
図、第１５図は第２実施例のＡＧＣ作動増幅回路の回路
図、第１６図は第３実施例の固体撮像装置のブロック図
、第１７図は第３実施例のＡＧＣ作動増幅回路の回路図
、第１８図はＡ／Ｄ変換部の回路図、第１９図は第４実
施例の固体撮像装置のブロック図、第２０図は第４実施
例のＡ／Ｄ変換部の回路図、第２１図はイメージセンサ
の構造図、第２２図は第４実施例の積分モードにおける
信号のタイムチャート、第２３図は暗電荷の転送を説明
する図、第２４図は輝度判定ロジック回路の真理表を表
わす図である。 ＰＤ・・・フォトダイオード、ＢＧ・・・バリアゲート
、ＳＴ・・・蓄積部、ＳＨ・・・シフトゲート、ＲＧ・
・・転送レジスタ、ＲＧ　Ｉ　ＣＧ・・・積分クリアゲ
ート、１４・・・マイクロコンピュータ、２０・・積分
時間制御部、２３・・・モード選択回路、２４・・・輝
度判定回路、３０・・・転送りロック発生部。 特許出願人　ミノルタカメラ株式会社 代　理　人　弁理士　青白　葆　ほか２名（Ｑ） 周辺長Ｌｌ） ７図 周上長Ｌａ Ｌａ−７，７１−ｂ

Claims (1)

【特許請求の範囲】
1. （１）各画素に対応した電荷を発生する光電変換部と、 上記光電変換部に照射される光量をモニタする輝度モニ
   タ用フォトダイオードと、 上記輝度モニタ用フォトダイオードの暗時出力と同等の
   暗時出力を出力する遮光された補償用ダイオードと、 上記輝度モニタ用フォトダイオードの出力から補償用ダ
   イオードの出力を減算して、減算値を出力する減算手段
   を備え、 上記補償用ダイオードは、Ｐ型またはＮ型のうちのいず
   れか一方の型の半導体中に、Ｐ型またはＮ型のうちのい
   ずれか他方の型で、互いに分離された複数の部分からな
   る半導体を埋設してなり、上記輝度モニタ用フォトダイ
   オードの面積よりも小さな面積を有することを特徴とす
   る固体撮像装置。