JP2745515B2 - 固体撮像装置 - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ この発明は、カメラの自動焦点検出装置などに用いら
れる固体撮像装置に関する。

＜従来の技術＞ 従来、この種の固体撮像装置としては特開昭60−1258
17号公報に記載されたようなものがある。この固体撮像
装置はCCD（チャージカップルドディバイス）として構
成され、光電変換部としてのフォトダイオードと転送レ
ジスタとの間に蓄積部と積分クリアゲートとドレインを
配置している。そして、イニシャライズ時に、転送レジ
スタから不要電荷を排出する際に、転送クロックの周波
数を高くすることにより、イニシャライズにかかる時間
を短くするようにしている。

また、特公昭61−17387号公報においては、積分時間
を決めるために、所定時間だけ蓄積部と転送レジスタと
の間に設けられたゲートおよび転送レジスタとドレイン
との間に設けられたゲートを共に開いて、蓄積部および
転送レジスタの不要電荷をドレインに排出し、積分動作
時には上記両ゲートを共に閉じて、予め決められた一定
時間から上記不要電荷の排出に要した時間を差し引いた
時間だけ積分を行い、積分終了後に前者のゲートのみを
パルス的に開いて蓄積部の蓄積電荷を転送レジスタに移
送する固体撮像装置が開示されている。

＜発明が解決しようとする課題＞ しかしながら、上記前者の固体撮像装置では、蓄積部
から積分クリアゲートを通して不要電荷を排出すること
はできるが、転送レジスタから直接不要電荷を排出する
ことができないため、イニシャライズ時に転送クロック
の周波数を高くして、転送レジスタから不要電荷を速く
排出するようにしている。しかし、このように転送クロ
ックの周波数を高くするようにすると、その転送クロッ
クを発生する駆動回路の構造が複雑になるという問題が
ある。また、上記固体撮像装置は、フォトダイオードと
転送レジスタとの間に蓄積部の他に、積分クリアゲート
と他のゲートを設けているため、積分クリアゲートと他
のゲートが存する分だけ画素ピッチを小さくすることが
できないという問題がある。

一方、後者の固体撮像装置では、被写体が非常に明る
い場合には、実際の積分動作に要する時間が短いにも拘
わらず積分サイクルは一時間となるので、明るさに応じ
て積分時間を変えているものに比べて１回の積分データ
を得るのに要する時間が長くなってしまう。したがっ
て、この積分データをカメラの焦点検出に用いる場合
に、被写体の移動に焦点検出サイクルが追いつかなくな
るという問題が生じる。さらに、被写体が暗い場合に
は、一定時間の積分サイクルでは光電変換出力が小さく
て後段の処理に充分な積分データが得られないという問
題もある。

そこで、この発明の目的は、転送レジスタから直接不
要電荷を排出することができるようにして、複雑な転送
クロック発生回路を必要とせずに、イニシャライズに要
する時間を短縮でき、また画素ピッチを小さくして集積
化が容易にできる固体撮像装置を提供することにある。

＜課題を解決するための手段＞ 上記目的を達成するため、この発明の固体撮像装置
は、第1,2図に例示するように、多数の画素を有し、各
画素に入射する光に対応した電荷を蓄積する蓄積手段
（PD,BG,ST）と、上記蓄積手段に蓄積された電荷を転送
するための転送レジスタ（RG）と、上記蓄積手段と転送
レジスタとの間に設けられた第１のゲート（SH）と、上
記転送レジスタの不要電荷を排出するためのドレイン
（OD1,OD2）と、上記転送レジスタとドレインとの間に
設けられた第２ゲート（RGICG）と、上記第1,第２のゲ
ートを閉じて蓄積手段の蓄積動作を行わせ、蓄積動作終
了後に第１のゲートをパルス的に開いて蓄積手段に蓄積
された電荷を転送レジスタに移送する積分制御手段と、
上記積分制御手段の動作開始に先立って、蓄積手段の電
荷蓄積時間とは無関係な一定時間だけ第1,第２のゲート
を開いて蓄積手段および転送レジスタで発生した不要電
荷をドレインに排出するイニシャライズ手段とを備えた
ことを特徴としている。

＜作用＞ 蓄積手段に蓄積された電荷は転送レジスタに移送され
る、これは第１のゲートの開閉によって制御される。さ
らに、蓄積手段および転送レジスタの不要電荷は電荷蓄
積（積分）動作開始前に第1,第２のゲートを介してドレ
インに排出される。したがって、上記不要電荷を迅速に
排出でき、イニシャライズに要する時間を短縮すること
ができると共に、転送クロックの周波数を高くする必要
もなくなる。また、蓄積手段と転送レジスタとの間に積
分クリアゲートを設ける必要がないので、画素ピッチを
小さくすることが可能となる。

＜実施例＞ 以下、この発明を図示の実施例により詳細に説明す
る。

まず、第１実施例について説明する。第１図にCCDと
して作製されたイメージセンサ（13）の構成を示す。
（１）は入射する光量に応じた電荷を発生する複数の光
電変換手段としてのフォトダイオード（PD）からなるフ
ォトダイオードアレイ、（ST）はフォトダイオード（P
D）により発生する電荷を蓄積する蓄積部、（BG）はフ
ォトダイオード（PD）と蓄積部（ST）の間に設けられた
電界効果トランジスタ（以下、FETという。）からなる
バリアゲートであり、このバリアゲート（BG）は電圧印
加時にはフォトダイオード（PD）と蓄積部（ST）を接続
して、フォトダイオード（PD）で発生した電荷を蓄積部
（ST）へ流入させる一方、電圧を印加しない時にはフォ
トダイオード（PD）と蓄積部（ST）を分断し、フォトダ
イオード（PD）で発生した電荷の蓄積部（ST）への流入
を中止する。上記フォトダイオード（PD）と蓄積部（S
T）とバリアゲート（BG）とで蓄積手段を構成する。ま
た、（RG）は二相駆動により図面左から右へ電荷の転送
を行う転送レジスタ、（SH）は蓄積部（ST）と転送レジ
スタ（RG）との間に設けられたFETからなる移送ゲート
である。この移送ゲート（SH）は電圧印加時には蓄積部
（ST）と転送レジスタ（RG）とを接続して、蓄積部（S
T）に蓄積された電荷を転送レジスタ（RG）へ移送する
一方、電圧を印加しない時には蓄積部（ST）と転送レジ
スタ（RG）を分断し、蓄積部（ST）に蓄積された電荷が
転送レジスタ（RG）へ流入しないようにする。また、
（RGICG）はFETからなる積分クリアゲートである。この
積分クリアゲート（RGICG）は、電圧印加時には転送レ
ジスタ（RG）とオーバーフロードレイン（OD1）を接続
して、積分に先立ち、各画素のフォトダイオード（PD）
および蓄積部（ST）の不要電荷を転送レジスタ（RG）か
らオーバーフロードレイン（OD1）へ排出する。上記オ
ーバーフロードレイン（OD1）は電源電圧ＶDDに接続さ
れ、最も低いポテンシャルになっている。

一方、上記フォトダイオード（PD）とオーバーフロー
ドレイン（OD2）との間には、オーバーフローゲート（O
G）を設けており、このオーバーフローゲート（OG）に
は電圧を印加せず、常に電圧無印加時のバリアゲート
（BG）のポテンシャルよりも低いポテンシャルに固定し
ている。上記転送レジスタ（RG）へ移送された各画素の
電荷は転送クロックφ₁,φ_２より図面上右側からコンデ
ンサ（８−１）に順次転送される。コンデンサ（８−
１）は、電荷が転送されるのに先立ち、FET（８−３）
のゲートに与えられるOSRS信号により電源電圧に充電リ
セットされる。その後、コンデンサ（８−１）は転送さ
れた電荷分だけ、充電電圧から電位が下がる。このコン
デンサ（８−１）の端子間電圧はバッファ（８−２）に
よりOS信号として取り出される。なお、ここで（８−
１）を説明の便宜上コンデンサであると説明したが、ダ
イオードのPN接合に置換できるものであり、回路を集積
化する場合は、このコンデンサはダイオードとして作製
する。以下、コンデンサという場合は同様である。

上記フォトダイオードアレイ（１）の端の複数のフォ
トダイオード（PD）上には、遮光用Al膜（１−１）を、
後述の黒基準画素出力を取り出すために設けている。上
記フォトダイオードアレイ（１）は、自動焦点検出シス
テム上必要な画素を中央付近を除く両側のブロックによ
って検出するので、上記フォトダイオードアレイ（１）
の中央付近は自動焦点検出システム上不要な不使用画素
に対応する。このため、上記不使用画素に対応するフォ
トダイオードアレイ（１）の中央のフォトダイオード
（PD）を除去して、この除去した部分に後述する輝度モ
ニタ用フォトダイオード（９）の出力処理のための回路
の一部を挿入している（第21図参照）。

また、上記イメージセンサ（13）の積分時間を制御す
るために、上記フォトダイオード（PD）へ入射する光量
をモニタする輝度モニタ用フォトダイオード（９）を設
けている。この輝度モニタ用フォトダイオード（９）
は、自動焦点検出システム上必要な画素を検知するフォ
トダイオードアレイ（１）の両側の２つのブロックにま
たがって形成しているので、細長い形状をしている。ま
た、この輝度モニタ用フォトダイオード（９）は、上記
不使用画素に対応する領域に照射される光量をモニタし
ないように、上記不使用画素に対応する部分にはAl膜
（９−１）で遮光がなされている。この輝度モニタ用フ
ォトダイオード（９）の出力処理のための回路の一部は
第21図に示すように、フォトダイオードアレイ（１）の
フォトダイオード（PD）を除去した中央に挿入してい
る。

上記輝度モニタ用フォトダイオード（９）は前述の如
く、細長い形状をしているが、その長さをｌとし、その
一端から出力を取り出す場合、一般に長さｌと応答時間
τとの間にはτ∝l²という関係が成り立ち、長さｌが長
くなる程、応答性が急速に悪化する。したがって、応答
性悪化を防ぐために、輝度モニタ用フォトダイオード
（９）の中央付近から出力を取り出している。このた
め、応答時間はフォトダイオード（９）の端にコンタク
トを設けた場合に比べて、下記の式のように、1/4とな
っている。

上記輝度モニタ用フォトダイオード（９）にはコンデ
ンサ（10−１）が接続されており、イメージセンサ（1
3）の積分に先立ち、FET（10−３）のゲートにAGCRS信
号が印加されると、上記コンデンサ（10−１）は電源電
圧ＶDDに充電される。AGCRS信号の除去後は、光照射に
応じて発生する電荷により、コンデンサ（10−１）にお
ける電位が降下する。この電位はバッファ（10−２）を
介してAGCOS信号として出力される。

補償用ダイオード（11）は輝度モニタ用フォトダイオ
ード（９）の暗時出力を除去するために設けられたもの
であり、この上には遮光用Al膜（11−１）が設けられて
いる。この補償用ダイオード（11）は輝度モニタ用フォ
トダイオード（９）の暗時出力と同量の出力が得られる
ように設計されているが、輝度モニタ用フォトダイオー
ド（９）と同構造とした場合には、輝度モニタ用フォト
ダイオード（９）と同じ面積を必要とし、チップサイズ
の増大を招いてしまう。このため、この補償用ダイオー
ド（11）は、第７図（ａ）に示すように、Ｎ型部を互い
に分離され一定間隔をおいて整列された多数の部分から
なるようにし、これらをＰ型部に埋め込むことによっ
て、暗時出力の発生源である表面におけるPN接合部の長
さ（周辺長）Laを増大させて、輝度モニタ用フォトダイ
オード（９）より小さなサイズで同量の暗時出力が得ら
れるように設計している。

上記補償用ダイオード（11）はコンデンサ（12−１）
に接続している。このコンデンサ（12−１）はイメージ
センサ（13）の積分に先立ち、FET（12−３）のゲート
に印加されるAGCRS信号によって、電源電圧ＶDDに充電
される。しかし、AGCRS信号の除去後は、補償用ダイオ
ード（11）の暗時出力電荷により、コンデンサ（12−
１）の電位は徐々に下がる。この電位はバッファ（12−
３）を介してDOS信号として出力される。以上でイメー
ジセンサ（13）の構成の説明を終了する。

次に、第２図のブロック図に沿って全体のハードウェ
ア構成を説明する。第２図中右の（14）は上記イメージ
センサ（13）の駆動制御を行うマイクロコンピュータ
（μCom）である。このマイクロコンピュータ（14）の
イメージセンサ制御部（16）は、イメージセンサ（13）
の後述する４つのモードを切り換えるための２つの信号
MD₁,MD₂の出力および動作タイミングを与えるための２
つの信号NB₁,NH₂の出力を行うと共に、I/Oバッファ（2
2）より、積分完了か否かを示すＴINT信号とイメージセ
ンサ出力のA/D変換開始を示すADS信号との論理和である
ADT信号が入力され、またゲイン情報G1,G3信号が、NB₁,
NB₂信号の信号ラインを用いて入力される。

上記マイクロコンピュータ（14）より左側の回路は１
チップのIC上に構成されている。この内で上記I/Oバッ
ファ（22）は次の機能を有する。すなわち、上記ＴINT
信号とADS信号のオアを取り、マイクロコンピュータ（1
4）にADT信号として出力する機能、NB₁,NB₂信号の信号
ラインの入出力を切り換えて入力時にはNB₁,NB₂信号を
マイクロコンピュータ（14）から入力し、出力時にはG
1,G3信号をマイクロコンピュータ（14）へ出力する機
能、さらに、マイクロコンピュータ（14）の信号レベル
と、分周回路（19），積分時間制御部（20），信号処理
タイミング発生部（21）および転送クロック発生部（3
0）等の回路内の信号レベルとのインターフェース機能
を有している。

一方、モード選択回路（23）では、MD₁,MD₂信号をデ
コードし、下記の４つのモードのうち１つのモードを選
択する回路である。MD₁＝“L",MD₂＝“L"の場合、モー
ド選択回路（23）はINI信号のみを“H"とし、INIモード
を選択する。INIモードはイメージセンサ（13）のイニ
シャライズ動作を行うモードである。MD₁＝“L",MD₂＝
“H"の場合、モード選択回路（23）はINI信号のみを
“H"とし、INTモードを選択する。INTモードはイメージ
センサ（13）の積分を行うモードである。MD₁＝“H",MD
₂＝“H"の場合、モード選択回路（23）はDDI信号のみを
“H"とし、DDIモードを選択する。DDIモードはイメージ
センサ（13）の読み出しを開始するモードであり、ま
た、NB₁,NB₂信号により、後述の黒基準画素のサンプル
ホールドを行うモードでもある。MD₁＝“H",MD₂＝“L"
の場合、モード選択回路（23）はDD2信号のみを“H"と
し、DD2モードを選択する。DD2モードはイメージセンサ
（13）の読み出しを行い、読み出され、処理を加えられ
たイメージセンサ（13）の出力をマイクロコンピュータ
（14）のA/D変換部（15）へ送信するモードである。各
モードの動作および機能に関しては後述する。

上記分周回路（19）はマイクロコンピュータ（14）の
クロック発生部（18）で発生した基準クロックCPの分周
を行い、イメージセンサ（13）の転送クロックφ₁,φ_２
の元となるクロックφ_０を発生すると共に、積分時間制
御部（20）と信号処理タイミング発生部（21）にてクロ
ックφ_０と同期を取るためのタイミングクロックφを発
生している。上記クロックφ_０は転送クロック発生部
（30）へ送られ、ここで、積分時間制御部（20）から送
信されるSH信号、RGICG信号とクロックφ_０により、ク
ロックφ₁,φ_２を作り出し、イメージセンサ（13）の転
送クロックとしている。積分時間制御部（20）はINIモ
ード,INTモードの時、マイクロコンピュータ（14）から
送信されるタイミング信号NB₁,NB₂に基づき、分周回路
（19）から送られるクロックφと同期を取ってAGCRS信
号,BG信号,SH信号,RGICG信号を発生し、積分の開始動作
を行う。上記各信号は第１図に示したイメージセンサ
（13）の各部に与えられる。また、積分時間制御部（2
0）は、イメージセンサ（13）の積分が適正となっ時
“L"→“H"となる輝度判定回路（24）からの積分完了信
号VFLG、またはモード選択回路（23）からのDDI信号が
“H"となっている時に送信されるタイミング信号NB₁,NB
₂によって、BG信号を発生し、積分の終了動作を行う。
さらに、この積分時間制御部（20）はDD1信号が“H"と
なっている時、タイミング信号NB₁,NB₂によってSH信号
を発生し、蓄積部（ST）から出力の読み出し開始動作を
行う。このとき、輝度判定回路（24）に対して、後述の
輝度情報を得るための信号、SH信号およびφa,φb,φc,
φｄ信号を送信している。上記輝度判定回路（24）はイ
メージセンサ（13）より送られるAGCOS信号とDOS信号に
よりイメージセンサ（13）に照射される光量をモニタ
し、積分が適正なレベルに達したと判断された場合に、
VFLG信号を反転する機能と、低輝度時に積分をVFLG信号
反転前に終了した場合、積分のレベルを判定し、そのレ
ベルに応じてイメージセンサ（13）のゲインを切り換え
るためのG1,G3信号を出力する機能を有している。

AGC差動増幅回路（25）はイメージセンサ（13）から
送られてきた出力信号OSを増幅する回路である。このAG
C差動増幅回路（25）ではOSRS信号によってオンとなっ
たイメージセンサ（13）のFET（８−３）によりコンデ
ンサ（８−１）が充電された直後の電位OSを、信号処理
タイミング発生部（21）より送られるRSS/H信号によっ
てサンプルホールドした後、この電位OSを転送クロック
に従ってコンデンサ（８−１）に転送される各画素の発
生電荷により降下したコンデンサ（８−１）の電位OSと
の差動を取り、これを増幅して、信号Vos′としてOB減
算AGC差動増幅回路（26）へ出力している。OB減算AGC差
動増幅回路（26）の増幅時のゲインは輝度判定回路（2
4）より出力されるG3信号により切り換えられる。上記O
B減算AGC増幅回路（26）では、黒基準画素の出力と、Al
遮光のない通常画素つまり有効画素の出力との差動増幅
と、出力Vos′のサンプルホールドを行っている。フォ
トダイオード（PD）は、常に暗時出力を伴うため、Al遮
光を施したフォトダイオード（PD）によって検出される
画素を黒基準画素として、暗時出力の基準画素とし、通
常画素の出力からその黒基準画素成分を減算して得られ
た値をイメージセンサ（13）の出力としている。上記OB
減算AGC増幅回路（26）は、AGC差動増幅回路（25）から
の出力Vos′が転送クロックに同期しながら繰り返し入
力されるため、信号処理タイミング発生部（21）より送
られるOSS/H信号により、有効画素の信号出力Vos′のレ
ベルをサンプルホールドし、また信号処理タイミング発
生部（21）より送られるOBS/H信号により、黒基準画素
出力中に、その出力Vos′をサンプルホールドする。上
記OB減算AGC増幅回路（26）はサンプルホールドした有
効画素の信号出力レベルVos′からサンプルホールドし
た黒基準画素出力レベルVos′を減算し、また、輝度判
定回路（24）より出力されるG3信号によって切り換えら
れるゲインをかけて、信号Vosとしてアナログ参照電圧V
refより下側に出力する。

温度検出部（27）は、第13図に示される抵抗分割回路
で温度の検出を行っている。この抵抗分割回路（27）
は、拡散により形成された拡散抵抗（32）とポリシリコ
ン（Poly−Si）で形成された抵抗（33）を備え、これら
は常温で等しい抵抗値となるよう設計されている。各抵
抗（32），（33）は温度係数が異なるため、それらの接
続点からバッファ（34）を介して出力される出力ＶTMP
は、Vref/2を中心として温度に応じたものとなる。な
お、アナログスイッチ（31）は、DD2モードでは▲
▼＝“L"となり、アナログスイッチ（31）をオフにす
ることで消費電流の低減を図っている。一方、第２図に
示すアナログスイッチ（28）はDD2モード、すなわちDD2
＝“H"の場合、オンとなり、逆にアナログスイッチ（2
9）はDD2＝“L"の場合にオンとなる。これによってDD2
モードの時は、出力Voutとして信号Vosを出力し、DD2モ
ード以外では出力Voutとして信号ＶTMPを出力する。上
記信号Voutはマイクロコンピュータ（14）中のA/D変換
部（15）へ入力され、ここでアナログ参照電圧Vrefより
低電圧側のアナログ出力のA/D変換をADT信号で開始し、
ディジタルデータに変換している。以上でハードウェア
構成の説明を終了する。

次に、前述したイメージセンサ（13）の各モードにお
ける動作を詳細に説明する。

まず、イニシャライズモードについて説明する。

マイクロコンピュータ（14）がMD1＝“L",MD2＝“L"
を出力すると、モード選択回路（23）はINI信号のみを
“H"とし、積分時間制御部（20）にイニシャライズモー
ド（INIモード）であることを告知する。INIモードはイ
メージセンサ（13）の電源投入後、直ちにイメージセン
サ（13）の不要電荷を排出するためのモードである。イ
メージセンサ（13）は電源投入後はポテンシャル井戸で
あるフォトダイオード（PD），蓄積部（ST），転送レベ
ル（RG）の各々に不要電荷が溜まっており、これを素早
く排出して、イメージセンサ（13）が使用可能な状態に
なるように立ち上げる必要がある。そこで、不要電荷の
排出を迅速に行うためにINIモードを設定すると共に、
イメージセンサ（13）のポテンシャル構造を第３図の構
造とした。

以下、第３図のポテンシャル図と第４図のタイムチャ
ートに沿って説明する。第３図（ａ）にて左側からオー
バーフロードレイン（OD2），オーバーフローゲート（O
G），フォトダイオード（PD），バリアゲート（BG），
蓄積部（ST），移送ゲート（SH），転送レジスタ（R
G），積分クリアゲート（RGICG），オーバーフロードレ
イン（OD1）となっている。バリアゲート（BG），移送
ゲート（SH），積分クリアゲート（RGICG）の各ゲート
および転送レジスタ（RG）に電圧を印加した場合（転送
レジスタ（RG）にはφ_１が印加される）、第３図（ｂ）
に示すように、PD＞BG＞ST＞SH＞RG＞RGICG＞OD1となる
ようにそのポテンシャルが設計され、フォトダイオード
（PD），蓄積部（ST），転送レジスタ（RG）の不要電荷
はこのときにオーバーフロードレイン（OD1）へ排出さ
れるようになっている。タイムチャートに沿ってこの動
作を説明する。

第４図（ａ）の状態が第３図（ａ）に対応している。
このとき、NB₁＝“L",NB₂＝“L"の状態で、バリアゲー
ト（BG），移送ゲート（SH），積分クリアゲート（RGIC
G）の各ゲートには電圧は印加されておらず、またフォ
トダイオード（PD），蓄積部（ST），転送レジスタ（R
G）各部には不要電荷が蓄積されている。NB₁,NB₂が共に
“L"の場合には、イメージセンサ（13）を制御する積分
時間制御部（20）はイメージセンサ（13）に対して何も
動作はしない。

マイクロコンピュータ（14）がNB₁＝“H",NB₂＝“L"
を出力すると、積分時間制御部（20）は分周回路（19）
から送られるクロックφ_０と同期を取って、第４図
（ｂ）に示すように、SH＝“H",BG＝“H",RGICG＝“H"
をイメージセンサ（13）に出力する。さらに、SH信号、
RGICG信号は転送クロック発生部（30）にも送信され、
転送クロック発生部（30）ではSH信号とクロックφ_０の
オア出力を転送クロックφ_１とし、またRGICG信号とφ
_０のノア出力を転送クロックφ_２として、SH＝“H",RGI
CG＝“H"の場合には、φ_１＝“H",φ_２＝“L"の状態で
イメージセンサ（13）への転送クロックを停止させてい
る。そして、イメージセンサ（13）はSH,BG,RGICG,φ₁,
φ_２の各信号により、第３図（ｂ）に示されるように、
フォトダイオード（PD），蓄積部（ST），転送レジスタ
（BG）の不要電荷を排出する。

マイクロコンピュータ（14）は続いてNB₁＝“H",NB₂
＝“H"を出力した後、NB₁＝“L",NB₂＝“H"を出力す
る。これを受けて積分時間制御部（20）はクロックφ_０
と同期を取り、SH信号およびBG信号を“L"に戻す（第３
図（ｃ），第４図（ｃ））。一方、転送クロック発生部
（30）ではSH信号が“L"に戻ったことにより転送クロッ
クφ_１が動き始め、転送クロックφ_２は“L"である。こ
のとき転送レジスタ（RG）とオーバーフロードレイン
（OD1）のポテンシャル段差が大きくなり、転送レジス
タ（RG）の不要電荷の排出が促進され、完全にオーバー
フロードレイン（OD1）へ排出される（第３図（ｄ），
第４図（ｄ））。また、このとき、転送クロックφ_２は
“L"は停止したままなので、上記転送レジスタ（RG）に
隣接し、転送クロックφ_２が印加されている別の転送レ
ジスタ（RG）に上記レジスタ（RG）の不要電荷が流れ込
むことはない。

タイマーが所定時間経過したことを計時した後、マイ
クロコンピュータ（14）は、NB₁,NB₂を共に“L"に戻
す。積分時間制御部（20）は、これによりφ_０と同期し
てRGICG信号を“L"とする。そうすると、イメージセン
サ（13）のRGICG端子に印加された電圧が零になり、こ
の積分クリアゲート（RGICG）は閉じる。それと同時
に、転送クロック発生部（30）ではRGICG信号が“L"に
なったことで、転送クロックφ_２も動き始める（第３図
（ｅ），第４図（ｅ））。以上で不要電荷排出動作の１
サイクルが終了する。

通常、イメージセンサ（13）のイニシャライズを行う
際は、上記不要電荷排出動作を数サイクル繰り返した
後、イニシャライズモードを終了する。本発明におい
て、各レジスタ（RG）に積分クリアゲート（RGICG）を
接続した構造により、各レジスタ（RG）の不要電荷の排
出をレジスタ（RG）からの転送により行う必要がなくな
るので、１回の不要電荷排出動作の１サイクルの時間を
短縮し、イニシャライズモードに割り当てる時間を短縮
することができる。

次に、第２のモード、積分モードについて説明する。

マイクロコンピュータ（14）がMD₁＝“L",MD₂＝“H"
を出力すると、モード選択回路（23）はINT信号のみを
“H"とし、積分時間制御部（20）へ積分モード（INTモ
ード）であることを告知する。INTモードはイメージセ
ンサ（13）の積分開始および高輝度時の積分の終了動作
を行う。

第５図、第６図に沿って動作説明を行う。積分の開始
動作はイニシャライズ時の不要電荷の排出動作と、BG信
号を除いて全く同じである。BG信号はNB₁＝“H",NB₂＝
“L"をマイクロコンピュータ（14）が出力した後、積分
時間制御部（20）によりφ_０（図ではφ_１の立ち上がり
の時期である）と同期を取って“H"に立ち上げられる。
これはINIモードの場合と同一である。ただし、マイク
ロコンピュータ（14）がNB₁＝“L",NB₂＝“H"を出力し
た場合、INIモードではφ_０と同期の取って再びBG信号
を“L"に戻しているが、INTモードではBG信号は“H"の
ままである。BG信号は後述する積分終了時に“L"とな
る。

第５図（ｃ），第６図（ｃ）の時点で移送ゲート（S
H）のゲート電圧が零になると、移送ゲート（SH）はフ
ォト（PD），蓄積部（ST），オーバーフローゲート（O
G）より高いポテンシャルに復帰し、この時点から、フ
ォトダイオード（PD）で発生した電荷は蓄積部（ST）へ
流入し、蓄積部（ST）で蓄積され始め、イメージセンサ
（13）において積分が開始される。

一方、積分終了の時点は輝度モニタ用フォトダイオー
ド（９）の出力によりモニタしている。以下、輝度判定
回路（24）の動作を説明し、積分終了動作の説明を行
う。

積分時間制御部（20）は積分開始時のSH信号と同一の
タイミングでAGCRS信号をイメージセンサ（13）に出力
する。第１図に示されるように、AGCRS信号は、輝度モ
ニタ用フォトダイオード（９）に接続されたコンデンサ
（10−１）に接続されたFET（10−３）のゲートと、補
償用ダイオード（11）に接続されたコンデンサ（12−
１）に接続されたFET（12−３）のゲートに印加され
る。上記AGCRSが印加されることにより、上記コンデン
サ（10−１），（12−１）は略電源電圧ＶDDに充電され
る。SH信号と同一タイミングでAGCRS信号が“L"になる
と、電源の供給は断たれ、これ以降は輝度モニタ用フォ
トダイオード（９）は照射される光量に応じた電荷を発
生し、これに接続されたコンデンサ（10−１）は発生し
た電荷に応じてその電位が降下し始める。一方、補償用
ダイオード（11）は、その暗時出力による電荷を発生
し、これに接続されたコンデンサ（12−１）も発生した
電荷に応じてその電位が降下し始める。各々の電位は各
バッファ（10−２），（12−２）を介して、第２図の輝
度判定回路（24）の第８図に示したアナログ回路へ出力
される。第８図において、AGCOS信号はオペレーショナ
ルアンプリファイア（以下、オペアンプという。）（4
3）のプラス入力へ入力され、DOS信号はオペアンプ（4
3）のマイナス入力へ入力され、その差動を取った出力
がオペアンプ（43）から出力される。オペアンプ（43）
の出力V₄₃は下式で表わされる。

V₄₃＝Vref−（DOS−AGCOS） この出力V₄₃はコンパレータ（45）のマイナス入力に
入力されている。一方、コンパレータ（45）のプラス入
力には抵抗分割により発生した定電圧が供給されてい
る。積分中はφｄのみが“H"となっており、FET（49）
がオンとなり、供給される定電圧はV₄₉＝（Vref−Vth）
である。コンパレータ（45）の出力はV₄₃＜V₄₉のとき
“H"となる。すなわち、 Vref−（DOS−AGCOS）＜Vref−Vth DOS−AGCOS＞Vth となったときに“H"となる。

（DOS−AGCOS）は輝度モニタ用フォトダイオード
（９）の光照射により降下した電圧を示している（暗時
出力成分は補償用ダイオード（11）の出力により補償さ
れている）。積分開始直後は輝度モニタ用フォトダイオ
ード（９）への光照射量が不足しており、DOS−AGCOS
０であり、コンパレータ（45）の出力（VFLG）“L"にな
っている。積分中に（DOS−AGCOS）がVthの電圧より大
きくなる時点で、イメージセンサ（13）に対する積分が
適正となり、コンパレータ（45）の出力（VFLG）は“L"
から“H"へと反転する。第６図のタイムチャートに示さ
れるように、積分時間制御部（20）は、コンパレータ
（45）の出力VFLGが反転した時点で、BG信号を“L"にす
る。BG信号が“L"になると、第５図（ｅ）に示されよう
に、バリアゲート（BG）のポテンシャルフォトダイオー
ド（PD）のポテンシャルより大きくなり、フォトダイオ
ード（PD）で発生した電荷が蓄積部（ST）へ流入するこ
とを防ぎ、蓄積部（ST）に蓄積された電荷は、VFLG信号
が“H"、即ちBG信号が“L"となった時点で保持され、積
分が終了する。積分終了後発生する電荷はフォトダイオ
ード（PD）に蓄積され、その蓄積が進んでも、第５図
（ｅ）に示されるように、バリアゲート（BG）よりポテ
ンシャルの低いオーバーフローゲート（OG）を越え、オ
ーバーフロードレイン（OD2）へ排出されるため、蓄積
部（ST）へ流入することはない。

また、積分時間制御部（20）はBG信号を“L"にすると
同時に、ＴINT信号を“L"にし、マイクロコンピュータ
（14）にADT端子を介してＴINT信号の反転を告知する。
以上で積分モードにおける積分開始動作、および高輝度
時の積分終了の動作の説明を終了する。

次に、第３のモード、データ読み出しモード１（DD1
モード）について説明する。

マイクロコンピュータ（14）がMD₁＝“H",MD₂＝“H"
を出力すると、モード選択回路（23）はDD1信号のみを
“H"とし、積分時間制御部（20）へDD1モードであるこ
とを告知する。DD1モードは低輝度時に積分終了動作を
行い、また、イメージセンサ（13）の各画素データの読
み出し開始動作を行うモードである。

まず、低輝度時の積分終了動作について第22図のタイ
ムチャートに基づいて説明する。被写体輝度が低い場合
には、輝度判定回路（24）により適正積分時間に達した
と判定されるまで、長時間を要する場合がある。積分を
長時間行うと、暗時出力が増大し、S/N比の劣化を招
く。また、システム上、極端に長い積分時間は不都合で
ある。例えば、カメラの焦点検出装置に用いるときに
は、焦点検出サイクルが長くなり、被写体の動きに焦点
検出が追随していけないといった不都合が起こる。この
ため、予めマイクロコンピュータ（14）内で許容し得る
最長の積分時間を設定し、この時間を越えてなおADT端
子に出力されるＴINT信号が反転していない場合には、M
D₁＝“H",MD₂＝“H"を出力し、DD1モードへ以降し、DD1
モードにて積分の終了動作を行う。積分時間制御部（2
0）はDD1モードにて、NB₁＝“H",NB₂＝“L"の信号をマ
イクロコンピュータ（14）から受けると、直ちにBG信号
を“L"とする。これにより先の場合と同様に、第１図に
示すバリアゲート（BG）のポテンシャルがフォトダイオ
ード（PD）より高くなり、フォトダイオード（PD）で発
生する電荷の蓄積部（ST）への流入が停止し、積分が終
了する（第22図）。

次に、イメージセンサ（13）の各画素データ読み出し
開始動作について説明する。低輝度時，高輝度時にかか
わらず、DD1モードにてマイクロコンピュータ（14）がN
B₁＝“H",NB₂＝“L"を出力すると、積分時間制御部（2
0）は転送クロックφ_０に同期し、転送クロックφ_０が
“H"のタイミングでSH信号パルスを発生する（第６図ま
たは第22図）。これにより、第５図（ｆ），（ｇ）に示
されるように、イメージセンサ（13）のSHゲートにパル
ス電圧が印加され、各蓄積部（ST）に蓄積された各画素
の信号電荷が転送レジスタ（RG）へ移送される。その後
は転送クロックφ₁,φ_２により、各画素の信号電荷は転
送され、読み出される。各蓄積部（ST）に蓄積された信
号電荷の転送レジスタ（RG）への移送は、マイクロコン
ピュータ（14）がDD1モードにてNB₁＝“H",NB₂＝“L"を
出力したときに行なわれるが、このとき、転送レジスタ
（RG）が積分開始後の非定常状態から復帰し、定常状態
となっていることが必要である。定常状態では各転送レ
ジスタ（RG）に暗電荷が第23図に示されように蓄積され
ている。この暗電荷は、各転送レジスタ（RG）のポテン
シャル井戸で発生する暗電荷と順次転送される前段レジ
スタの暗電荷の和となっている。積分の開始時に、積分
クリアゲート（RGICG）のゲート端子に電圧を印加し、
転送レジスタ（RG）とオーバーフロードレイン（OD1）
間の積分クリアゲート（RGICG）がオンとなり、転送レ
ジスタ（RG）の暗電荷が全てクリアされている。積分ク
リアゲート（RGICG）がオフとなった後、転送クロック
φ_１が１周期経過するたびに第23図の左側から転送レジ
スタ（RG）の暗電荷が定常状態となっていく。全ての転
送レジスタ（RG）が定常状態に復帰する迄には画素数
（Ｎ）×転送クロック１周期（Ｔ）の時間がかかる。

非定常状態でSHパルスを発生した場合、出力として取
り出される電荷中の転送レジスタ（RG）の暗電荷成分は
画素によって非定常状態のものもあるため、正しい信号
が取り出せない。このため、SHパルスを発生するのは少
なくともRGICG信号が“H"から“L"になった後、さらに
画素数×転送クロック１周期（Ｎ×Ｔ）経過してからで
なければならない。

高輝度時には１周期（Ｎ×Ｔ）以内に積分が完了する
ことが少なくないが、バリアゲート（BG）を閉じること
で積分は終了されるため、１周期（Ｎ×Ｔ）経過後迄、
SHパルスの発生を待たせることが可能である。

次に、読み出された画素出力の処理に関し、第11図，
第12図に沿って以下に説明する。

イメージセンサ（13）の各画素の信号電荷は、φ_１＝
“L",φ_２＝“H"のタイミングで、第１図に示すコンデ
ンサ（８−１）に転送される。信号処理タイミング発生
部（21）では、この信号電荷の転送に先立ち、第12図で
示されるように、φ_１＝“H",φ_２＝“L"のタイミング
でOSRS信号パルスを発し、第１図に示すFET（８−３）
のゲートにこのパルスを印加して、コンデンサ（８−
１）を略電源電圧に充電してリセットする。φ_１＝
“L",φ_２＝“H"となった時点で信号電荷の転送が行わ
れると、このコンデンサ（８−１）の電圧は、信号電荷
により低下し、イメージセンサ（13）の出力OSは第12図
に示されるように出力される。AGC差動増幅回路（25）
では、信号処理タイミング発生部（21）より送られるRS
S/H信号により、リセット時の電圧レベルを第11図のFET
（52），コンデンサ（53），バッファ（51）からなるサ
ンプルホールド回路により、記憶し、オペアンプ（54）
のプラス入力へ入力する。一方、OS信号はバッファ（5
0）を介してオペアンプ（54）のマイナス入力に入力さ
れており、FET（55,56,57,58）のゲートに入力されるG
1,G2信号により定められるゲイン（第11図参照）で差動
増幅された出力がオペアンプ（54）からVos′として出
力される（第12図参照）。

次に、積分レベルの判定について説明する。

低輝度時に強制的に積分を終了させた場合、イメージ
センサ（13）の画素出力のレベルは当然適正時に比べ低
下してしまう。そこで、この場合、前述の輝度判定回路
（24）を用いて積分のレベルの検知を行って、その結果
に応じてイメージセンサ（13）の出力にゲインをかけ、
常に適正なレベルの出力が得られるようにしている。

以下、第８図の輝度判定アナログ回路、第９図のパル
スタイミングチャート、第10図の輝度判定ロジック回路
および第24図の真理表に沿って説明する。なお、この輝
度判定アナログ回路と輝度判定ロジック回路とで、上記
輝度判定回路（23）が構成される。第８図に示すよう
に、オペアンプ（43）からは入照する光量に応じた出力
V₄₃＝Vref−（DOS−AGCOS）が出力され、コンパレータ
（45）のマイナス入力に入力されている。積分時間判定
時には第９図に示されるようにφｄが印加されており、
FET（49）がオンとなり、コンパレータ（45）のプラス
入力には（Vref−Vth）が入力されている。いま、SHパ
ルスが発生すると、第10図のラッチ１（73），ラッチ２
（74），ラッチ３（75）の全てがリセットされる。その
後、第９図に示すように、φｃパルスが発生すると、第
８図のFET（48）がオンとなり、コンパレータ（45）の
プラス入力には（Vref−Vth/2）が入力される。ここ
で、もし （DOS−AGCOS）＞Vth/2 であれば、コンパレータ（45）の出力VFLGは“H"とな
り、第10図に示すアンド（AND）ゲート（70）の出力が
“H"となり、ラッチ１（73）がセットされる。その後、
第９図で示されるように、φｂパルスが発生すると第８
図のFET（47）がオンとなり、コンパレータ（45）のプ
ラス入力には（Vref−Vth/4）が入力される。ここで、
もし （DOS−AGCOS）＞Vth/4 であれば、コンパレータ（45）の出力VFLGは“H"とな
り、第10図において、ANDゲート（71）の出力が“H"と
なり、ラッチ２（74）がセットされる。さらに、その
後、第９図に示すように、φａパルスが発生すると、第
８図のFET（46）がオンとなり、コンパレータ（45）の
プラス入力には（Vref−Vth/8）が入力される。ここ
で、 （DOS−AGCOS）＞Vth/8 であれば、コンパレータ（45）の出力VFLGは“H"とな
り、第10図に示すANDゲート（72）の出力が“H"とな
り、ラッチ３（75）がセットされる。以上の各場合につ
いて、第24図の真理表の通りにG1,G3信号が発生する。
この信号に基づき、ゲインは次の表のように選択され、
それぞれ略適正レベルのVosが得られる。

第８図でFET（44）はINTモードおよびDD1モードの時
のみ抵抗分割回路に電源を供給するためのスイッチであ
る。

第11図に示すように、信号Vos′はFET（60），コンデ
ンサ（62），バッファ（64）からなるサンプルホールド
回路によりホールドされ、オペアンプ２（65）のマイナ
ス入力に入力される。この信号Vos′のホールディング
は信号処理タイミング発生部（21）からφ_１＝“L",φ
_２＝“H"の信号電荷転送時のタイミングで発生するOSS/
Hパルス信号によって行なわれる。また、信号Vos′はFE
T（59），コンデンサ（61），バッファ（63）からなる
サンプルホールド回路にも入力される。このサンプルホ
ールド回路では第１図で示したAl遮光を施した黒基準画
素出力のサンプルホールドを行う。サンプルホールドの
タイミングを与えるパルスは第12図に示すOBS/H信号で
あり、これは以下に示すシーケンスで発生させる。

第2,12図で示すように、INTモードからDD1モードに移
行した後、ADT信号には、A/D変換開始のタイミングを与
えるADS信号が現われる。マイクロコンピュータ（14）
はこの信号をモニタしながら、黒基準画素出力のサンプ
ルホールドのタイミングを計っている。マイクロコンピ
ュータ（14）は暗時出力画素の出力中に、NB₁＝“H",NB
₂＝“H"を出力し、信号処理タイミング発生部（21）
は、これによってOBS/H信号を“H"とする。引き続き、
マイクロコンピュータ（14）は次のADS信号が立ち上が
る迄にNB₁＝“L",NB₂＝“H"を出力し、信号処理タイミ
ング発生部（21）はこれによってOBS/H信号を“L"とす
る。以上によって第11図に示すFET（59），コンデンサ
（61），バッファ（63）からなるサンプルホールド回路
は入力される黒基準画素出力をホールドし、これをオペ
アンプ２（65）のマイナス入力へ入力する。黒基準画素
出力のサンプルホールド後は、オペアンプ２（65）の出
力はホールドされた黒基準画素出力に対応する分を減算
され、FET（66）〜（68）のゲートに接続されたG3,G4信
号によって定められるゲイン（第11図別表）で増幅さ
れ、信号Vosとして出力される（第12図）。

以上の如く、イメージセンサ（13）の出力信号OSはAG
C差動増幅回路（25）およびOB減算AGC差動増幅回路（2
6）において２重サンプリングされ、その信号レベルか
らリセットレベルが減算され、リセットノイズの影響の
ない信号が取り出されて、さらに、リセットノイズの影
響のない信号から黒基準レベルが減算されて、各画素の
出力から暗時出力が除去された出力Vosが得られる。さ
らに、この出力Vosは、イメージセンサ（13）の出力OS
に対して、AGC差動増幅回路（25）およびOB減算AGC御差
動増幅回路（26）において各画素出力の平均レベルに応
じて、下記のように、×８〜×64のゲインをかけて作成
されている。

次に、第11図に示すAGC差動増幅回路（25）のオペア
ンプ（54）のゲインとOB減算AGC差動増幅回路（26）の
オペアンプ（65）のゲインについて述べる。ここではイ
メージセンサ（13）の出力OSに対して、×8,×16,×32,
×64のゲインを切り換えるため、オペアンプ１（54）で
２段階、オペアンプ２（65）で２段階のゲイン切り換え
を行うようにしている。この場合、オペアンプ（54），
（65）には常にオフセットの問題がある。２段階でゲイ
ンをかける場合、初段のゲインをGN1、後段のゲインをG
N2とし、各オペアンプのオフセットを△Ｖ、入力をVi、
出力をVoとすれば、出力は下式で表わされる。

Vo＝｛（Vi＋△Ｖ）×GN1＋△Ｖ｝×GN2 ＝Vi×GN1×GN2＋△Ｖ・（GN1×GN2＋GN2） ＝（Vi＋△Ｖ）×GN1×GN2＋△Ｖ×GN2 ２段のオペアンプのトータルのゲインGN1×GN2が変わ
らない場合には、上式の第２項（△Ｖ×GN2）でGN2によ
るオフセットが現われる。すなわち、GN2を小さくした
方がトータルのオフセットが小さくなる。

したがって、初段のゲインGN1を後段のゲインGN2より
も高く選ぶことによってオフセットは抑えられるが、こ
の手段によっても、オフセットは残る。このため、後段
のオペアンプ２（65）は、第11図に示すように、参照電
圧Vrefからダイオード（99）１個分電位降下した電圧を
基準としてレベルシフトするため、常にA/D変換可能な
ように、オフセットが参照電圧Vrefより低電圧側に出る
ようにしている。

OB減算AGC差動増幅回路（26）には、黒基準画素を表
す信号のサンプルホールド後、有効画素を表す信号の出
力に先立ち、Al遮光を施した第２の黒基準画素を表す信
号を出力している。この第２の黒基準画素を表す出力か
らは、先にホールドされた黒基準画素が減算されるた
め、オペアンプのオフセットがなければ参照電圧Vrefと
一致した出力が得られる。しかし、オペアンプ２（65）
の出力は常に参照電圧Vrefより低電圧側にオフセットVo
ffsetが生ずるために、出力は（Vref−Voffset）とな
る。これをA/D変換すると、Voffsetに相当する信号がデ
ィジタルデータとして得られる。以降有効画素の出力は
このVoffset分をマイクロコンピュータ（14）の演算に
よって減算されるので、マイクロコンピュータ（14）に
入力されるデータは実質的にはオフセット成分を除去し
たデータと同じことになる。

次に、DD2モードについて説明を行う。

DD2モードにおいては、イメージセンサ（13）に対し
て能動的な動作を行わせることはない。このため、I/O
バッファ（22）に接続されたNB₁,NB₂の信号の入出力を
切り換え、NB₁にG1信号、NB₂にG3信号を出力し、マイク
ロコンピュータ（14）にイメージセンサ（13）の出力の
ゲイン情報を告知している。このI/O切り換えはDD2信号
で行われる。

DD2モードにおいてのみ、Voutとして出力される信号
はイメージセンサ（13）の出力Vosである。

このシステム上使用する画素はイメージセンサ（13）
の２つの分離した領域において検出される画素であり、
２つの領域の間にはフォトダイオード（PD）を設けてい
ない。これらの画素の出力をVoutとしてA/D変換部（1
5）へ出力する際には後述する問題点があるため、DD2モ
ードとDD1モードの切り換えによって、有効画素の出力
時のみ、VoutとしてVosを出力している。AGC差動増幅回
路（25）の出力Vos′は有効画素の出力時には、光信号
に対応する出力成分Vos′（sig）と暗時出力成分Vos′
（dark）の和として表わされる（Vos′＝Vos′（sig）
＋Vos′（dark））。OB減算AGC差動増幅回路（26）にて
Vos′（dark）に相当する成分の減算を行い、 Vos＝Vref−GN2×（Vos′−Vos′（dark） としてA/D変換部（15）に出力している。

このとき、フォトダイオード（PD）を除去した画素の
出力は光信号に対応する出力も暗時出力成分もないた
め、Vos′＝０となる。ここでOB減算AGC差動増幅（26）
にてVos′（dark）の減算を行うと、 Vos＝Vref−GN2×（０−Vos′（dark））＞Vref となり、A/D変換可能な参照電圧Vrefより低電圧側とは
逆に、Vosが参照電圧Vrefより高電圧となってしまい、A
/D変換のダイナミックレンジを越え、A/D変換部（15）
の破壊を招くおそれがある。このために、有効画素の出
力以外では、アナログスイッチ（28），（29）を切り替
えて、常にA/D変換可能な温度検出出力ＶTMPを出力して
いる。このように、有効画素の出力時のみDD2＝“H"と
してVosの出力を行い、無効画素の出力時はDD2＝“L"と
してＶTMPの出力を行なうことによって、常にA/D変換の
ダイナミックレンジ内でA/D変換を行うようにしてい
る。

以上でDD2モードの説明を終了し、第１実施例の説明
を終了する。

次に、上記第１実施例における暗時出力成分の除去手
段を変形した第２の実施例について説明する。ここで
は、第１の実施例と異なる点のみについて、第14図のブ
ロック図，第15図のAGC差動増幅回路の回路図で説明す
る。

まず、第２の実施例を示す第14図のブロック図と第１
の実施例を示す第２図のブロック図の相違によって示さ
れるように、第２の実施例はアナログ参照電圧Vref′が
AGC差動増幅回路（125）から出力されている点で第１の
実施例と相違する。また、第14図では第１の実施例にお
けるOB減算AGC差動増幅回路が除去されている。第15図
にて第２の実施例の動作を説明する。第１の実施例と同
様に、有効画素の出力に先立ち、イメージセンサ（13）
は黒基準画素の出力を出力する。ここで、AGC差動増幅
回路（125）中のFET（159），コンデンサ（161）および
バッファ（163）からなるサンプルホールド回路ではOBS
/Hパルスによって黒基準画素の出力をサンプルホールド
する。第１の実施例では、ホールドされた出力をオペア
ンプ２（65）のマイナス入力に接続し、オペアンプ２
（65）で減算を行っていたが、第２の実施例では、ホー
ルドされた出力をVref′として出力している。このVre
f′はA/Dコンバータ（115）にアナログ参照電圧として
供給され、A/D変換部（115）では、この電圧を基準とし
て、入力された電圧をA/D変換する。すなわち、入力Vou
tと参照電圧Vref′の差動を取ってディジタル値に変換
するため、A/D変換部（115）内で黒基準画素出力の減算
を行うことと等価となる。

また、FET（160），コンデンサ（162）およびバッフ
ァ（164）からなるサンプルホールド回路によってサン
プルホールドされる黒基準画素の出力も各有効画素の出
力もオペアンプ２（165）の出力となっており、これら
の差動をA/D変換部（115）内で取るため、オペアンプ２
（165）のオフセットは完全に除去される。よって第２
の実施例においてはイメージセンサ（13）の暗時出力の
除去と同時にオペアンプ２（165）のオフセットの除去
が行われる。

次に、第３の実施例について、第16,17,18図を参照し
ながら説明する。この第３の実施例は暗時出力除去手段
が第1,2の実施例と異なる。まず、第３の実施例のブロ
ック図（第16図）と、第１の実施例のブロック図（第２
図）との違いについて述べる。

第３の実施例では、黒基準画素のサンプルホールドパ
ルスOBS/HはA/D変換部（215）に入力されており、OB減
算AGC差動増幅回路は除去されている。この第３の実施
例では、黒基準画素の減算はA/D変換部（215）内で行わ
れる。第18図はA/D変換部（215）を示し、このA/D変換
部（215）はA/D変換回路（206）とそれと同一チップ上
に設けられた内部回路を有する。第18図でVinとして入
力されるイメージセンサの出力は黒基準画素とこれに続
く有効画素の出力からなる。黒基準画素の出力はOBS/H
パルスにて、FET（201），コンデンサ（202）およびバ
ッファ（203）からなるサンプルホールド回路によって
サンプルホールドされる。そして以降入力される有効画
素出力はオペアンプ（205）により、サンプルホールド
された黒基準画素出力分を減算された後、A/D変換回路
（206）へ入力される。

第17図はAGC差動増幅回路（225）を示す。第１の実施
例では黒基準画素の出力に対するサンプルホールド回路
があったが、第３の実施例では、これは除去されてい
る。また、第２の実施例と同様に、黒基準画素出力も有
効画素出力も同一のオペアンプ（165）から出力される
ため、このオペアンプ（165）のオフセットは完全にキ
ャンセルされる。

次に、暗時出力の除去手段が前述の実施例と異なる第
４の実施例を説明する。第19図は、この第４の実施例に
係るハードウェアブロック図である。これは第３の実施
例のブロック図である第16図とは、参照電圧VrefがA/D
変換部（315）に入力されていないという点で異なって
おり、AGC差動増幅回路（225）は第３の実施例と全く同
一の構成である。

第20図にA/D変換部（315）を示し、このA/D変換部（3
15）はA/D変換回路（405）とそれと同一チップ上に設け
られた内部回路を有する。イメージセンサ（13）が黒基
準画素の出力を行っている間にA/D変換部（315）にはOB
S/Hパルスが与えられ、端子Vinに入力されている黒基準
画素の出力がFET（401），コンデンサ（402），バッフ
ァ（403）からなるサンプルホールド回路によって、サ
ンプルホールドされる。ホールドされた黒基準画素出力
はアナログ参照電圧（Vref′）としてA/D変換回路（40
5）に入力される。それ以降、端子Vinに入力されるイメ
ージセンサ（13）の有効画素出力は、第２の実施例と同
様、ホールドされた黒基準画素の出力（Vref′）が減算
された後、A/D変換される。これにより暗時出力成分が
除去される。

＜発明の効果＞ 以上より明らかなように、この発明の固体撮像装置
は、転送レジスタとドレイとの間にゲートを備えたの
で、不要電荷転送レジスタからゲートを通して直接ドレ
インへ排出することができ、したがって、転送レジスタ
における電荷の転送によって電荷を排出する必要がなく
なり、イニシャライズに要する時間を短縮することがで
きる。

また、この発明の固体撮像装置は、光電変換部と転送
レジスタの間に積分クリアゲートを設けていないので、
画素ピッチを小さくすることができ、集積化を容易にす
ることができる。

【図面の簡単な説明】

第１図はこの発明の固体撮像装置におけるイメージセン
サの構成図、第２図はこの発明の第１実施例の固定撮像
装置のブロック図、第３図はイニシャライズ時における
イメージセンサのポテンシャル構造を示す図、第４図は
上記第１実施例のイニシャライズモードにおける信号の
タイムチャート、第５図はイメージセンサの積分モード
時におけるポテンシャル構造を示す図、第６図は積分モ
ード時における信号のタイムチャート、第７図は補償用
ダイオードの構造図、第８図は輝度判定アナログ回路の
回路図、第９図は輝度判定時の信号のタイムチャート、
第10図は輝度判定ロジック回路の回路図、第11図は第１
実施例におけるAGC作動増幅回路およびOB減算AGC作動増
幅回路の回路図、第12図は画素出力の処理に関するタイ
ムチャート、第13図は温度検出部の回路図、第14図は第
２実施例の固体撮像装置のブロック図、第15図は第２実
施例のAGC作動増幅回路の回路図、第16図は第３実施例
の固体撮像装置のブロック図、第17図は第３実施例のAG
C作動増幅回路の回路図、第18図はA/D変換部の回路図、
第19図は第４実施例の固体撮像装置のブロック図、第20
図は第４実施例のA/D変換部の回路図、第21図はイメー
ジセンサの構造図、第22図は第４実施例の積分モードに
おける信号のタイムチャート、第23図は暗電荷の転送を
説明する図、第24図は輝度判定ロジック回路の真理表を
表す図である。 PD,BG,ST……蓄積手段、 SH……シフトゲート、RG……転送レジスタ、 RGICG……積分クリアゲート、 14……マイクロコンピュータ、 20……積分時間制御部、23……モード選択回路、 24……輝度判定回路、30……転送クロック発生部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷川 潤 大阪府大阪市東区安土町２丁目30番地 大阪国際ビル ミノルタカメラ株式会社 内 (56)参考文献 特開 昭63−136780（ＪＰ，Ａ) 特開 昭59−40779（ＪＰ，Ａ)

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】多数の画素を有し、各画素に入射する光に
   対応した電荷を蓄積する蓄積手段と、 上記蓄積手段に蓄積された電荷を転送するための転送レ
   ジスタと、 上記蓄積手段と転送レジスタとの間に設けられた第１の
   ゲートと、 上記転送レジスタの不要電荷を排出するためのドレイン
   と、 上記転送レジスタとドレインとの間に設けられた第２ゲ
   ートと、 上記第1,第２のゲートを閉じて蓄積手段の蓄積動作を行
   わせ、蓄積動作終了後に第１のゲートをパルス的に開い
   て蓄積手段に蓄積された電荷を転送レジスタに移送する
   積分制御手段と、 上記積分制御手段の動作開始に先立って、蓄積手段の電
   荷蓄積時間とは無関係な一定時間だけ第1,第２のゲート
   を開いて蓄積手段および転送レジスタで発生した不要電
   荷をドレインに排出するイニシャライズ手段とを備えた
   ことを特徴とする固体撮像装置。
2. 【請求項２】上記イニシャライズ手段の動作中は転送レ
   ジスタのための転送クロックを同一位相に固定する転送
   クロック発生手段を備えたことを特徴とする特許請求の
   範囲第１項に記載の固体撮像装置。
3. 【請求項３】上記転送クロック発生手段は、少なくとも
   ２相の転送クロックを発生すると共に、第１の一定期間
   内は上記２相の転送クロックを同一位相に固定して第1,
   第２のゲートを開き、それに続く第２の一定期間内には
   一方の転送クロックのみその位相を変えて第１ゲートを
   閉じ、第２の一定期間経過後に第２のゲートを閉じて両
   転送クロックを共に作動させるシーケンス制御手段を備
   えたことを特徴とする特許請求の範囲第２項に記載の固
   体撮像装置。
4. 【請求項４】上記蓄積手段は、多数の画素を有する光電
   変換手段と、光電変換手段において発生した電荷を蓄積
   する蓄積部と、上記光電変換手段と蓄積部との間に設け
   られ、イニシャライズ手段によって開けられると共に積
   分制御手段の動作中に蓄積動作終了に伴い閉じられる第
   ３のゲートとを備えたことを特徴とする特許請求の範囲
   第１項に記載の固体撮像装置。
5. 【請求項５】上記第１のゲートは、蓄積動作開始から少
   なくとも第２のゲートが閉じられて転送レジスタが全画
   素に対応した電荷を転送した後に、パルス的に開けられ
   るように構成されていることを特徴とする特許請求の範
   囲第４項に記載の固体撮像装置。