JPH01204518A - スイッチトキャパシタ回路網 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、入力端子および出力端子と、これら入力端子
間に配置された、各々スイッチング信号を受信する制御
電極を有する少くとも第１及び第２の順次のスイッチン
グトランジスタの列配置と、この直列配置の第１及び第
２のスイッチングトランジスタの共通接続点と定電位点
との間に配置されたキャパシタンスとを具え、前記第１
及び第２のスイッチングトランジスタの制御電極が第１
及び第２のスイッチング信号をそれぞれ受信するように
してあるスイッチトキャパシタ回路網であって、各スイ
ッチング信号は互に時間的に重複しない１個以上の互に
同数のパルスを含み、両スイッチング信号のパルス数が
２以上の場合には両スイッチング信号のパルスの発生周
波数を略々等しくしてあるスイッチトキャパシタ回路網
に関するものである。

このタイプのスイッチトキャパシタ回路網は例えばｒｐ
ｈｉｌｉｐｓ　Ｔｅｃｈｎｉｓｈ　Ｔｉｊｄｓｃｈｒｉ
ｆｔ　４１＋　１９８３＋Ｎα４」第１０９−１２９頁
から既知である。この刊行物のこの論文はスイッチトキ
ャパシタ回路網をスイッチトキャパシタ積分器に使用し
ている。

しかし、このスイッチトキャパシタ積分器の時定数は多
くの用途に対し小さすぎる。

本発明の目的はスイッチトキャパシタ積分器に適用する
際に一層大きな時定数を実現し得るスイッチトキャパシ
タ回路網を提供することにある。

この目的のために、本発明のスイッチトキャバシタ回路
網は、前記直列配置の２個の順次の第１及び第２のスイ
ッチングトランジスタが共通の領域を有し、前記キャパ
シタンスをもっばらこの共通領域の寄生キャパシタンス
で構成したことを特°徴とする。

スイッチトキャパシタ積分器の時定数は両スイッチング
トランジスタの共通接続点と定電位点（大地）との間の
キャパシタンスＣ３とスイッチトキャパシタ回路網に後
続される演算増幅器の出力端子と反転入力端子との間の
負帰還キャパシタの値Ｃｆとの比Ｃ，／Ｃ，に比例する
。

Ｃｔ／Ｃ−の最大値はＣ１の最小値と、所定の経済的及
び技術的制限内でＣｆに与えることができる値とにより
決まる。集積回路内にＣｆを集積する場合種々の制限の
ためにＣｆはあまり大きく選択することはできない。Ｃ
５の最小値はスイッチングトランジスタの寄生キャパシ
タンスにより制限される。

本発明ではこの認識に基づいてキャパシタンスＣＳを事
実上側スイッチングトランジスタの寄生キャパシタンス
により決定する。このことは両スイッチングトランジス
タの共通接続点と定電位点との間にキャパシタを必要と
しないことを意味する。

しかも直列配置の２個のスイッチングトランジスタが共
通の（半導体）領域を有するようにすれば、この共通領
域の寄生キャパシタンスに等しい上述のキャパシタンス
が十分に低い値になってスイッチトキャパシタ積分器に
おいて十分大きな所望の時定数を実現することができる
。

スイッチングトランジスタのタイプ及び製造技術に応じ
て５〜２５　ｆＦ　（１ｆＦ＝１０−１５Ｆ　）のキャ
パシタンスを実現することができる。

更に、両スイッチングトランジスタに共通の（半導体）
領域の実現は基板のスペースの節約をもたらし、回路が
一層小さくなる。また、負帰還キャパシタを一層小さく
することもでき、これにより基板の著しく大きなスペー
スの節約を得ることができる。

本発明の好適実施例においては、第１及び第２のスイッ
チングトランジスタの直列配置を具えるスイッチトキャ
パシタ回路網に制御電極にスイッチング信号を受信する
第３及び第４のスイッチングトランジスタの第２の直列
配置も設け、第３及び第４のスイッチングトランジスタ
も共通の領域を有するものとし、この第２の直列配置を
第１及び第２のスイッチングトランジスタの直列配置と
並列に配置する。

このようにすると第１及び第２スイツチングトランジス
タの非対称により生ずるオフセット電圧を補償すること
ができる。オフセット電圧を低減する種々のレイアウト
を図面を参照して後で説明する。

図面につき本発明を説明する。

第１図は入力端子１と出力端子２との間に配置された第
１及び第２スイツチングトランジスタＴ１及びＴ２の直
列配置を具えるスイッチトキャパシタ回路網１０の一実
施例を示す。第１図はスイッチトキャパシタ回路網をス
イッチトキャパシタ積分器に用いた例を示す。この目的
のために出力端子２を演算増幅器３の反転入力端子（−
）に結合する。

この増幅器の出力端子４を負帰還キャパシタＣ２を経て
反転入力端子に結合する。この増幅器３の非反転入力端
子（＋）を定電位点に結合する。

トランジスタＴ、及びＴ２は１つの領域を共有する。

この領域は（ＭＯＳ）　）ランジスタＴｌに対しては通
常ドレイン電極が設けられる領域であり、（ＭＯＳ）ト
ランジスタＴ２に対しては通常ソース電極が設けられる
領域である。この点については第３図を参照して後に詳
細に説明する６２個のスイッチングトランジスタＴ１及
びＴ２は端子６及び７にそれぞれ電気的に結合された制
御電極（ゲート電極）を有する。端子６及び７に第１及
び第２スイツチング信号Ｓ、及びＳ２をそれぞれ供給す
ることができる。第１ａ図に両スイッチング信号を時間
の関数として示しである。スイッチング信号がない状態
、即ちスイッチング信号が低レベルの状態ではスイッチ
ングトランジスタがターンオフする。このことはスイッ
チングトランジスタが開スイッチであることを表わす。

スイッチング信号の影響の下で、換言すればスイッチン
グ信号が高レベルの状態ではスイッチングトランジスタ
がターンオンし、即ち閉スィッチを構成する。本例では
スイッチングトランジスタはＮ−ＭＯＳ　）ランジスタ
であること明らかである。スイッチングトランジスタが
Ｐ−ＭＯＳトランジスタである場合にはスイッチング信
号は反対の極性で端子６及び７に供給する必要があるこ
と勿論である。

両スイッチングトランジスタＴ、及びＴ２の共通接続点
５と定電位点（大地）との間のキャパシタンスは両スイ
ッチングトランジスタの寄生キャパシタンスのみで形成
し、その値はこれらのキャパシタンス値により決まる。

これがため別個のキャパシタを点５と大地との間に配置
しない。

第２図はＭＯＳ　　）ランジスタＴえの寄生キャパシタ
ンスを示す（ここで、ｉは第１図のトランジスタＴ＋及
びＴｔの脚符１又は２である）。寄生キャパシタンスＣ
目はソース電極Ｓとゲート電極ｇとの間に存在し、寄生
キャパシタンスＣ２ｉはゲート電極ｇとドレイン電極ｄ
との間に存在し、寄生キャパシタンスＣｈｉ及びＣ４ｉ
　はそれぞれソース電極とバルク端子すとの間及びドレ
イン電極とバルク端子すとの間に存在する。

第３図は基板内に集積された第１図のスイッチトキャパ
シタ回路網の断面図を示す。本例ではＮ−ＭＯＳ設計を
用いる。第３図に示すようにｐ型ドープ基Ｆｉ１５内に
ｎ型ドープ領域１６．１７及び１８を設ける。、基板上
に絶縁層１９．２０．２１及び２２を設ける。

これらの層の上に導電シリコン層の形態の導電層２３、
２４．２５及び２６を設ける。

導電層２３はスイッチングトランジスタＴ１のソース電
極を構成し、入力端子１に電気的に結合する。

導電層２４はスイッチングトランジスタＴ、のゲート電
極を構成し、制御信号入力端子６に結合する。

導電層２５はスイッチングトランジスタＴ２のゲート電
極を構成し、制御信号入力端子７に結合する。

導電層２６はスイッチングトランジスタＴ２のドレイン
電極を構成し、出力端子２に結合する。スイッチングト
ランジスタＴ１とスイッチングトランジスタＴ２は領域
１７を共有する。従って、この領域はｎ型領域１７であ
る。これがためスイッチングトランジスタＴ、のドレイ
ン電極とスイッチングトランジスタＴ２のソース電極は
基板上に物理的に存在しない。領域１７の区域には両ス
イッチングトランジスタＴ１の共通接続点と定電位点（
大地）との間のキャパシタンスとして作用し得る外部キ
ャパシタも存在しない。共通領域１７の寄生キャパシタ
ンスのみが存在する。この寄生キャパシタンスＣ，（第
１図参照）は実際にはスイッチングトランジスタＴ、の
寄生キャパシタンスＣＺＩ及びＣ４１とスイッチングト
ランジスタＴ２の寄生キャパシタンスＣＩ２及びＣ３□
　（第２図参照）との和で構成される。

第１図のスイッチトキャパシタ積分器の動作を第１ａ図
を参照して以下に詳細に説明する。

第１ａ図は第１スイツチングトランジスタＴ１の制御電
極６に供給される第１スイツチング信号Ｓｌと、第２ス
イツチングトランジスタＴ２の制御電極７に供給される
第２スイツチング信号Ｓ２とを示す。両スイッチング信
号はパルス列から成り、各パルス列はパルス発生周波数
ｆ７を有し、ｆ、＝１／Ｔである（ここでＴはパルス列
のパルス周期である）。

第２スイツチング信号Ｓ２のパルスは第１スイツチング
信号ＳＩのパルスに対してＴ／２だけシフトされ、第１
及び第２スイツチング信号のパルスは互に時間的に重複
しない。

スイッチング信号の瞬時１＝１．におけるパルスの影響
の下で、スイッチングトランジスタＴ、が瞬時上〇から
短期間の間ターンオンする。このとき寄生キャパシタン
スＣ８が積分器の入力端子１に存在する電圧Ｌａｆに充
電される。キャパシタＣｔは、これに並列に配置された
スイッチ（図示せず）に供給されるリセット信号により
このスイッチを短期開閉じて予め放電されるものとする
。次に、信号Ｓ２の影響の下で、スイッチングトランジ
スタＴ２が瞬時ｔｏ＋Ｔ／２から短期間ターンオンする
。この結果、キャパシタンスＣ５が放電され、キャパシ
タンスＣｔが充電される。このとき、Ｖｒｅｆ　・Ｃｓ
／Ｃｒ　＝　（Ｘ　・Ｖｒｅｆに等しい電圧が出力端子
４に発生する。これに続いて、瞬時ｔｏ＋Ｔにおいてパ
ルスがスイッチングトランジスタＴ、に供給され、瞬時
も。＋３Ｔ／２においてパルスがトランジスタＴ２に供
給される。このとき、 ２・α・Ｖｒｚａｆ に等しい電圧が出力端子４に発生する。こうしてスイッ
チング信号Ｓ１のパルスとスイッチング信号Ｓ２のパル
スの順次の組合せの印加ごとに出力電圧がα・Ｖｒｅｆ
づつ増加する。

第１図の積分器の時定数では τ＝Ｃｔ／Ｃ−・ｆｎ で与えられる。寄生キャパシタンスＣ８がパルス周波数
ｆ、、とともに実効抵抗値Ｒを決定する。この実効抵抗
値はＣｆと相まって時定数τを決定し、この実効抵抗値
はＲ＝１／Ｃ，・ｆｎに等しい。

大きな時定数はｆｌを低く選択すると共にＣｒ７Ｃ２を
大きく選択することにより発生される。

実際にはｆ。の下限値が入力信号の帯域幅及びサンプリ
ング理論により及びリーク電流を生ずる技術的限界によ
り決定される。

ｃｒ／ｃｓの最大値はＣＳの最小値と、所定の経済的及
び技術的制限内でＣ１に与えることができる値とにより
決まる。実際にはＣ１は５０〜１００　ｐＦ以下に選択
される。Ｃ５の最小値は両スイッチングトランジスタの
寄生キャパシタンスにより制限される。キャパシタンス
Ｃｓがスイッチングトランジスタの寄生キャパシタンス
のみにより決まるようにすることにより極めて低いキャ
パシタンスを実現することができる。スイッチトキャパ
シタＣ９はスイッチングトランジスタの製造技術及びタ
イプに応じて約５〜２５　ｆＦの値を有する。Ｃｆが５
０　ｐｌ？でＣ５が５ｆＦの場合、１００　ｋｌｌｚの
クロック周波数ｆ。において０．１３の時定数を実現す
ることができる。

第１図の回路について実際に試験したところ、上記の結
果を実現し得ると共に有用であることが確かめられた。

また、スイッチングトランジスタの非対称により生ずる
オフセット電圧が重要な役割を演することが確かめられ
た。これには特にゲート−ソース及びゲー　トードレイ
ンオーバラップキャバシタンスＣ８及びＣ２２が関連す
る。

この理由のために、スイッチトキャパシタＣ２を有する
当該入力回路１０に対し、オフセット電圧を低減する、
種々のレイアウトを従業する。

第１図の回路網１０のようなスイッチトキャパ°シタ回
路網を以後第４図に示すように簡略化した形に表わすも
のとする。

第５ａ図はスイッチトキャバシタ回路網１０と並列に、
第３及び第４スイツチングトランジスＴ３及びＴ４の直
列配置を具える第２スイツチトキヤパシタ回路網を配置
したレイアウトを示す。スイッチングトランジスタＴ、
及びＴ、の制御電極を互に結合すると共に、スイッチン
グトランジスタＴ２及びＴ４の制御電極を互に結合する
。このレイアウトは製造上の技術的限界の結果生ずるス
イッチングトランジスタの幾何形状非対称を補償するた
め、オフセット電圧の低減が得られる。

第５ｂ図は第５ａ図の変形例を示し、スイッチングトラ
ンジスタＴ、、　Ｔ、をトランジスタＴＩ及びＴ２と一
列に配置したものである。この場合上記の補償効果は通
常低下するが、種々のリードが互に交差しないため寄生
結合容量が発生しない利点が得られる。

第６８及び６ｂ図は他のレイアウトの２例を示し、この
レイアウトでは２つの並列スイッチトキャパシタ回路網
が非同相でスイッチされる（第７図参照）。このレイア
ウトはクロックの非対称も補償される追加の利点を有す
る。また、第６ａ図のレイアウトは補償用スイッチング
トランジスタＴ、、　Ｔ４のゲートとスイッチングトラ
ンジスタ”ｌ＋　７２のゲートを連続構造にして実現す
ることができ、これにより幾何形状誤差（特にマスク誤
差）に対する感度を更に低減することができる。

第７図は２個の並列配置のスイッチトキャバシタ回路Ｖ
４１０及び１０′の電気回路図を示す。スイッチングト
ランジスタＴ１〜Ｔ４はスイッチとして示しである。Ｃ
ｓ′　はスイッチングトランジスタＴ３及びＴ４に共通
の領域の寄生キャパシタンスである。

第５８及び５ｂ図の回路網においては、最初にスイッチ
Ｔ、及びＴ３が同時に閉じる。このことは２個の寄生キ
ャパシタンスＣ，及びＣＳ′が入力端子１に存在する電
圧Ｖｒｏｒに充電されることを意味する。スイッチＴ、
及びＴ、が開いた。後に、スイッチＴ１及びＴ４が同時
に閉じ、両キャパシタンスが出力端子２を経て放電され
る。

第６ａ及び６ｂ図の回路網においては、最初にスイッチ
Ｔ、及びＴ４が同時に閉じる。このことはキャパシタン
スＣ５が電圧Ｖｒｅｆに充電され、キャパシタンスＣ％
が出力端子２を経て放電されることを意味する。次にス
イッチＴ、及びＴ４が開き、次いでスイッチＴ２及びＴ
３が同時に閉じる。このことはキャパシタンスＣｓが出
力端子２を経て放電され、キャパシタンスＣｒ、′が電
圧Ｖｒｅｆに充電されることを意味する。

スイッチトキャバシタのなお一層の低減は第８図に示す
ようにもっと多数のスイッチを直列に配置することによ
り得られる。この回路網は９個の直列配置のスイッチン
グトランジスタＴ　Ｉ””’　Ｔ　ｑを具え、２個の順
次のトランジスタＴ、及びＴ、。Ｉが共通の領域を有す
るようにする。この共通領域は寄生容量Ｃｓｉを有する
。

斯る回路に対してもスイッチングトランジスタの非対称
の補償を第８ｂ図に示すように実現することができる。

この目的のために９個のスイッチングトランジスタを基
板上にＵ字形ラインに沿って配置する。

第９図は８個の直列配置のスイッチングトランジスタＴ
、−Ｔ、を基板上にＵ字形ラインに沿って配置した他の
例を示す。

本発明は上述した図示の実施例に限定されるものでない
。本発明は図示の実施例と本発明に関係のない点で相違
する回路にも適用し得るものである。例えば本発明の回
路網はスイッチトキャパシタ回路網に使用するものに限
定されるものでなく、（寄生）キャパシタンスがスイッ
チされる全ての回路に一般に使用することができるもの
である。

【図面の簡単な説明】 第１図は本発明の第１の実施例を示す回路図、第１ａ図
は第１の実施例の第１及び第２スイツチングトランジス
タを制御する第１及び第２スイツチング信号を示す図、 第２図はスイッチングトランジスタの寄生キャパシタン
スを示す図、 第３図は第１図の回路網の構造を示す縦断面図、第４図
は第１図の回路網を一層簡略化して示す略図、 第５８及び５ｂ図は本発明の第２の実施例の２つの異な
るレイアウトを示す図、 第６８及び６ｂ図は本発明の第３の実施例の２つの異な
るレイアウトを示す図、 第７図は第５及び第６図の実施例の回路図、第８ａ及び
８ｂ図は９個のスイッチングトランジスタの直列配置を
具えるスイッチトキャパシタ回路網の回路図及びこの回
路のレイアウト図、第９図は８個のスイッチングトラン
ジスタの直列配置を具えるスイッチトキャパシタ回路網
のレイアウト図である。 １０・・・スイッチトキャパシタ回路網１・・・入力端
子　　　　　２・・・出力端子３・・・演算増幅器　　
　　４・・・出力端子ＴＩ＋　Ｔ２・・・第１．第２ス
イッチングトランジスタＳ、、　Ｓ２・・・第１．第２
スイツチング信号５・・・共通接続点 Ｃｓ・・・スイッチトキャパシタンス ６．７・・・制御端子 Ｃｔ・・・負帰還キャパシタンス １０′・・・第２スイツチトキヤバシタ回路網Ｔ３．　
Ｔ４・・・第３．第４スイツチングトランジスタ（：、
ｌ　ｌ　Ｃｓｌ〜Ｃｉ９・・・スイッチトキャバシタン
スＴ１〜Ｔ、・・・スイッチングトランジスタＦｉＧ、
５ａ ＦＩＧ、６ａ　　　　　　　ＦＩＧ、６ｂＦＩ［］、７ ＦＩＧ、８ａ ＦＩＧ、９

Claims (1)

1. 【特許請求の範囲】 １、入力端子および出力端子と、これら入力端子間に配
   置された、各々スイッチング信号を受信する制御電極を
   有する少くとも第１及び第２の順次のスイッチングトラ
   ンジスタの直列配置と、この直列配置の第１及び第２の
   スイッチングトランジスタの共通接続点と定電位点との
   間に配置されたキャパシタンスとを具え、前記第１及び
   第２のスイッチングトランジスタの制御電極が第１及び
   第２のスイッチング信号をそれぞれ受信するようにして
   あるスイッチトキャパシタ回路網であって、各スイッチ
   ング信号は互に時間的に重複しない１個以上の互に同数
   のパルスを含み、両スイッチング信号のパルス数が２以
   上の場合には両スイッチング信号のパルスの発生周波数
   を略々等しくしてあるスイッチトキャパシタ回路網にお
   いて、前記直列配置の２個の順次の第１及び第２のスイ
   ッチングトランジスタが共通の領域を有し、前記キャパ
   シタンスをもっぱらこの共通領域の寄生キャパシタンス
   で構成したことを特徴とするスイッチトキャパシタ回路
   網。 ２、第１及び第２のスイッチングトランジスタの直列配
   置を具える請求項１記載のスイッチトキャパシタ回路網
   において、当該回路網は各々スイッチング信号を受信す
   る制御電極を有する第３及び第４のスイッチングトラン
   ジスタの第２の直列配置も具え、その第３及び第４のス
   イッチングトランジスタは共通の領域を有するものとし
   、この第２の直列配置を前記第１及び第２のスイッチン
   グトランジスタの直列配置と並列に配置したことを特徴
   とするスイッチトキャパシタ回路網。 ３、第１及び第３のスイッチングトランジスタの制御電
   極を互に結合すると共に第２及び第４のスイッチングト
   ランジスタの制御電極を互に結合したことを特徴とする
   請求項２記載のスイッチトキャパシタ回路網。 ４、第１及び第４のスイッチングトランジスタの制御電
   極を互に結合すると共に第２及び第３のスイッチングト
   ランジスタの制御電極を互に結合したことを特徴とする
   スイッチトキャパシタ回路網。 ５、４個のスイッチングトランジスタを基板上に一直線
   に配置したことを特徴とする請求項３又は４記載のスイ
   ッチトキャパシタ回路網。 ６、各々２個のスイッチングトランジスタの２個の直列
   配置を基板上に平行に隣接して配置したことを特徴とす
   る請求項３又は４記載のスイッチトキャパシタ回路網。 ７、ｎ個の直列配置のスイッチングトランジスタを具え
   る請求項１記載のスイッチトキャパシタ回路網において
   、各２個の順次のスイッチングトランジスタが共通の領
   域を有し、奇数番ｉのスイッチングトランジスタの制御
   電極を互に電気的に結合して第１のスイッチング信号を
   受信させ、且つ偶数番ｉ＋１のスイッチングトランジス
   タの制御電極も互に電気的に結合して第２のスイッチン
   グ信号を受信させるようにしたことを特徴とするスイッ
   チトキャパシタ回路網。 ８、ｎ個のスイッチングトランジスタを基板上にＵ字ラ
   インに沿って配置し、ｎが奇数の場合には第１番から第
   （ｎ−１）／２番までのスイッチングトランジスタを基
   板上にＵ字ラインの一方の脚部に沿って配置し、第（ｎ
   ＋３）／２番から第ｎ番までのスイッチングトランジス
   タを基板上にＵ字ラインの他方の脚部に沿って配置する
   と共に、第（ｎ＋１）／２番のスイッチングトランジス
   タをＵ字ラインの残部上に配置し、ｎが偶数の場合には
   第１番から第ｎ／２番までのスイッチングトランジスタ
   を基板上にＵ字ラインの一方の脚部に沿って配置すると
   共に第（ｎ＋２）／２番から第ｎ番までのスイッチング
   トランジスタを基板上にＵ字ラインの他方の脚部に沿っ
   て配置したことを特徴とする請求項７記載のスイッチト
   キャパシタ回路網。