KR970009242B1 - 스위치형 캐패시터 회로망 - Google Patents

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KR970009242B1
KR970009242B1 KR1019880017443A KR880017443A KR970009242B1 KR 970009242 B1 KR970009242 B1 KR 970009242B1 KR 1019880017443 A KR1019880017443 A KR 1019880017443A KR 880017443 A KR880017443 A KR 880017443A KR 970009242 B1 KR970009242 B1 KR 970009242B1
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헤르마누스 마리아 반 뢰르문트 아더
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Abstract

내용 없음.

Description

스위치형 캐패시터 회로망
제1a도는 제1실시예의 도시도.
제1b도는 제1실시예에서 스위칭 트랜지스터를 위한 2개의 스위칭 신호 도시도.
제2도는 스위칭 트랜지스터의 기생 캐패시턴스 도시도.
제3도는 회로 기판을 통한 수직 단면에서의 제1도의 회로망 구조 도시도.
제4도는 제1도의 더욱 개략적인 회로망의 도시도.
제5도는 제5a 및 5b에서 제2실시예의 2개의 다른 설계 구성도.
제6도는 제6a 및 6b에서 제3의실시예의 2개의 다른 설계 구성도.
제7도는 제5 및 6도의 실시예의 전기적 회로 다이어그램.
제8도는 제8a 및 8b의 설계 구성 회로 및 제8a도의 9개의 스위칭 트랜지스터의 직렬 배열 도시도.
제9도는 8개의 스위칭 트랜지스터의 직렬 배열에서 설계구성 도시도.
* 도면의 주요부분에 대한 부호의 설명
3 : 연산 증폭기 7 : 제어 전극
19,20,21,22 : 산화층 23,24,25,26 : 실리콘층
본 발명은 입력 단자 및 출력 단자와, 상기 입력 단자 및 상기 출력 단자 사이에 배열된 최소의 제1 및 제2의 연속적인 스위칭 트랜지스터의 직렬 배열을 구비하며, 각 트랜지스터는 스위칭 신호를 수신용 제어 전극과, 정 전위 및 직렬 배열로 제1 및 제2스위칭 트랜지스터의 정션점 사이의 캐패시턴스를 가지며, 제1 및 제2스위칭 트랜지스터의 각 제어 전극은 제1 및 제2스위칭 신호를 수신하기 위해 채택되고, 각각 2개의 스위칭 신호들은 하나 또는 더 많은 연속적인 펄스의 여러 형태이며, 넘버는 2개의 스위칭 신호용과 동일하며, 제1스위칭 신호의 펄스(S)는 시간에 따라 제2스위칭 신호에 겹쳐지지 않으면 2개의 스위칭 신호에서 펄스 발생 주파수는 펄스의 넘버가 2 또는 더 많은 경우와 거의 동일한 스위치형 캐패시터 회로망에 관한 것이다.
이런 형태의 캐패시터 회로망은 Philips Technish Tijdscbrift 41, 1983년 4호 109내지 129페이지로부터 공지되어 있다. 이 잡지의 논설은 스위치형 캐패시터 적분기에서 스위치형 캐패시터 회로망으로 사용하는 것에 관계한다.
상기 스위치형 캐패시터 적분기의 시정수는 어떤 응용에 대해서는 매우 작다.
본 발명은 큰 시정수 실현 가능성을 제공하여, 스위치형 캐피시터 적분기에서 공급될때 스위치형 캐피시터 회로망을 제공하는 것이 목적이다. 말단을 위해, 상기 스위치형 캐패시터 회로망은 상기 캐패시터가 오로지 공통 죤의 기생 캐패시턴스에 의해 구성되는 것과, 공통접속 죤을 갖는 직력 배열에서 2개의 연속적인 제1 및 제2스위칭 트랜지스터를 특징으로 한다.
상기 스위치된 캐패시터 적분기의 시정수는
Figure kpo00001
에 비례하며 Cs는 전위점(그라운드) 및 2개의 스위칭 트랜지스터의 정숀점 사이에 배열된 위에서 상술한 캐패시턴스이며 Cf는 출력과 캐패시터 회로망 뒤에 배열된 연산 증폭기의 인버팅 입력 사이에 배열된 음극성 피드백 캐패시터의 값이다.
상기
Figure kpo00002
의 최대값은 Cf 주어지면 기술적 제한과 어떤 경제적 범위내에서 Cf의 최소값에 의존한다. 집적회로에서 Cf의 집적 레벨 제한에 기인하여, Cf는 너무 크게 선택되지 않는다. 상기 Cs의 최소값은 스위칭 트랜지스터의 기생 캐패시턴스에 의해 제한된다.
상기 발명의 이러한 인식에 따른 것은 2개의 스위칭 트랜지스터의 기생 캐패시턴스에 의해 캐패시턴스 Cs를 효과적으로 결정하는 것에 의해 활용된다. 상기 수단은 정 전위점과 2개의 캐패시터의 정숀점 사이에서 요구된 캐패시터가 없는 수단이다.
따라서, 직렬 배열된 2개의 스위칭 트랜지스터는 공통 죤(반도체)dfm 갖는 것이 확실하며, 위에서 상술한 캐패시턴스는 스위치형 캐패시터 적분기에서 충분히 큰 시정수를 갖고, 요구된 실현을 위해 충분히 낮은 캐패시턴스를 갖는 공통 죤의 기생 캐패시턴스와 동일하다.
상기 기술에 의존하고 스위칭 트랜지스터의 형태의 캐패시턴스는 대략 5내지 25fF(1fF=10-5F)가 실현될 수 있다.
그러므로, 죤(반도체)의 실현은 기판의 공간에 경제적 이유로 2개의 연속적인 스위칭 트랜지스터에 대해 공통으로 되어 있으며, 소규모 회로가 된다. 상기 음극성 피드백 캐패시터는 또한 매우 작아지며, 기판 위에 상당히 경제적이 된다.
상기 스위치형 캐패시터 회로망은 제1 및 제2스위칭 트랜지스터의 직렬 배열을 포함하며 상기 회로망은 스위칭 신호 수신을 위해 제어 전극을 갖는 제3 및 제4의 스위칭 트랜지스터의 제2직렬 배열을 포함하고 공통 죤을 갖는 제3 및 제4의 스위칭 트랜지스터와 상기 제2직렬배열이 제1 및 제2스위칭 트랜지스터의 직렬 배열과 함께 병렬로 배열된 것을 특징으로 한다.
이것은 스위칭 트랜지스터에서 불균형에 기인하여 표시된느 오프셋 전압을 보상하기 위한 가능성을 제공한다. 다른 특별한 설계 구성은 오프셋 전압의 감소를 위해 제공된다.
상기 발명은 첨부한 도면을 참고로 하여 예에 의하여 좀더 자세히 상술될 수 있다.
제1a도는 입력 단자(1) 및 출력단자(2)사이에서 각각이 제1 및 제2스위칭 트랜지스터 T1및 T2의 직렬배열을 포함하는 스위치형 캐패시터 회로망(10)의 실시예를 도시한다. 제1a도는 스위치된 캐패시터 적분기에서 회로망으로 사용되는 것을 도시한다. 말단에 출력 단자(2)는 연산 증폭기(3)의 인버팅 입력(-)에 연결되어 있다. 그것의 출력(4)는 음극성 피드백 캐패시터 Cf를 통해 인버팅 입력에 연결되어 있다. 상기 증폭기(3)의 비 인버팅 입력(+)는 정 전위(그라운드)점에 연결되어 있다.
상기 2개의 스위칭 트랜지스터 T1및 T2는 공통 죤을 갖고 있다. 상기 (MOS)트랜지스터 T1을 위해 이것은 표준의 드레인 전극이 배열된 죤이며 상기 (MOS)트랜지스터 T2를 위해 이것은 표준의 소스 전극이 배열된 죤이다. 이것은 제3도를 참고로 하여 후에 자세히 설명된다. 상기 2개의 스위칭 트랜지스터 T1및 T2는 각각의 단자(6) 및 (7)에 전기적으로 연결된 제어 전극(게이트 전극)을 구비한다. 제1 및 제2스위칭 신호 S1및 S2는 각각 단자(6,7)에 공급된다. 제1b도에서는 시간의 하무로서 2개의 스위칭 신호를 도시한다. 스위칭 신호가 없는 경우, 즉 상기 스위칭 신호가 로우인 경우, 상기 스위칭 트랜지스터는 턴 오프된다. 이 수단은 스위칭 개방에 의해 나타난다. 상기 스위칭 신호 영향하에, 또는 다른말로 말하면, 상기 스위칭 신호는 하이이며, 상기 스위칭 트랜지스터는 턴 온되고 즉 그들은 닫힌 위치에서 스위치로 구성된다. 그것은 상기 스위칭 트랜지스터가 이 경우에 N-MOS 트랜지스터라는 사실이다. 상기 스위칭 트랜지스터가 PMOS 트랜지스터인 경우에, 상기 스위칭 신호는 상기 단자(6,7)에 인버트된 형태로 제공되는 과정이 된다. 상기 정 전위(그라운드)점 및 2개의 스위칭 트랜지스터 T1및 T2의 정숀 5사이에서 캐피시턴스는 결정되고 그리고 상기 2개의 스위칭 트랜지스터의 기생캐패시턴스에 의해서만 형성된다. 따라서 상기 점(5) 및 그라운드사이에서 배열된 캐패시터는 분리되지 않는다.
제2도는 MOS 스위칭 트랜지스터 Ti의 기생 캐피시턴스를 도시하며, 제1도에 따라 i는 1또는 2와 동일하게 된다. 기생 캐패시턴스 G1i는 소스 전극 s 및 게이트 전극 g 사이에서 나타나며, 기생 캐패시턴스 G2i는 상기 게이트 전극 g 및 드레인 전극 d사이에서 나타나고, 기생 캐피시턴스 G3i및 G4i는 소스전극 및 벌크 단자 b와 드레인 전극 및 벌크 전극 단지 b사이에서 각각 나타난다.
제3도는 기판에서 집적된 형태로 배열된 것과 같이 제1a도의 스위치형 캐패시터 회로망의 단면도이다. 이 경우에서는 N-MOS 설계가 사용되었다. 제3도는 제공된 n-도프된 죤(16,17,18)과 p-도프된기판(15)를 도시한다. 산화층(19,20,21,22)는 기판에 제공되어 절연되었다. 이 층은 교대로 실리콘층(23,24,25,26)의 형태에서 전도층을 수행된다.
상기 전도층(23)은 스위칭 트랜지스터 T1의 소스 전극으로 구성되고 전기적으로 입력 단자(1)에 연결되어 있다. 상기 전도층(24)는 스위칭 트랜지스터 T1의 게이트 전극으로 구성되고 제어 신호 입력(6)에 연결되었다. 상기 전도층(25)는 제어 신호 입력(7)에 연결된 스위칭 트랜지스터 T2의 게이트 전극으로 구성된다. 상기 전도층(26)은 출력 단자(2)에 전기적으로 연결된 스위칭 트랜지스터 T2의 드레인 전극으로 구성된다. 상기 스위칭 트랜지스터 T1및 스위칭 트랜지스터 T2는 공통의 죤(17)을 구비한다. 이어서, 이 공통 죤은 상기 n-죤(17)이 된다. 따라서 스위칭 트랜지스터 T1의 드레인 전극 및 스위칭 트랜지스터 T2의 소스 전극을 물리적으로 기판위에 나타나지 않는다. 상기 죤(17)의 범위에서는 2개의 스위칭 트랜지스터의 정숀점과 정 전위(그라운드)의 점 사이에서 캐패시턴스처럼 제공되는 오부 캐패시터가 아니다. 상기 공통 죤(17)의 기생 캐패시턴스가 유일하게 나타난다. 이 개생 캐패시턴스 Cs(제1a도를 보라)는 실제적으로 제2도에서의 스위칭 트랜지스터 T2의 기생 캐패시턴스 C12및 C32와 스위칭 트랜지스터 T1의 기생 캐패시턴스 C12및 C32의 합에 의하여 구성된다.
제1a도의 스위치형 캐패시터 적분기의 동작은 제1a도의 스위칭 신호를 참고로 하여 후에 자세히 상술된다.
제1b도는 제2트랜지스터 T2의 제어 전극(7)에 제공되는 제2스위칭 신호 S2와 제1스위칭 트랜지스터의 제어 전극(6)에 제공되는 제1스위칭 신호 S1을 도시한다. 2개의 스위칭 신호들은 펄스 시리지 형태로 되어 있다. 상기 펄스는
Figure kpo00003
인 발생에 대해 주파수 fn을 가지며 T는 펄스 시리즈에서의 주기이다.
상기 제2스위칭 신호 S2의 펄스는 제1스위칭 신호 S1에서 펄스에 따른 타임 오버 T2에 따라 시프트된다. 상기 제1 및 제2스위칭 신호에서의 펄스는 시간에 따라 또다른 하나와 겹쳐지지 않는다. 상기 스위칭 신호 S1에서 t=to인 순간에서의 펄스 영향하에서는 상기 스위칭 트랜지스터 T1은 to인 순간이 짧은 주기 동안에 턴 온된다. 상기 기생 캐패시턴스 Cs는 적분기의 입력(1)에서 표시된 전압 Vref로 충전된다. 상기 캐패시터 Cf는 병렬로 배열된 캐패시터 Cf의 스위치(도시하지 않음)에 제공된 리셋 신호에 의해 미리 방전되며, 스위치는 이것을 목적으로 짧은 주기 동안 닫혀진다. 상기 스위칭 트랜지스터 T2신호 S2의 영향하에서
Figure kpo00004
인 순간의 짧은 주기 동안 계속적으로 턴 온돌 것이다. 결과로서, 상기 캐패시턴스 Cs는 방전되고 상기 캐패시터 Cf는 충전된다. 전압은 다음 식과 동일하며 출력(4)에서 발생한다.
-Vref · Cs/Cf=αVref
다음의 펄스는 t=to+T인 순간 스위칭 트랜지스터 T1에 제공되며 펄스는
Figure kpo00005
에서 스위칭 트랜지스터 T2에 제공된다. 전압은 다음 식과 동일하며 출력(4)에서 발생한다.
2.αVref
스위칭 신호 S1에서 펄스의 각각 계속된느 연결 후 및 스위칭 신호 S2에서 펄스 출력 전압은 α Vref 만큼 매번 증가한다.
제1a도 적분기의 시정수 τ는 다음 식과 샅이 주어진다 τ=Cf/Cs · fn
상기 펄스 주파수 fn과 함께, 기생 캐패시턴스 Cs는 유효 레지스턴스 R을 정의한다. 이 유효 저항은 Cf와 함께 시정수 τ를 결정하며
Figure kpo00006
과 동일하다.
큰 시정수는 낮은 fn 선택에 의해 발생하고 Cf/Cf는 커진다.
실행에 있어서 fn에 대한 낮은 제한은 누설 전류에서의 기술적 제한 결과와 샘플링 이론과 출력 신호의 대역폭에 의해 결정된다. 실행에 있어서 Cf는 50 내지 100PF보다 크기 않게 선택된다. Cf의 최소값은 2개의 스위칭 트랜지스터의 기생 캐패시턴스에 의해 제한되어진다. 캐패시터 Cs를 갖는 것은 스우칭 트랜지스터의 기생 캐패시턴스에 의해 유일하게 결정되어지면, 매우 낮은 캐패시턴스가 실현되어진다. 기술에 의존하고 스위칭 트랜지스터의 형태의 스위치형 캐패시턴스 Cs는 대략 5 내지 25fF의 값을 갖는다. 5fF의 Cs 및 50PF의 Cf는 시정수 0.1초를 가지며, 100kHz의 클럭 주파수 fn에서 실현된다.
제1a도의 회로에서 실제 테스트는 실현 가능하고 이용 가능한 것을 입증한다. 상기 오프셋 전압은 스위칭 트렌지스터에서의 불균형으로부터의 결과이며, 중요한 배열로 도니다. 특히 게이트-소스 및 게이트-드레인에 겹친 캐패시턴스 C11및 C22에 관계된다.
이러한 이유로 특별한 설계 구성은 상기 오프셋 전압을 감소하기 위하여 스위칭형 기생 캐패시턴스 Cs와 함께 상기 관련된 입력 회로(10)에 대해 제안된다.
제1a도의 회로망(10)과 같이 스위칭형 캐패시터 회로망의 지시는 후에 제4도와 같이 주어진 형태로 된다.
제5도는 제2의 스위칭형 캐패시턴 회로망(10')을 갖는 제5a도에서의 스위칭형 캐패시터 회로망(10)을 도시하며, 직렬의 제3 및 제4스위칭 트랜지스터 T3및 T4는 병렬로 배열되어 있다. 상기 스위칭 트랜지스터 T1및 T2의 제어 전극은 함께 연결되어 있다. 유사하게 상기 스위칭 트랜지스터 T2및 T4의 제어전극은 함께 연결되어 있다. 이것은 얻어진 오프셋 전압감소를 위하여 상기 스위칭 트랜지스터의 기하학적 불균형을 보상하며, 제조 과정에서 제한의 결과이다.
제5b도는 교반적 설계를 도시하며, 상기 스위칭 트랜지스터는 따로따로 떨어져 일직선으로 되어 있다. 상기 보상은 오프셋 전압을 감소하기 위해 항상 이용되며, 상기 회로는 기생 연결 캐패시턴스가 발생하지 않게 하기위해 여러 가지 접속은 또다른 연결을 이끌지 않는다.
제6a 및 6b도는 2개의 교대적인 것을 도시하며, 연결된 회로 다이어그램은 조금 수정되어지며, 상기 2개의 병렬 캐패시터 회로망은 상 밖으로 스위치되어 있다(제7도를 보라). 이것은 클럭 불균형이 또한 보상된다는 부수적인 장점을 갖고 있다. 덧붙이면 그것은 스위치 보상의 게이트 구조는 차단되지 않으며 제6a도의 실현가능한 설계를 제공한다. 이것은 기하학적 에러(주목할 만한 마스크 에러)에 대해 민감하게 감소되어 진다.
제7도는 2개의 병렬 배열된 캐피시터 회로망(10,10')의 전기적 회로 다이어그램을 도시한다. 상기 스위칭 트랜지스터 T1내지 T4는 스위치처럼 도시된다. Cs'는 스위칭 트랜지스터에 공통으로 죤의 기생 개패시턴스이다.
제5a 및 5b도에 따른 회로망에 있어서 상기 스위치 T1및 T3는 동시에 첫 번째로 닫힌다. 이것은 2개의 기생 캐패시턴스 Cs 및 Cs' 가 입력 단자(1)에서 나나탄 전압 Vref1에 대해 충전되는 수단이다. 상기 스위치 T1및 T3가 열린 후에, 상기 스위치 T1및 T4는 동시에 닫히며 2개의 캐패시턴스는 출력 단자(2)를 통해 방전된다.
제6a 및 6b도에 따른 회로망에 있어서 상기 스위치 T1및 T4는 동시에 닫힌다. 이것은 캐패시턴스 Cs가 전압 Vref에 대해 충전되는 수단이 되며 상기 캐패시턴스 Cs' 는 출력 단자(2)를 통해 방전된다. 이어서, 상기 스위치 T1및 T4는 열리며 상기 스위치 T2및 T3는 동시에 닫힌다. 이것은 캐패시턴스 Cs 가 출력 단자(2)를 통해 방전되는, 반면에 상기 캐패시턴스 Cs'는 전압 Vref에 대해 충전되는 수단이 된다.
또한 효과적으로 스위치된 캐패시턴스는 제8a도에 도시한 바오같이 직렬로 스위치의 많은 배열에 의해 얻어진다. 상기 회로망은 공통의 죤을 갖는 매번 2개의 계속적인 스위칭 트랜지스터 Ti및 Ti+1에서 9개의 직렬 배열된 스위칭 트랜지스터 T1내지 T9를 구비한다. 상기 공통 죤은 기생 캐피시턴스 Csi를 구비한다.
상기 보상은 또한 그러한 회로망에서 가능하며, 제8b도에서 보여준다. 상기 9개의 트랜지스터는 기판위의 U형 라인에 따라 배열되고 있다.
제9도는 실시예를 도시하며 8개의 직렬 배열된 스위칭 트랜지스터 T1내지 T8은 기판 위에 U형 라인에 따라 배열되어 있다.
본 발명이 도시된 실시예에 제한되지 않는 것은 주목할 만한 일이다. 상기 발명은 또한 상기 발명에 관계되지 않고 도시된 실시예와 다른 이들 실시예를 위해 사용되어진다. 예를들어, 상기 회로망은 스위치된 캐패시터 회로망에서의 사용에 대해 제한되는 것이 아니며, 그들은 일반적으로 (기생)캐패시턴스가 스위치형인 데에서 사용되어진다.

Claims (8)

  1. 입력 단자 및 출력 단자, 상기 입력 단자와 출력 단자사이에 배열된 최소의 제1 및 제2의 연속적인 스위칭 트랜지스턴의 직렬 배열을 구비하며, 각각의 스위칭 트랜지스터는 스위칭 신호를 수신하기 위한 제어 전극을 갖으며, 정 전위점 및 직렬 배열에서 제1 및 제2스위칭 트랜지스터의 정션점 사이에서 캐패시턴스를 갖고, 제1 및 제2스위칭 트랜지스터의 제어 전극은 제1 및 제2스위칭 신호를 수신하기 위해 채택되고, 각각 2개의 스위칭 신호는 하나 또는 더 많은 연속적인 펄스의 형태이며, 이 번호는 2개의 스위칭 신호에 대해 동일하며, 제1스위칭 신호의 펄스는 시간에 따라 제2스위칭 신호의 이들과 겹쳐지지 않으며 상기 펄스 번호가 2 또는 더 많은 경우에 2개의 스위칭 신호에서 펄스 발생 주파수가 거의 동일한 스위치형 캐패시터 회로망에 있어서, 상기 직렬 배열된 2개의 연속적인 제1 및 제2스위칭 트랜지스터는 공통 죤을 가지며 상기 캐패시턴스는 오로지 공통 죤의 기생 캐패시턴스에 의해 구성되는 것을 특징으로 하는 스위치형 캐패시터 회로망.
  2. 제1항에 있어서, 제1 및 제2스위칭 트랜지스터의 직렬 배열을 구비하며, 상기 회로망은 스위칭 신호 수신용 제어 전극을 갖는 제2 및 제4스위칭 트랜지스터의 제2직렬 배열과, 공통 죤을 갖는 제3 및 제4스위칭 트랜지스터 및 제1 및 제2스위칭 트랜지스터의 직렬 배열과 함께 병렬로 배열된 제2의 직렬 배열을 구비하는 것을 특징으로 하는 스위치형 캐패시터 회로망.
  3. 제2항에 있어서, 상기 제1 및 제3스위칭 트랜지스터의 제어 전극은 함께 연결되고 제2 및 제4의 스위칭 트랜지스터의 제어 전극도 함께 연결되어 있는 것을 특징으로 하는 스위치형 캐패시터 회로망.
  4. 제2항에 있어서, 상기 제1 및 제4스위칭 트랜지스터의 제어 전극은 함께 연결되고 제2 및 제3의 스위칭 트랜지스터의 제어 전극도 함께 연결되어 있는 것을 특징으로 하는 스위치형 캐패시터 회로망.
  5. 제3항 또는 4항에 있어서, 상기 4개의 트랜지스터는 일직선 라인에 따라 기판위에 배열되어 있는 것을 특징으로 하는 스위치형 캐패시터 회로망.
  6. 제3항 또는 4항에 있어서, 상기 2개의 트랜지스터의 2개의 직렬 배열은 병렬로 배열되어 기판상에서 서로 인접하는 것을 특징으로 하는 스위치형 캐패시터 회로망.
  7. 제1항에 있어서, n-직렬 배열 스위칭 트랜지스터를 구비하며, 상기 2개의 연속적인 스위칭 트랜지스턴의 각 셋은 공통 죤을 가지며, 서수 i(i는 기수이면서 제로보다 크다)를 갖는 상기 스위칭 트랜지스터는 제1스위칭 신호 수신을 위해 전기적으로 함께 연결된 제어 전극을 구비하여, 서수 i +1을 갖는 상기 스위칭 트랜지스터 또한 제2스위칭 신호 수신을 위해 전기적으로 함께 연결된 제어 전극을 구비하는 것을 특징으로 하는 스위치형 캐패시터 회로망.
  8. 제7항에 있어서, 상기 n스위칭 트랜지스터는 기판 위의 U형 라인에 따라 배열되어 있으며, 기수 스위칭 트랜지스터 1 내지 (n-1)/2의 n은 기판 위의 U의 하나의 레그에 따라 배열되어 있으며, 상기 스위칭 트랜지스터(n+3)/2 내지 n은 기판 위의 U의 다른 레그에 따라 배열되고 (n+1)/2번째 스위칭 트랜지스터는 U의 남은 부분에 배열되어 있으며 우수 스위칭 트랜지스터 1 내지 n/2의 n은 기판위의 U의 하나의 레그에 따라 배열되고 스위칭 트린지스터 (n+2)/2 내지 n은 기판 위의 U의 다른 레그에 따라 배열된 것을 특징으로 하는 스위치형 캐패시터 회로망.
KR1019880017443A 1987-12-29 1988-12-26 스위치형 캐패시터 회로망 KR970009242B1 (ko)

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