JPH01196919A - アナログ／デイジタル変換器の監視回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はアナログ／ディジタル変換器（以下Ａ／Ｄ変換
器と称す）の監視回路に関し、特にディジタル形保護継
電装置に適用する＾１０変換器の監視回路に関する。

（従来の技術） ディジタル形保護継電装置においては、アナログの入力
電気量をディジタル量に変換するＡ／Ｄ変換器が不可欠
であり、その変換精度が保護継電装置の信頼性を左右す
ると言っても過言ではな髪）。

万一、Ａ／Ｄ変換器自身の不良或いはＡ／Ｄ変換器周辺
回路の不良によって変換精度が悪化した場合、保護継電
装置は正しい電気量を入力できなくなるため、誤動作、
誤不動作などの重大な故障を招く虞れがある。

従って、ディジタル形保護継電装置では、Ａ／Ｄ変換器
の変換精度を常時監視し、精度不良を検出した場合は装
置の誤動作を防止し、外部警報を出０すなどの処置を行
なっている。

従来から使用されている変換精度の監視回路を第６図に
示す。第６図において、１はアナログの入力電気量ＩＮ
１からＩＮｈ及びＶ、を切換えるマルチグレクサ、２は
Ａ／Ｄ変換器、３は予め決められたディジタルデータ（
チェックコード）を出力するチェックコード発生器、４
はＡ／Ｄ変換器２の変換結果とチェックコード発生器３
の出力とを比較する比較器である。５はマルチプレクサ
１のスイッチ切換制御と比較器４の比較演算の制御を行
なう制御回路である。

ここで入力電気量ｖ１１は、予め定められた基準の直流
電圧であり、Ｖ、のＡ／Ｄ変換結果とチェックコード発
生器３からのチェックコード出力とが一致するように調
整されているものとする。

Ｖ、の変換悴果の一例を第７図に示す。Ａ／Ｄ変換器の
ビット数としては、通常良く用いられる１２ビツトで示
してあり、最上位ビット（符号ビット）がＤｌｌ、最下
位ビットがＤｏである。

このような構成の変換精度監視回路において、アナログ
入力ＩＮＩ、ｌＮ２−ＩＮｈ、Ｖ＊　ハ、ＩＩＨＩ１回
１１５の切換信号に従がい、マルチプレクサ１によって
順次、周期的に切換えられている。各々のアナログ入力
に対応してＡ／Ｄ変換器２の変換結果がり。

〜Ｄ１１の各ビットに得られるが、変換精度の監視には
ｖｌｌの変換結果のみを用いる。

即ち、Ｖ、の＾１０変換結果が得られた時に、制御回路
５は比較器４に比較演算の指令を出力し、比較器４はｖ
ｌｌのＡ／Ｄ変換結果とチェックコード発生器３からの
チェックコード出力とも比較する。

その結果、両者が一致していれば、正常と判楚し、不一
致であればＡ／Ｄ変換精度不良と判定する。

但し、下位の何ビットかは調整精度によって必ずしも一
致するとは限らないので比較の対象から除外するのが普
通である。

この例では、下位４ビツト（１０進数でＯ〜１５に相当
）を除外しているので、Ａ／Ｄ変換器のフルスケール（
＋２０４７〜−２０４８　＞に対して、約０．４％以上
の誤差があれば検出可能である。

（発明が解決しようとする課題） 上記した監視方式の場合、Ａ／Ｄ変換器２の不良モード
によっては、重大な不良を検出できない虞れがある。

例えば、Ｄ１０或いはＤ９のような上位ビットが「１」
に固定されてしまうような不良モードの場合、この方式
では、検出不可能であるが、変換精度への影響は非常に
大きいものである。

ス、最上位Ｄ１１のビットは、符号ビットで入力がプラ
スの時は「０」、マイナスの時は「１」、つまり２の補
数表現となるが、Ｄｌｌが「０」に固定されてしまう不
良モードもこの方式では検出することが出来ない。

基準電圧Ｖ、をマイナス入力にすれば、Ｄｌｌのビット
が「０」に固定される不良は検出できるが、逆に「１」
に固定される不良モードの検出が出来なくなり、やはり
十分な監視は望めない。交流入力を扱うディジタル形保
護継電装置のＡ／Ｄ変換器にとって、符号ビットの欠落
が致命的であること゛　　は言うまでもない。

以上述べたように、従来のＡ／Ｄ変換精度の監視回路に
おいては、変換精度に重大な影響を与える上位ビットに
不良が発生しても、不良モードによっては検出出来ない
という欠点があった。

本発明は上記問題点を解決するためになされたものであ
り、Ａ／Ｄ変換器符号ビットを含む上位ビットの欠落等
の不良を効率的にかつ確実に検出できるＡ／Ｄ変換器の
監視回路を提供することを目的としている。

［発明の構成］ （課題を解決するための手段） 本発明では、上記目的を達成するため、複数のアナログ
信号を入力し切換えてアナログ／ディジタル変換器に出
力する選択回路と、この選択回路に符号の異なる２つの
基準信号を出力する基準信号発生部と、これら２つの基
準信号の前記アナログ／ディジタル変換結果に対応する
２つのディジタルデータのチェックコードを保持するチ
ェックコード記憶部と、前記アナログ／ディジタル変換
器が前記基準信号を変換したディジタルデータとこの基
準信号に対応するチェックコードとを比較して変換精度
を判定する比較部とがら構成した。

（作用） 本発明によるＡ／Ｄ変換精度の監視回路においては絶対
値が等しく符号が異なる２つの基準電圧を有しており、
プラスの基準電圧が選択された時は、プラスの基準電圧
の＾１０変換結果に一致するチェックコードを出力して
Ａ／Ｄ変換結果との比較による一致チェックを行なう。

ス、マイナスの基準電圧が選択された時は、マイナスの
基準電圧のＡ／Ｄ変換結果に一致するチェックコードを
出力してＡ／Ｄ変換結果との比較による一致チェックを
行なう。

この場合、Ａ／Ｄ変換結果のグラス、マイナスは前述し
たように、２の補数で表現されている。

即ち、プラス入力の時の変換結果を２進数でＤｌｌ、Ｄ
ｍ　、Ｄ９−Ｄｏ　（Ｄｏ−Ｄｌｌは「１」又は「Ｏ」
〉と表わすと、絶対値が等しくマイナス入力の時の変換
結果は、Ｄｌｌ、Ｄｌｏ、Ｄ９・・・Ｄ。

＋　１　（Ｄｏ−ＤｌｌはＤｏ”’Ｄ１１の反転で「１
」又は「０」）となる。

従って、プラス入力とマイナス入力の２つの基準電圧に
ついて上述したような一致チェックを行なうことにより
、上位のビットが「１」の場合と「０」の場合の両方を
確認することが出来る。

（実施例） 以下図面を参照して実施例を説明する。

第１図は本発明によるＡ／Ｄ変換器の監視回路であり、
従来技術の第６図と同一部分には、同一符号を付けて説
明は省略する。

第１図において、６は絶対値が等しく符号が興なる２つ
の基準電圧子ｖ！１と−Ｖ、を出力する基準電圧源、７
は＋Ｖ！１及び−Ｖｌｌの＾１０変換結果と一致するチ
ェックコードのうちどちらが一方を選択して出力できる
チェックコード発生器、８はマルチブレフサ１のスイッ
チ切換制御と連動してチェックコード発生器７の出力選
択制御及び比較器４の比較演算の制御を行なう制御回路
である。

次に、第１図のように構成したＡ／Ｄ変換器の監視回路
の作用について説明する。

第１図において、アナログ入力ＩＮ１．　ＩＮ２・・・
ＩＮｈ−１、＋ｖ１１、−Ｖｌｌは、制ＨＤ　Ｒ８ｆ）
　切ｔ’Ａ　ｔＦ−号Ｇ：：従い、マルチブレフサ１に
よって順次、周期的に切換えられている。各々のアナロ
グ入力に対応してＡ／Ｄ変換器２の変換結果がＤｏ〜Ｄ
’　１１各ビツトに得られるが、変換精度の監視には＋
Ｖ！１と−Ｖへの変換結果を用いる。他の入力ＩＮＩ〜
ＩＮｈ−１の変換結果はディジタル保護演算に用いる（
ので、本発明の主旨とは直接関係ないので第１図では省
略している。

十ｖＲがマルチブレフサ１によって選択された時に、制
御回路８はチェックコード発生器７を制御して＋Ｖ！１
に対応したチェックコードを出力させると共に比較器４
を制御して、この時のＡ／Ｄ変換器２の変換出力と前記
チェックコード出力との比較により両者が一致している
かどうかの一致チェックを行なわせる。但し、下位の何
ビットかは調整精度によって必ずしも一致するとは限ら
ないため、従来と同様に比較の対象から除外するものと
する。

一■代がマルチブレフサ１によって選択された時も、同
様の制御によって−ｖ１１に対応したチェックコード出
力と、Ａ／Ｄ変換器２の変換出力とを比較器４によって
比較する。

このように＋ｖ八と−ｖ！１の２人力についてＡＩＤ変
換結果の一致チェックを行ない、±Ｖ、と−ｖ代の両方
ともチェックコードと一致していれば正常と判定し、ど
ちらか一方でも不一致であれば＾／Ｄ変換精度不良と判
定する。

第２図に、＋ＶＲ及び−Ｖ、に対するＡ／Ｄ変換結果の
例を示す。十Ｖ、及び−■汽に対するチェックコード出
力も第２図のデータと同一である。

図に示されるように、−）−Ｖ、、と−Ｖ！１の変換結
果は互いに２の補数の関係になっているため、上位の各
ビットは必ず「１」と「０」の両方の値をとることにな
る。

従って、不良モードとして「１」固定及び「０」固定の
いずれの場合も確実に検出できる。不良検出の精度とし
ては、従来と同様に下位４ビツトのチエツクも除外して
いるので、Ａ／Ｄ変換器のフルスケール（＋　２０４７
　Ｎ−２０４８）に対して、約０．４％以上の誤差の検
出が可能である。

ス、十ｖ！１と−■凡の値については、第２図の例に限
定されるものではなく、Ａ／Ｄ変換器２のフルスケール
範囲内であれば自由に選ぶことが出来る。

第３図にＡ／Ｄ変換器２が出力し得る＋２０４７から−
２０４８の値に対する２進コードを示すが、本図でわか
るように絶対値が等しい異符号の数値であれば、下位２
ビツトを除いて「１」と「０」を反転したコードになっ
ているので、十ｖ！１と−ｖ１１をどの値に設定しても
同様の効果が得られることは明らかである。

但し、０付近のｖｆ！端に小さい入力の場合は、基準電
圧６やＡ／Ｄ変換器２の調整精度によってダラス符号と
マイナス符号のどちらにもなり得るため、そのような設
定は当然避けるべきである。

上述したように本実施例のＡ／Ｄ変換器の監視回路は、
＋Ｖ、と−ｖＲの入力をＡ／Ｄ変換器２に入力し、各々
のＡ／Ｄ変換結果を予め設定されたチェックコードと比
較して不一致検出をしているので、Ａ／Ｄ変換精度に重
大な影響を与える符号ビットを含む上位ビットについて
「１」固定のどちらのモードの不良に対してもこれを確
実に検出することが出来、Ａ／Ｄ変換結果の信頼性を著
しく高められる。

ス、監視に用いる基準電圧６も特別な値である必要はな
く、絶対値が等しく符号が異なる２つの基準電圧を用意
するだけで良い。

制御回路８及びチェックコード発生器７、比較器４につ
いても通常のロジック素子を用いて従来技術で構成可能
なものであるため、僅かな追加回路で本発明を実現する
ことが出来る。

第４図は本発明の他の実施例を示す図で、第１図と同一
部分については、同一符号をつけて説明は省略する。

第４図において、９は＾／Ｄ変換器２の出力を格納する
ディジタルメモリ、１０はディジタルメモリ９の格納デ
ータを用いて各種の演算を行なうＣＰＵ（中央演算処理
ユニット）である。

このような構成のＡ／Ｄ変換器の監視回路において、制
御回路８とマルチプレクサ１によって選択された基準電
圧＋Ｖ、と−ｖＲのＡ／Ｄ変換結果は、制御回路８によ
ってディジタルメモリの中特定の番地へ各々個別に格納
される。

ＣＰＵ　１０は前記＋ｖ１１と−Ｖ＊　のＡ／Ｄ変換結
果をディジタルメモリ９から読出し、予め決められたデ
ィジタルデータ（チェックコード）と一致しているか否
かのチエツクをプログラム処理で実施する。

＋Ｖｆｉ　と−ｖ！１１の両方ともチェックコードと一
致していれば正常と判定し、どちらか一方でも不一致で
あればＡ／Ｄ変換精度不良と判定する。チェックコード
の例及び不良検出の精度については、前記した第１の実
施例と同様である。

上述したように、本実施例のＡ／Ｄ変換器の監視回路に
おいても、第１の実施例同様に符号ビットを含む上位ビ
ットの不良を確実に検出することが可能である。

第５図は更に他の実施例を示す図である。第５図におい
て、１１はＣＰｕで、マルチプレクサ１の切換制御及び
Ａ／Ｄ変換結果をディジタルメモリ９へ格納する制御及
びディジタルメモリ９の格納データを用いて各種の演算
を行なうものである。

この構成は第４図に示した第２の実施例の制御回路８の
機能をＣＰＵ　１１に含めたものであり、作用及び効果
は第２の実施例と同様である。

［発明の効果］ 以上説明した如く、本発明によればＡ／Ｄ変換器の符号
ビットを含む上位ビットについて、「１」固定スは’Ｏ
Ｊ固定のようなビット欠落の不良を確実に検出可能なＡ
／Ｄ　２換器の監視回路を提供することが出来る。

【図面の簡単な説明】

第１図は本発明によるＡ／Ｄ変換器の監視回路の実施例
を示す構成図、第２図は本発明による基準電圧のＡ／Ｄ
変換結果の一例を示す図、第３図はＡ／Ｄ変換データの
２進コードを示す図、第４図は他の実施例を示す構成図
、第５図は更に他の実施例を示す構成図、第６図は従来
の＾１０変換精度・監視回路の構成図、第７図はＡ／Ｄ
変換結果の一例を　　−示す図である。 １・・・マルチプレクサ　　２・・・Ａ／Ｄ変換器３．
７・・・チェックコード発生器

Claims (1)

【特許請求の範囲】
1. 複数のアナログ信号を入力し切換えてアナログ／ディジ
   タル変換器に出力する選択回路と、この選択回路に符号
   の異なる２つの基準信号を出力する基準信号発生部と、
   これら２つの基準信号の前記アナログ／ディジタル変換
   結果に対応する２つのディジタルデータのチェックコー
   ドを保持するチェックコード記憶部と、前記アナログ／
   ディジタル変換器が前記基準信号を変換したディジタル
   データとこの基準信号に対応するチェックコードとを比
   較して変換精度を判定する比較部とを具備することを特
   徴とするアナログ／ディジタル変換器の監視回路。