JPH0119485Y2 - - Google Patents
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- Publication number
- JPH0119485Y2 JPH0119485Y2 JP1982197848U JP19784882U JPH0119485Y2 JP H0119485 Y2 JPH0119485 Y2 JP H0119485Y2 JP 1982197848 U JP1982197848 U JP 1982197848U JP 19784882 U JP19784882 U JP 19784882U JP H0119485 Y2 JPH0119485 Y2 JP H0119485Y2
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- JP
- Japan
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- dmi
- output
- code
- conversion circuit
- input
- Prior art date
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- Expired
Links
- 238000006243 chemical reaction Methods 0.000 claims description 12
- 230000005540 biological transmission Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
- Optical Communication System (AREA)
Description
【考案の詳細な説明】
考案の技術分野
本考案は入力データをDMI符号化するための
DMI符号化回路に関し、特にDMI符号における
タイムスロツトの判別が容易なDMI符号化回路
に関するものである。
DMI符号化回路に関し、特にDMI符号における
タイムスロツトの判別が容易なDMI符号化回路
に関するものである。
従来技術と問題点
DMI符号は、1タイムスロツトを2分してそ
れぞれにハイレベルとローレベルを割り当てるこ
とによつてその組合せによつて“1”,“0”から
なるデイジタル入力データを符号化するものであ
る。すなわちその符号変換則はハイレベルをH,
ローレベルをLとして、デイジタル入力における
“1”を“LL”と“HH”の交番で表し、“0”
を“×L”の後は“HL”として、“×L”の後
は“LH”として表すものである。ただしここで
×はLまたはHを表している。
れぞれにハイレベルとローレベルを割り当てるこ
とによつてその組合せによつて“1”,“0”から
なるデイジタル入力データを符号化するものであ
る。すなわちその符号変換則はハイレベルをH,
ローレベルをLとして、デイジタル入力における
“1”を“LL”と“HH”の交番で表し、“0”
を“×L”の後は“HL”として、“×L”の後
は“LH”として表すものである。ただしここで
×はLまたはHを表している。
DMI符号はこのような符号化則によつて構成
される結果、同符号連続が短く従つて受信側にお
けるタイミング信号の抽出が容易なだけでなく、
直流結合を有しない伝送路においても、デイジタ
ル入力における“1”連続や“0”連続等をも支
障なく伝送することができる、入力信号に依存し
ないBSI(Bit Sequence Independent)符号の一
種として一般に採用されつつあるものである。特
にユニポーラ符号であるため、バイポーラ符号の
採用が因難な光伝送路における信号伝送用として
有望視されている。
される結果、同符号連続が短く従つて受信側にお
けるタイミング信号の抽出が容易なだけでなく、
直流結合を有しない伝送路においても、デイジタ
ル入力における“1”連続や“0”連続等をも支
障なく伝送することができる、入力信号に依存し
ないBSI(Bit Sequence Independent)符号の一
種として一般に採用されつつあるものである。特
にユニポーラ符号であるため、バイポーラ符号の
採用が因難な光伝送路における信号伝送用として
有望視されている。
しかしながらDMI符号の場合、デイジタル入
力において“0”が連続すると、変換後の符号が
“…HLHLHL…”となつて、例えばオシロスコ
ープ画面上で波形観察を行うような場合、タイム
スロツトの境界を見出すことが因難である。
力において“0”が連続すると、変換後の符号が
“…HLHLHL…”となつて、例えばオシロスコ
ープ画面上で波形観察を行うような場合、タイム
スロツトの境界を見出すことが因難である。
考案の目的
本考案はこのような従来技術の問題点を解決し
ようとするものであつて、その目的は、デイジタ
ル入力において“0”が連続するような場合にお
いても、出力DMI符号におけるタイムスロツト
の境界を容易に見出すことができるような、
DMI符号化回路の一形式を提供することにある。
ようとするものであつて、その目的は、デイジタ
ル入力において“0”が連続するような場合にお
いても、出力DMI符号におけるタイムスロツト
の境界を容易に見出すことができるような、
DMI符号化回路の一形式を提供することにある。
考案の構成
本考案のDMI符号化回路は、タイムスロツト
を知る必要がある場合DMI変換回路の入力を強
制的に“1”にすることによつて、変換後の符号
におけるタイムスロツトの境界を容易に知ること
ができるようにしたものである。
を知る必要がある場合DMI変換回路の入力を強
制的に“1”にすることによつて、変換後の符号
におけるタイムスロツトの境界を容易に知ること
ができるようにしたものである。
考案の実施例
図は本考案のDMI符号化回路の一実施例の構
成を示している。図において1はデータ入力端
子、2はオアゲート、3はDMI変換回路、4は
DMI符号出力端子、5は制御入力端子、6はス
イツチである。
成を示している。図において1はデータ入力端
子、2はオアゲート、3はDMI変換回路、4は
DMI符号出力端子、5は制御入力端子、6はス
イツチである。
図において、デイジタルデータの論理を正論理
とする。データ入力は端子1に加えら、オアゲー
ト2を経てDMI変換回路3に加えられて、DMI
符号に変換されて端子4から出力される。一方端
子4には電源オン時ハイレベルの入力が加えられ
ている。いま、出力DMI符号におけるタイムス
ロツトの境界を知る必要がある場合は、スイツチ
6をオンする。これによつてオアゲート2の出力
は正論理のハイレベルとなり、DMI変換回路3
の入力は強制的に“1”とされる。これによつて
出力DMI符号は“…HHLLHH…”となつて、
タイムスロツトの境界を“1”と“0”の境界と
して容易に知ることができる。
とする。データ入力は端子1に加えら、オアゲー
ト2を経てDMI変換回路3に加えられて、DMI
符号に変換されて端子4から出力される。一方端
子4には電源オン時ハイレベルの入力が加えられ
ている。いま、出力DMI符号におけるタイムス
ロツトの境界を知る必要がある場合は、スイツチ
6をオンする。これによつてオアゲート2の出力
は正論理のハイレベルとなり、DMI変換回路3
の入力は強制的に“1”とされる。これによつて
出力DMI符号は“…HHLLHH…”となつて、
タイムスロツトの境界を“1”と“0”の境界と
して容易に知ることができる。
考案の効果
以上説明したように本考案のDMI符号化回路
によれば、DMI変換回路において、ハイレベル
の出力をその操作によつて任意に発生し得るスイ
ツチ手段と、スイツチ手段の出力とデイジタル入
力信号との論理積をとつてDMI変換回路に入力
する論理和回路とを具えたので、出力DMI符号
におけるタイムスロツトを知る必要がある場合、
DMI変換回路の入力を強制的に“1”とするこ
とによつて、出力DMI符号は“…HHLLHH…”
となり、従つて変換後の符号におけるタイムスロ
ツトの境界を容易に知ることができる。
によれば、DMI変換回路において、ハイレベル
の出力をその操作によつて任意に発生し得るスイ
ツチ手段と、スイツチ手段の出力とデイジタル入
力信号との論理積をとつてDMI変換回路に入力
する論理和回路とを具えたので、出力DMI符号
におけるタイムスロツトを知る必要がある場合、
DMI変換回路の入力を強制的に“1”とするこ
とによつて、出力DMI符号は“…HHLLHH…”
となり、従つて変換後の符号におけるタイムスロ
ツトの境界を容易に知ることができる。
図は本考案のDMI符号化回路の一実施例の構
成を示すブロツク図である。 1……データ入力端子、2……オアゲート、3
……DMI変換回路、4……DMI符号出力端子、
5……制御入力端子、6……スイツチ。
成を示すブロツク図である。 1……データ入力端子、2……オアゲート、3
……DMI変換回路、4……DMI符号出力端子、
5……制御入力端子、6……スイツチ。
Claims (1)
- デイジタル入力信号の1タイムスロツトを2分
してハイレベルHとローレベルLの組合せに変換
し“1”を“LL”と“HH”の交番符号とし
“0”を“LH”または“HL”として出力する
DMI変換回路において、“1”の出力をその操作
によつて発生するスイツチ手段と、該スイツチ手
段の出力とデイジタル入力信号との論理和をとつ
て前記DMI変換回路に入力する論理和回路とを
具えたことを特徴とするDMI符号化回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1982197848U JPS59104649U (ja) | 1982-12-28 | 1982-12-28 | Dmi符号化回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1982197848U JPS59104649U (ja) | 1982-12-28 | 1982-12-28 | Dmi符号化回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59104649U JPS59104649U (ja) | 1984-07-14 |
JPH0119485Y2 true JPH0119485Y2 (ja) | 1989-06-06 |
Family
ID=30423363
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1982197848U Granted JPS59104649U (ja) | 1982-12-28 | 1982-12-28 | Dmi符号化回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59104649U (ja) |
-
1982
- 1982-12-28 JP JP1982197848U patent/JPS59104649U/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS59104649U (ja) | 1984-07-14 |
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