JPH01194535A

JPH01194535A - フレーム同期回路

Info

Publication number: JPH01194535A
Application number: JP63016882A
Authority: JP
Inventors: Kazuhiko Shirai; 和彦白井; Yasuo Fukazawa; 深澤　康夫
Original assignee: NEC Corp; NEC Telecom System Ltd
Current assignee: NEC Corp; NEC Telecom System Ltd
Priority date: 1988-01-29
Filing date: 1988-01-29
Publication date: 1989-08-04
Anticipated expiration: 2009-10-19
Also published as: JPH0683170B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は時分割多重変換装置等のフレーム同期に関し、
特に、フレーム内の複数のビットにつき同時に同期判定
を行う複数ノミネート多数決判定方式を用いたフレーム
同期回路の同期保護に関するものである。

〔従来の技術〕

まず本発明を適用するいわゆる複数ノミネート多数決判
定方式によるフレーム同期方式につき簡単に説明する。

従来の一般的なフレーム同期方式では、フレームビット
位置を特定するために、あるビット位置につきフレーム
ビットであるか否かの検証を行い、条件を満たしていな
ければ次のビット位置に対して同様の検証を行い、これ
を条件を満たすビット位置を検出するまで継続する１ビ
ット連続シフト方式等のビットハンティング方式を採っ
ている。

このビットハンティング方式においては、先に述べたよ
うに１ビツトについて同期判定を行っているため、フレ
ームビット位置を特定するための同期判定条件は次のよ
うになる。すなわち、Ｏ検証対象としているビット位置
において、一致信号と不一致信号の発生状況が所定の条
件を満たしていること。（判定条件１）ここで一致信号、不一致信号とは、同期検出回路におい
て、それがフレームビット位置であった場合に期待され
る信号と検証中の信号とを比較し、一致したことを示す
信号、及び不一致であったことを示す信号を意味してい
る。

複数ノミネート多数決判定方式は、１ビツト毎のビット
ハンティングを行わず、フレーム内の全てのビットにつ
き同時に検証を行うもので、これによって同期引込み時
間を短縮することが可能となっている。しかし複数ビッ
ト位置について同時に検証を行うため、前述の判定条件
ｌを満足するビット位置が複数個存在した場合、フレー
ムビット位置を特定することができないため、この方式
での同期判定条件は前述の判定条件１に加えて次の条件
が必要となる。すなわち、０あるビット位置において前述の判定条件１が満足され
ている場合、残りのビット位置では全て前述の判定条件
１を満足していないこと。（判定条件２）更にビットエラー等による誤同期引込みの可能性を少な
くするために、実用上は判定条件２は次のように制限条
件を厳しくする必要が生じて（る。

すなわち、０あるビット位置において判定条件１が満足されている
場合、残りのビット位置での一致信号、不一致信号の発
生状況は、判定条件１の条件に対し一定以上の差異があ
ること。（判定条件２′）ここで、判定条件１及び２′
を以下のように想定した場合の複数ノミネート多数決判
定方式の構成について考えてみる。

０あるビット位置について、一致信号が６回以上連続し
ていること。（判定条件１）かつ０残りのビット位置についての一致信号の発生数が判定
条件１を満足しているビット位置でのそれよりも３以上
少ないこと。（判定条件２′）第２図に従来の複数ノミ
ネート多数決判定方式によるフレーム同期回路の構成を
示す。

ここで５は各ビット位置対応の同期検出部で、一致信号
、不一致信号を送出する。また６はそれぞれの同期検出
部５からの一致信号、不一致信号の数をカウントするカ
ウンタであり、７は全ビット位置のカウンタ６の状態を
受け、判定条件１及び２′を満たしているかを判定する
同期判定部である。

〔発明が解決しようとする課題〕

上述した従来のいわゆる複数ノミネート多数決判定方式
でのフレーム同期回路では、判定条件２′からフレーム
ビット位置を特定するためには、複数のビット位置での
カウント状態に一定の差異が出るまでカウントを継続す
る必要があるために、第２図におけるカウンタ６の段数
を一意に定めることができないという欠点があった。

−ｇにデータ信号のＯ及び１の発生はランダムと考えら
れるので、フレームビット以外のビット位置に一致信号
が多数回連続して発生することは非常に稀であるため、
実用上はカウンタの段数を適当な値に制限しても、あま
り大きな問題にはならないと考えられる。しかし、デー
タ信号に特定の固定パターンが繰り返し送出されるよう
な場合には、データビット位置に一致信号が多数回連続
して発生することが有り得る。このような場合、ビット
ハンティングを行う同期方式では、ハンティングを始め
るビット位置によっては誤同期引込みとなる場合があっ
たが、複数ノミネート多数決判定方式による同期方式で
は、カウンタの段数を十分大きくすることにより誤同期
引込み確率を小さく抑えることが可能である。しかし、
この場合にはカウンタは各ビット位置対応に独立に必要
であるため、各ビット位置でのカウンタの段数を増やす
とハード量が増大するという欠点があった。

また、繰り返しの固定パターンの送出回数が制限されて
いなければ、これに対応するデータビット位置での一致
信号の発生数も上限がないことになるため、有限のカウ
ンタ段数では必ずしも確実に判定することができないと
いう欠点があった。

本発明の目的は、このような欠点を解消し、特定の固定
パターンの繰り返し信号に対してもハード量の増加を抑
え、かつ、確実に同期引込みを行うフレーム同期回路を
提供することにある。

〔課題を解決するための手段〕

本発明は、フレーム内の複数ビットにつき同時に同期判
定を行う複数ノミネート多数決判定方式を用いたフレー
ム同期回路において、各ビット位置対応にフレームビットの条件を満たしてい
るか否かを検証する複数の同期検出部と、対応する同期
検出部から出力される一致信号。

不一致信号の発生状況を格納する複数のメモリ部と、対応するメモリ部の内容がフレームビット位置に期待さ
れる一致信号、不一致信号の発生状況と何ビット異なっ
ているかの差異を検出する複数の差異検出部と、前記全ての差異検出部の出力を受け、ある１つのビット
位置を除き他のビット位置では前記差異が一定数以上で
あるか否かを判定する判定部とを有することを特徴とし
ている。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例を示す構成図である。

ここで、１は各ビット位置の信号がフレームビットの条
件を満たしているかを検証する同期検出部であり、２は
同期検出部ｌから出力される一致信号、不一致信号の発
生状況を格納するメモリ部、また３はメモリ部２の内容
がフレームビット位置に期待されるべき一致信号、不一
致信号の発生状況と何ビット異なっているかを検出する
差異検出部であり、これら同期検出部１．メモリ部２．
差異検出部３は、１フレーム長内の各ビット位置対応に
独立に動作するため、１フレームがＮビットから構成さ
れている場合、Ｎ組必要となる。また４はＮ個の差異検
出部３からの信号を受け、ある１つのビット位置につい
てはフレームビット位置に期待される状態と一致してお
り、かつ、残りのビット位置については全てのビット位
置で、フレームビット位置に期待される状態に対し一定
以上の差異があるか否かを判定する判定部である。

また本発明につき、判定条件１及び２′を以下のように
、先に従来方式の説明に用いた条件と同様に想定した場
合のフレーム同期保護の動作につき説明する。

判定条件１　：あるビット位置について一致信号が６回
以上連続していること判定条件２′：残りのビット位置についての一致信号の
発生数が判定条件１を満足しているビット位置のそれよりも３以上少ないこと上記条件下では第１図におけるメモリ部２及び差異検出
部３は、次のような構成とすることができる。すなわち
、判定条件１よりメモリ部２は６ビツトの容量を有し１
フレーム毎に１ビツトずつ更新するものを考えれば良い
ので、ここでは特殊な形のメモリとして６ビツトのシフ
トレジスタを想定する。また差異検出部３は、同期判定
部１からの信号を一敗時に１、不一致時に０となる信号
と想定すれば、フレームビット位置に期待される信号は
６回以上１が連続するものであるから、６ビツト全てが
１である状態に対し３ビツト以上差異があるか否か、す
なわち、３ビツト以上Ｏがあるか否かを判定するものと
する。

フレーム構成はＮビットとし、ｉ番目のビットが正規の
フレームビット位置であり、ｊ番目のビット位置に擬偵
的にフレームビットと一致するような固定パターンを繰
り返す信号が出るものとし、そのビット長は３０ビツト
長とした場合のフレーム同期保護の動作につき第３図を
参照して説明する。

第３図は上記条件の下で各ビット位置の一致信号、不一
致信号の発生状況を示した図で、縦軸の数字はフレーム
内のビット位置、横軸の数字は何番目のフレームかを示
す。また○は一致信号が発生したことを、×は不一致信
号が発生したことを示すものとする。またり、、Ｄ７．
・・・、Ｄ３□。

Ｄ３３は、それぞれ６番目、７番目、・・・、３２番目
、３３番目のフレーム位置で、シフトレジスタ（メモリ
部２）に格納される範囲を示している。

ここでＤ６ではｔ、　　ｊ、　Ｎ番目のビット位置で６
回連続−敗信号が発生しており、これらは判定条件１を
満足しているが、判定条件２′よりフレームビット位置
を特定することはできない。Ｄ、ではＮ番目のピント位
置に不一致信号３個が出ており、Ｎ番目はフレームビッ
ト位置ではないと判断される。

３００番目フレームまでは、ｉ、ｊ番のビット位置には
一致信号が連続して発生しており両ビット位置の有意差
は認められない。３１番目のフレームからｊ番目のビッ
ト位置に不一致信号が発生し始め差異が発生するが、Ｉ
）ｉ２までは差異が２以下であるため、まだフレームビ
ット位置は特定されない。Ｄ３３になり初めて差異が３
以上となり判定条件２′を満たすために、ここでｉ番目
のビット位置がフレームビット位置であると特定される
。

〔発明の効果〕

以上説明したように本発明は、従来方式の一致信号、不
一致信号をカウントするカウンタに代えて、これら信号
の発生状況を一定容量のメモリに書き込み、これを常に
更新することにより第１の判定条件の検証を行い、また
このメモリの内容がフレームビット位置で期待される一
致信号、不−致信号の発生状況と比較し差異を検出する
差異検出部及びこれを全ビット位置に亘り検証する判定
部により第２の判定条件の検証を行うことで、特定の固
定パターンの繰り返し信号に対してもハード量の増加を
抑え、確実に同期引込みを行うことのできる効果がある
。

【図面の簡単な説明】

第１図は本発明の一実施例の概略構成を示す構成図、第２図は従来のフレーム同期回路の概略構成を示す構成
図、第３図は第１図の実施例において各ビット位置及び各フ
レーム位置での一致信号、不一致信号の発生状況の一例
を示した図である。１．５・・・同期検出部２・・・・・メモリ部３・・・・・差異検出部４・・・・・判定部６・・・・・カウンタ７・・・・・同期判定部代理人　弁理士　　岩　佐　　義　幸第１図Ｄ９第３Ｄ３コ図

Claims

【特許請求の範囲】

（１）フレーム内の複数ビットにつき同時に同期判定を
行う複数ノミネート多数決判定方式を用いたフレーム同
期回路において、各ビット位置対応にフレームビットの条件を満たしてい
るか否かを検証する複数の同期検出部と、対応する同期
検出部から出力される一致信号、不一致信号の発生状況
を格納する複数のメモリ部と、対応するメモリ部の内容がフレームビット位置に期待さ
れる一致信号、不一致信号の発生状況と何ビット異なっ
ているかの差異を検出する複数の差異検出部と、前記全ての差異検出部の出力を受け、ある１つのビット
位置を除き他のビット位置では前記差異が一定数以上で
あるか否かを判定する判定部とを有することを特徴とす
るフレーム同期回路。