JPH0119304B2 - - Google Patents
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- JPH0119304B2 JPH0119304B2 JP56111932A JP11193281A JPH0119304B2 JP H0119304 B2 JPH0119304 B2 JP H0119304B2 JP 56111932 A JP56111932 A JP 56111932A JP 11193281 A JP11193281 A JP 11193281A JP H0119304 B2 JPH0119304 B2 JP H0119304B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明はMOS型電界効果トランジスタを用
いたアナログスイツチ装置に関する。
いたアナログスイツチ装置に関する。
アナログスイツチ装置とは、この装置を制御す
るクロツク信号によつてその状態がオン（導通）
状態あるいはオフ（非導通）状態に切り替わり、
オン状態のときには入力情報、すなわちアナログ
入力信号が出力に伝達され、オフ状態のときには
アナログ入力信号が伝達されないような装置であ
る。
るクロツク信号によつてその状態がオン（導通）
状態あるいはオフ（非導通）状態に切り替わり、
オン状態のときには入力情報、すなわちアナログ
入力信号が出力に伝達され、オフ状態のときには
アナログ入力信号が伝達されないような装置であ
る。
第１図は従来のアナログスイツチ装置の回路構
成図である。この装置は、Ｎチヤネルでエンハン
スメント型のMOS型電界効果トランジスタ（以
下MOSトランジスタと略称する）１のソース電
極ＳとＰチヤネルでエンハンスメント型のMOS
トランジスタ２のドレイン電極Ｄとを接続し、こ
の接続点をアナログ入力信号INの供給端子３に
接続し、また上記MOSトランジスタ１のドレイ
ン電極ＤとMOSトランジスタ２のソース電極Ｓ
とを接続し、この接続点をアナログ出力信号
OUTの取り出し端子４に接続し、さらに上記
MOSトランジスタ１のゲート電極Ｇにはクロツ
ク信号φを、MOSトランジスタ２のゲート電極
Ｇにはクロツク信号φと相補対をなすクロツク信
号をそれぞれ供給し、またＮチヤネルのMOS
トランジスタ１の基板電極Ｂには上記クロツク信
号φ，の低電位に相当する電圧VSS（たとえば
0Vあるいは負極性電圧）を、ＰチヤネルのMOS
トランジスタ２の基板電極Ｂにはクロツク信号
φ，の高電位に相当する電圧VDD（たとえば正
極性電圧）をそれぞれ供給することによつて構成
されている。
成図である。この装置は、Ｎチヤネルでエンハン
スメント型のMOS型電界効果トランジスタ（以
下MOSトランジスタと略称する）１のソース電
極ＳとＰチヤネルでエンハンスメント型のMOS
トランジスタ２のドレイン電極Ｄとを接続し、こ
の接続点をアナログ入力信号INの供給端子３に
接続し、また上記MOSトランジスタ１のドレイ
ン電極ＤとMOSトランジスタ２のソース電極Ｓ
とを接続し、この接続点をアナログ出力信号
OUTの取り出し端子４に接続し、さらに上記
MOSトランジスタ１のゲート電極Ｇにはクロツ
ク信号φを、MOSトランジスタ２のゲート電極
Ｇにはクロツク信号φと相補対をなすクロツク信
号をそれぞれ供給し、またＮチヤネルのMOS
トランジスタ１の基板電極Ｂには上記クロツク信
号φ，の低電位に相当する電圧VSS（たとえば
0Vあるいは負極性電圧）を、ＰチヤネルのMOS
トランジスタ２の基板電極Ｂにはクロツク信号
φ，の高電位に相当する電圧VDD（たとえば正
極性電圧）をそれぞれ供給することによつて構成
されている。
このような装置において、いま、クロツク信号
φをＨレベルVDD、クロツク信号をＬレベル
VSSにそれぞれ設定すると、上記Ｎチヤネル、Ｐ
チヤネルの両MOSトランジスタ１，２はオン状
態になりその抵抗RN，RPはそれぞれ小さなもの
となり、入力信号INが両MOSトランジスタ１，
２を介して伝達されて、端子４からは出力信号
OUTが取り出される。一方、クロツク信号φを
Ｌレベル、クロツク信号をＨレベルにそれぞれ
設定すると、両MOSトランジスタ１，２はオフ
状態となりその抵抗RN，RPはそれぞれ極めて大
きなものとなり、入力信号INは端子４に伝達さ
れず、出力信号OUTは取り出されない。
φをＨレベルVDD、クロツク信号をＬレベル
VSSにそれぞれ設定すると、上記Ｎチヤネル、Ｐ
チヤネルの両MOSトランジスタ１，２はオン状
態になりその抵抗RN，RPはそれぞれ小さなもの
となり、入力信号INが両MOSトランジスタ１，
２を介して伝達されて、端子４からは出力信号
OUTが取り出される。一方、クロツク信号φを
Ｌレベル、クロツク信号をＨレベルにそれぞれ
設定すると、両MOSトランジスタ１，２はオフ
状態となりその抵抗RN，RPはそれぞれ極めて大
きなものとなり、入力信号INは端子４に伝達さ
れず、出力信号OUTは取り出されない。
ところでアナログスイツチ装置では、入力信号
INがMOSトランジスタ１，２を通つても、出力
信号OUTの電圧を入力信号INの電圧に等しくす
るかあるいは直線的に比例させる必要があり、こ
のためには両MOSトランジスタ１，２のオン時
に端子３，４間の抵抗値を常に一定にしておく必
要がある。しかしながら、従来のアナログスイツ
チ装置では、端子３，４間の抵抗は、端子３ある
いは４の電圧に従つて変化してしまう。これは
MOSトランジスタにはソース―基板バイアス効
果（バツクゲートバイアス効果）があり、この効
果によつてMOSトランジスタのしきい値が変化
してしまい、これによつてMOSトランジスタの
オン抵抗が影響を受けるからである。すなわち、
MOSトランジスタのオン抵抗Ｒには次のような
比例式が成立する。
INがMOSトランジスタ１，２を通つても、出力
信号OUTの電圧を入力信号INの電圧に等しくす
るかあるいは直線的に比例させる必要があり、こ
のためには両MOSトランジスタ１，２のオン時
に端子３，４間の抵抗値を常に一定にしておく必
要がある。しかしながら、従来のアナログスイツ
チ装置では、端子３，４間の抵抗は、端子３ある
いは４の電圧に従つて変化してしまう。これは
MOSトランジスタにはソース―基板バイアス効
果（バツクゲートバイアス効果）があり、この効
果によつてMOSトランジスタのしきい値が変化
してしまい、これによつてMOSトランジスタの
オン抵抗が影響を受けるからである。すなわち、
MOSトランジスタのオン抵抗Ｒには次のような
比例式が成立する。
Ｒ∝１／VGS−Vth …(1)
VGS：：ゲート電極とソース電極との間のバイ
アス電圧 Vth：しきい値 さらにMOSトランジスタのしきい値Vthは次式
で表わされる。
アス電圧 Vth：しきい値 さらにMOSトランジスタのしきい値Vthは次式
で表わされる。
Vth＝Vth0＋tOX／εOX・√２・・S・
・（√2F＋BS−√2F） …(2)
Vth0：真性のしきい値（ソース電極と基板電極
との間のバイアス電圧が0Vの時） tOX：ゲート酸化膜の膜厚 εOX：ゲート酸化膜の誘電率 εS：シリコンの誘電率 ｑ：電子の電荷量 Ｎ：基板不純物濃度 VBS：ソース電極と基板電極との間のバイアス
電圧 φF：フエルミ準位 上記(2)式から明かなようにVBSが大きくなると
しきい値Vthも大きくなり、またVthが大きくなる
と前記(1)式よりＲは大きくなる。
との間のバイアス電圧が0Vの時） tOX：ゲート酸化膜の膜厚 εOX：ゲート酸化膜の誘電率 εS：シリコンの誘電率 ｑ：電子の電荷量 Ｎ：基板不純物濃度 VBS：ソース電極と基板電極との間のバイアス
電圧 φF：フエルミ準位 上記(2)式から明かなようにVBSが大きくなると
しきい値Vthも大きくなり、またVthが大きくなる
と前記(1)式よりＲは大きくなる。
さらに前記第１図に示すアナログスイツチ装置
のＮチヤネルのMOSトランジスタ１を、第２図
に示すようにＮ型半導体基板１１内に拡散法等に
よつて形成されたＰウエル領域１２内に設け、ま
たＰチヤネルのMOSトランジスタ２は基板１１
内に設ける場合、Ｐウエル領域１２の不純物濃度
が基板１１のそれよりも当然大きくなるために、
ＮチヤネルのMOSトランジスタ１のしきい値の
ソース―基板バイアス効果に対する感度がＰチヤ
ネルのMOSトランジスタ２のそれよりも高くな
り、普通は約３倍程度高くなる。したがつて両
MOSトランジスタ１，２のオン時に、端子３に
与える入力信号INの電圧をVSS（0V）からVDD（＋
5V）まで変化させた場合には、第３図の特性図
に示すように、MOSトランジスタ１の抵抗RNと
MOSトランジスタ２の抵抗RPとの特性が対称と
ならず、この結果、入力信号INの中間電圧であ
る1/2VDD（＋2.5V）付近で、RNとRPの並列抵抗で
ある端子３，４間の抵抗RON（＝RN・RP／RN＋RP）が高
い 値となる。
のＮチヤネルのMOSトランジスタ１を、第２図
に示すようにＮ型半導体基板１１内に拡散法等に
よつて形成されたＰウエル領域１２内に設け、ま
たＰチヤネルのMOSトランジスタ２は基板１１
内に設ける場合、Ｐウエル領域１２の不純物濃度
が基板１１のそれよりも当然大きくなるために、
ＮチヤネルのMOSトランジスタ１のしきい値の
ソース―基板バイアス効果に対する感度がＰチヤ
ネルのMOSトランジスタ２のそれよりも高くな
り、普通は約３倍程度高くなる。したがつて両
MOSトランジスタ１，２のオン時に、端子３に
与える入力信号INの電圧をVSS（0V）からVDD（＋
5V）まで変化させた場合には、第３図の特性図
に示すように、MOSトランジスタ１の抵抗RNと
MOSトランジスタ２の抵抗RPとの特性が対称と
ならず、この結果、入力信号INの中間電圧であ
る1/2VDD（＋2.5V）付近で、RNとRPの並列抵抗で
ある端子３，４間の抵抗RON（＝RN・RP／RN＋RP）が高
い 値となる。
このように従来では、入出力端子間の抵抗が一
定とはならないために、出力信号OUTに大きな
歪が発生するという欠点がある。
定とはならないために、出力信号OUTに大きな
歪が発生するという欠点がある。
この発明は上記のような事情を考慮してなされ
たもので、その目的とするところは、MOS型電
界効果トランジスタの基板電極にアナログ信号電
圧にほぼ等しいバイアス電圧を供給してこのトラ
ンジスタのソース―基板バイアス効果を極めて小
さくしてしきい値の変動をなくし、これによつて
アナログ信号の入出力端間の抵抗値を一定にし、
もつて歪の少ない出力信号を得ることができるア
ナログスイツチ装置を提供することにある。
たもので、その目的とするところは、MOS型電
界効果トランジスタの基板電極にアナログ信号電
圧にほぼ等しいバイアス電圧を供給してこのトラ
ンジスタのソース―基板バイアス効果を極めて小
さくしてしきい値の変動をなくし、これによつて
アナログ信号の入出力端間の抵抗値を一定にし、
もつて歪の少ない出力信号を得ることができるア
ナログスイツチ装置を提供することにある。
以下図面を参照してこの発明の一実施例を説明
する。第４図はこの発明に係るアナログスイツチ
装置の回路構成図である。この装置ではＮチヤネ
ルのMOSトランジスタ１の基板電極ＢにVSSを供
給する代りに、MOSトランジスタ１のゲート電
極ＧとVSS印加点との間に二つのＮチヤネル、エ
ンハンスメント型のMOSトランジスタ５，６を
直列挿入し、MOSトランジスタ５のソース電極
ＳとMOSトランジスタ６のドレイン電極Ｄとの
直列接続点ａを上記MOSトランジスタ１の基板
電極Ｂに接続するようにしたものである。また、
上記一方のMOSトランジスタ５の基板電極Ｂは
そのソース電極Ｓに接続されると共に、ゲート電
極Ｇは端子３に接続されている。さらに上記他方
のMOSトランジスタ６の基板電極Ｂはそのソー
ス電極Ｓに接続されると共に、ゲート電極Ｇは一
定電圧VB印加点に接続されている。すなわち、
上記両MOSトランジスタ５，６は一対の所定電
圧印加点間に直列挿入され、一方のMOSトラン
ジスタ５はそのオン抵抗が入力信号INの電圧に
応じて変化するようになつており、また他方の
MOSトランジスタ６のオン抵抗はVBによつて所
定の値に設定されている。したがつて、クロツク
信号φがＨレベルVDDのときには、VDDとVSSとの
間の電位差が一対のMOSトランジスタ５，６に
よつて抵抗分割され、この分割電圧がバイアス電
圧としてMOSトランジスタ１の基板電極Ｂに供
給されるようになつている。なお、従来と同様
に、ＮチヤネルのMOSトランジスタ１は、第２
図に示すようにＮ型半導体基板１１内に拡散法等
によつて形成されたＰウエル領域１２内に設けら
れ、また、ＰチヤネルのMOSトランジスタ２は
基板１１内に設けられている。
する。第４図はこの発明に係るアナログスイツチ
装置の回路構成図である。この装置ではＮチヤネ
ルのMOSトランジスタ１の基板電極ＢにVSSを供
給する代りに、MOSトランジスタ１のゲート電
極ＧとVSS印加点との間に二つのＮチヤネル、エ
ンハンスメント型のMOSトランジスタ５，６を
直列挿入し、MOSトランジスタ５のソース電極
ＳとMOSトランジスタ６のドレイン電極Ｄとの
直列接続点ａを上記MOSトランジスタ１の基板
電極Ｂに接続するようにしたものである。また、
上記一方のMOSトランジスタ５の基板電極Ｂは
そのソース電極Ｓに接続されると共に、ゲート電
極Ｇは端子３に接続されている。さらに上記他方
のMOSトランジスタ６の基板電極Ｂはそのソー
ス電極Ｓに接続されると共に、ゲート電極Ｇは一
定電圧VB印加点に接続されている。すなわち、
上記両MOSトランジスタ５，６は一対の所定電
圧印加点間に直列挿入され、一方のMOSトラン
ジスタ５はそのオン抵抗が入力信号INの電圧に
応じて変化するようになつており、また他方の
MOSトランジスタ６のオン抵抗はVBによつて所
定の値に設定されている。したがつて、クロツク
信号φがＨレベルVDDのときには、VDDとVSSとの
間の電位差が一対のMOSトランジスタ５，６に
よつて抵抗分割され、この分割電圧がバイアス電
圧としてMOSトランジスタ１の基板電極Ｂに供
給されるようになつている。なお、従来と同様
に、ＮチヤネルのMOSトランジスタ１は、第２
図に示すようにＮ型半導体基板１１内に拡散法等
によつて形成されたＰウエル領域１２内に設けら
れ、また、ＰチヤネルのMOSトランジスタ２は
基板１１内に設けられている。
また上記MOSトランジスタ５のデイメンジヨ
ンはMOSトランジスタ６のそれに比較して十分
大きく設定されている。
ンはMOSトランジスタ６のそれに比較して十分
大きく設定されている。
上記構成でなるアナログスイツチ装置におい
て、まず、クロツク信号φをＨレベル、クロツク
信号をＬレベルにそれぞれ設定した場合、
MOSトランジスタ１，２は共にオン状態になる。
この時、入力信号INの電圧が十分に高いとする
と、MOSトランジスタ５は十分にオン状態とな
る。一方、MOSトランジスタ６はVBの電圧に応
じてその導通度が定まるがある一定の抵抗として
働く。したがつて、この時のMOSトランジスタ
５のオン抵抗をRN5、MOSトランジスタ６のオン
抵抗をRN6とそれぞれ定めると、MOSトランジス
タ５，６の直列接続点ａ点の電圧Vaは次式で表
わされる。
て、まず、クロツク信号φをＨレベル、クロツク
信号をＬレベルにそれぞれ設定した場合、
MOSトランジスタ１，２は共にオン状態になる。
この時、入力信号INの電圧が十分に高いとする
と、MOSトランジスタ５は十分にオン状態とな
る。一方、MOSトランジスタ６はVBの電圧に応
じてその導通度が定まるがある一定の抵抗として
働く。したがつて、この時のMOSトランジスタ
５のオン抵抗をRN5、MOSトランジスタ６のオン
抵抗をRN6とそれぞれ定めると、MOSトランジス
タ５，６の直列接続点ａ点の電圧Vaは次式で表
わされる。
Va＝RN6・VDD＋RN5・VSS／RN5＋RN6 …(3)
上記電圧Vaはバイアス電圧としてMOSトラン
ジスタ１の基板電極Ｂに供給されるものである
が、両オン抵抗RN5，RN6の値を設定することに
よつて、この値VaをMOSトランジスタ１のソー
ス電極Ｓの電圧にほぼ等しくすることができる。
すなわち、MOSトランジスタ５のデイメンジヨ
ンをMOSトランジスタ６のデイメンジヨンに比
較して十分大きくすることによつて、上記Vaは
入力信号INの電圧VINよりもMOSトランジスタ
５のしきい値Vth5の絶対値｜Vth5｜だけ小さな値
VIN−｜Vth5｜にすることができる。したがつて、
MOSトランジスタ１に関しては、基板電極Ｂの
電圧はVINにほとんど等しいVIN−｜Vth5｜であ
り、ソース電極Ｓの電圧がVINとなつているため
に、ソース、基板間電圧VBSは高さMOSトランジ
スタ５のしきい値の絶対値｜Vth5｜となる。この
｜Vth5｜の値はVINが変化してもほとんど変化せ
ず一定であるため、MOSトランジスタ１に与え
られるソース―基板バイアス効果は極めて小さな
ものとなる。したがつて、MOSトランジスタ１
のオン抵抗のしきい値変動による変化はほとんど
なくすことができる。
ジスタ１の基板電極Ｂに供給されるものである
が、両オン抵抗RN5，RN6の値を設定することに
よつて、この値VaをMOSトランジスタ１のソー
ス電極Ｓの電圧にほぼ等しくすることができる。
すなわち、MOSトランジスタ５のデイメンジヨ
ンをMOSトランジスタ６のデイメンジヨンに比
較して十分大きくすることによつて、上記Vaは
入力信号INの電圧VINよりもMOSトランジスタ
５のしきい値Vth5の絶対値｜Vth5｜だけ小さな値
VIN−｜Vth5｜にすることができる。したがつて、
MOSトランジスタ１に関しては、基板電極Ｂの
電圧はVINにほとんど等しいVIN−｜Vth5｜であ
り、ソース電極Ｓの電圧がVINとなつているため
に、ソース、基板間電圧VBSは高さMOSトランジ
スタ５のしきい値の絶対値｜Vth5｜となる。この
｜Vth5｜の値はVINが変化してもほとんど変化せ
ず一定であるため、MOSトランジスタ１に与え
られるソース―基板バイアス効果は極めて小さな
ものとなる。したがつて、MOSトランジスタ１
のオン抵抗のしきい値変動による変化はほとんど
なくすことができる。
次にクロツク信号φをＬレベル、クロツク信号
φをＨレベルにそれぞれ設定した場合、MOSト
ランジスタ５のドレイン電極Ｄの電圧はＬレベル
VSSとなる。このとき、VINがMOSトランジスタ
５のしきい値Vth5よりも高い値であるかまたは
VBがMOSトランジスタ６のしきい値Vth6よりも
低い値であれば、MOSトランジスタ５または６
によつてMOSトランジスタ１の基板電極Ｂには
VSSが供給される。一方、VINがVth5よりも低くか
つVBがVth6よりも低くければMOSトランジスタ
５，６は共にオフ状態になるが、MOSトランジ
スタ１の基板電極Ｂが設けられる前記Ｐウエル領
域１２と、Ｎ型半導体基板１１との間にはPN接
合ダイオードが形成されており、このダイオード
のカソード側はVSSに保たれているため、この場
合にもMOSトランジスタ１の基板電極Ｂの電圧
はVSSに近い十分低い値に設定される。したがつ
て、この場合、MOSトランジスタ１はオフ状態、
また、MOSトランジスタ２もオフ状態となるた
めに、その両抵抗RN，RPは極めて大きな値とな
り、この結果、入力信号INは端子４に伝達され
ず、出力信号OUTは取り出されない。
φをＨレベルにそれぞれ設定した場合、MOSト
ランジスタ５のドレイン電極Ｄの電圧はＬレベル
VSSとなる。このとき、VINがMOSトランジスタ
５のしきい値Vth5よりも高い値であるかまたは
VBがMOSトランジスタ６のしきい値Vth6よりも
低い値であれば、MOSトランジスタ５または６
によつてMOSトランジスタ１の基板電極Ｂには
VSSが供給される。一方、VINがVth5よりも低くか
つVBがVth6よりも低くければMOSトランジスタ
５，６は共にオフ状態になるが、MOSトランジ
スタ１の基板電極Ｂが設けられる前記Ｐウエル領
域１２と、Ｎ型半導体基板１１との間にはPN接
合ダイオードが形成されており、このダイオード
のカソード側はVSSに保たれているため、この場
合にもMOSトランジスタ１の基板電極Ｂの電圧
はVSSに近い十分低い値に設定される。したがつ
て、この場合、MOSトランジスタ１はオフ状態、
また、MOSトランジスタ２もオフ状態となるた
めに、その両抵抗RN，RPは極めて大きな値とな
り、この結果、入力信号INは端子４に伝達され
ず、出力信号OUTは取り出されない。
第５図は上記実施例装置において、両MOSト
ランジスタ１，２のオン時に、端子３に与える入
力信号INの電圧を0Vから＋5Vまで変化させた場
合の、MOSトランジスタ１の抵抗RNとMOSトラ
ンジスタ２の抵抗RP、およびRNとRPの並列抵抗
として表わされる端子３，４間の抵抗RONそれぞ
れの特性を表わすものである。前記第３図に示す
従来装置の特性図では、入力信号INの電圧が＋
2.5V付近でＮチヤネルのMOSトランジスタ１の
ΔVthが増加し、RNの値が大きく変化していたが、
上記実施例装置では第５図に示すように、RNと
RPとは、入力信号INの電圧が約＋2.5V付近で線
対称となるような変化をしている。すなわち、こ
れはクロツク信号φ印加点とVSSとの間に入力信
号INの電圧に応じてそのオン抵抗が変化する
MOSトランジスタ５と一定のオン抵抗をもつ
MOSトランジスタ６とを直列挿入し、この両
MOSトランジスタ５，６の直列接続点ａに入力
信号INの電圧にほとんど等しいバイアス電圧を
発生させ、このバイアス電圧をMOSトランジス
タ１の基板電極Ｂに供給してMOSトランジスタ
１のソース―基板バイアス効果を極めて小さくし
てしきい値の変動をなくし、しきい値の変動によ
るRNの変化を最小におさえるようにしたからで
ある。したがつて、端子３，４間の抵抗RONはほ
ぼ平坦な特性となり、入力信号INの電圧に影響
されず一定値とすることができる。この結果、出
力信号OUTに発生する歪を極めて小さくするこ
とができる。
ランジスタ１，２のオン時に、端子３に与える入
力信号INの電圧を0Vから＋5Vまで変化させた場
合の、MOSトランジスタ１の抵抗RNとMOSトラ
ンジスタ２の抵抗RP、およびRNとRPの並列抵抗
として表わされる端子３，４間の抵抗RONそれぞ
れの特性を表わすものである。前記第３図に示す
従来装置の特性図では、入力信号INの電圧が＋
2.5V付近でＮチヤネルのMOSトランジスタ１の
ΔVthが増加し、RNの値が大きく変化していたが、
上記実施例装置では第５図に示すように、RNと
RPとは、入力信号INの電圧が約＋2.5V付近で線
対称となるような変化をしている。すなわち、こ
れはクロツク信号φ印加点とVSSとの間に入力信
号INの電圧に応じてそのオン抵抗が変化する
MOSトランジスタ５と一定のオン抵抗をもつ
MOSトランジスタ６とを直列挿入し、この両
MOSトランジスタ５，６の直列接続点ａに入力
信号INの電圧にほとんど等しいバイアス電圧を
発生させ、このバイアス電圧をMOSトランジス
タ１の基板電極Ｂに供給してMOSトランジスタ
１のソース―基板バイアス効果を極めて小さくし
てしきい値の変動をなくし、しきい値の変動によ
るRNの変化を最小におさえるようにしたからで
ある。したがつて、端子３，４間の抵抗RONはほ
ぼ平坦な特性となり、入力信号INの電圧に影響
されず一定値とすることができる。この結果、出
力信号OUTに発生する歪を極めて小さくするこ
とができる。
第６図ないし第１０図はそれぞれこの発明の他
の実施例の回路構成図である。
の実施例の回路構成図である。
第６図のものは、上記一定電圧VBをゲート入
力とするMOSトランジスタ６の代りに抵抗７を
設けるようにしたものである。
力とするMOSトランジスタ６の代りに抵抗７を
設けるようにしたものである。
第７図のものは、MOSトランジスタ５のドレ
イン電極ＤをMOSトランジスタ１のゲート電極
Ｇに接続する代りに、一定電圧VCC印加点に接続
するようにしたものである。
イン電極ＤをMOSトランジスタ１のゲート電極
Ｇに接続する代りに、一定電圧VCC印加点に接続
するようにしたものである。
第８図に示すものは、MOSトランジスタ５の
ドレイン電極Ｄを、直線VCC印加点に接続する代
りに、クロツク信号φによつてオンオフ制御され
るＮチヤネルのエンハンスメント型MOSトラン
ジスタ８を介して接続するようにしたものであ
る。
ドレイン電極Ｄを、直線VCC印加点に接続する代
りに、クロツク信号φによつてオンオフ制御され
るＮチヤネルのエンハンスメント型MOSトラン
ジスタ８を介して接続するようにしたものであ
る。
第９図のものは、第８図中のMOSトランジス
タ８のドレイン電極ＤをVCC印加点に接続する代
りに、クロツク信号φ印加点に接続するようにし
たものである。
タ８のドレイン電極ＤをVCC印加点に接続する代
りに、クロツク信号φ印加点に接続するようにし
たものである。
第１０図のものは、第８図の中のＮチヤネルの
エンハンスメント型MOSトランジスタ８をＰチ
ヤネルのエンハンスメント型MOSトランジスタ
９に置き換えてこれをクロツク信号によつて制
御するようにしたものである。
エンハンスメント型MOSトランジスタ８をＰチ
ヤネルのエンハンスメント型MOSトランジスタ
９に置き換えてこれをクロツク信号によつて制
御するようにしたものである。
上記第６図ないし第１０図に示す各実施例装置
ではいずれの場合でも、一対の所定電圧（クロツ
ク信号φのVDDあるいはVCCおよびVSS）印加点間
に、入力信号INの電圧に応じてオン抵抗が変化
するMOSトランジスタ５と所定の抵抗をもつ
MOSトランジスタ６あるいは抵抗７とを直列挿
入し、この直列接続点ａに入力信号INの電圧に
ほぼ等しいバイアス電圧を発生させ、この電圧が
バイアス電圧としてMOSトランジスタ１の基板
電極Ｂに供給されることになる。したがつて、こ
れらの各実施例回路においても、第５図に示すよ
うなものと同等の特性を得ることができ、出力信
号OUTに発生する歪を極めて小さくすることが
できる。
ではいずれの場合でも、一対の所定電圧（クロツ
ク信号φのVDDあるいはVCCおよびVSS）印加点間
に、入力信号INの電圧に応じてオン抵抗が変化
するMOSトランジスタ５と所定の抵抗をもつ
MOSトランジスタ６あるいは抵抗７とを直列挿
入し、この直列接続点ａに入力信号INの電圧に
ほぼ等しいバイアス電圧を発生させ、この電圧が
バイアス電圧としてMOSトランジスタ１の基板
電極Ｂに供給されることになる。したがつて、こ
れらの各実施例回路においても、第５図に示すよ
うなものと同等の特性を得ることができ、出力信
号OUTに発生する歪を極めて小さくすることが
できる。
なお、この発明は上記実施例に限定されるもの
ではなく、たとえば第４図に示す実施例装置で
は、端子３を入力信号供給端子、端子４を出力信
号取り出し端子として説明したが、これは端子４
を入力信号の供給端子として用い、また端子３を
出力信号取り出し端子として用いるようにしても
よい。
ではなく、たとえば第４図に示す実施例装置で
は、端子３を入力信号供給端子、端子４を出力信
号取り出し端子として説明したが、これは端子４
を入力信号の供給端子として用い、また端子３を
出力信号取り出し端子として用いるようにしても
よい。
さらに第４図に示す実施例装置を始めとする各
実施例装置では、MOSトランジスタ１，２以外
のトランジスタの基板電極Ｂをそれぞれのソース
電極Ｓに接続する場合について説明したが、これ
は各MOSトランジスタの基板電極Ｂを他の電位
点に接続するようにしてもよい。
実施例装置では、MOSトランジスタ１，２以外
のトランジスタの基板電極Ｂをそれぞれのソース
電極Ｓに接続する場合について説明したが、これ
は各MOSトランジスタの基板電極Ｂを他の電位
点に接続するようにしてもよい。
またさらに上記実施例では、Ｎチヤネルの
MOSトランジスタ１を、Ｎ型半導体基板内に拡
散法等によつて形成されたＰウエル領域内に、Ｐ
チヤネルのMOSトランジスタ２はＮ型半導体基
板内にそれぞれ設け、ＮチヤネルのMOSトラン
ジスタ１の基板電極Ｂに入力信号INあるいは出
力信号OUTの電圧にほぼ等しいバイアス電圧を
供給する場合について説明したが、これはＰ型半
導体基板内に拡散法等によつて形成されたＮウエ
ル領域内にＰチヤネルのMOSトランジスタ２を
設けかつＰ型半導体基板内にＮチヤネルのMOS
トランジスタ１を設ける場合には、Ｐチヤネルの
MOSトランジスタ２のしきい値のソース―基板
バイアス効果に対する感度がＮチヤネルのMOS
トランジスタ１のそれよりも大きくなるので、こ
の場合にはＰチヤネルのMOSトランジスタ２の
基板電極Ｂに端子４あるいは端子３の電圧に応じ
たバイアス電圧を供給すればよく、また、MOS
トランジスタ５，６はＰチヤネルのものであつて
もよい。
MOSトランジスタ１を、Ｎ型半導体基板内に拡
散法等によつて形成されたＰウエル領域内に、Ｐ
チヤネルのMOSトランジスタ２はＮ型半導体基
板内にそれぞれ設け、ＮチヤネルのMOSトラン
ジスタ１の基板電極Ｂに入力信号INあるいは出
力信号OUTの電圧にほぼ等しいバイアス電圧を
供給する場合について説明したが、これはＰ型半
導体基板内に拡散法等によつて形成されたＮウエ
ル領域内にＰチヤネルのMOSトランジスタ２を
設けかつＰ型半導体基板内にＮチヤネルのMOS
トランジスタ１を設ける場合には、Ｐチヤネルの
MOSトランジスタ２のしきい値のソース―基板
バイアス効果に対する感度がＮチヤネルのMOS
トランジスタ１のそれよりも大きくなるので、こ
の場合にはＰチヤネルのMOSトランジスタ２の
基板電極Ｂに端子４あるいは端子３の電圧に応じ
たバイアス電圧を供給すればよく、また、MOS
トランジスタ５，６はＰチヤネルのものであつて
もよい。
またＮチヤネルのMOSトランジスタ１とＰチ
ヤネルのMOSトランジスタ２それぞれの基板の
不純物濃度が高い場合には、両MOSトランジス
タ１，２の基板電極Ｂそれぞれに、入力信号IN
あるいは出力信号OUTに応じたバイアス電圧を
供給するようにしてもよい。
ヤネルのMOSトランジスタ２それぞれの基板の
不純物濃度が高い場合には、両MOSトランジス
タ１，２の基板電極Ｂそれぞれに、入力信号IN
あるいは出力信号OUTに応じたバイアス電圧を
供給するようにしてもよい。
以上説明したようにこの発明によれば、第１の
電圧印加点に第２のMOS型電界効果トランジス
タのドレイン電極を接続し、このゲート電極には
アナログ信号を入力し、第２のMOS型電界効果
トランジスタのソース電極と第２の電圧印加点と
の間にインピーダンス素子を挿入し、アナログ信
号電圧よりも一定電圧だけ低下した第２のMOS
型電界効果トランジスタのソース電圧を第１の
MOS型電界効果トランジスタの基板電極に供給
するようにしたので、出力信号に発生する歪を極
めて小さくすることができるアナログスイツチ装
置を提供することができる。
電圧印加点に第２のMOS型電界効果トランジス
タのドレイン電極を接続し、このゲート電極には
アナログ信号を入力し、第２のMOS型電界効果
トランジスタのソース電極と第２の電圧印加点と
の間にインピーダンス素子を挿入し、アナログ信
号電圧よりも一定電圧だけ低下した第２のMOS
型電界効果トランジスタのソース電圧を第１の
MOS型電界効果トランジスタの基板電極に供給
するようにしたので、出力信号に発生する歪を極
めて小さくすることができるアナログスイツチ装
置を提供することができる。
第１図は従来のアナログスイツチ装置の回路構
成図、第２図は同装置を構成するMOS型電界効
果トランジスタの構造断面図、第３図は同従来装
置の特性図、第４図はこの発明の一実施例の回路
構成図、第５図は同実施例装置の特性図、第６図
ないし第１０図はそれぞれこの発明の他の実施例
の回路構成図である。 １…Ｎチヤネルでエンハンスメント型のMOS
型電界効果トランジスタ、２…Ｐチヤネルでエン
ハンスメント型のMOS型電界効果トランジスタ、
３…入力信号の供給端子、４…出力信号の取り出
し端子、５，６，８…Ｎチヤネルでエンハンスメ
ント型のMOS型電界効果トランジスタ、９…Ｐ
チヤネルでエンハンスメント型のMOS型電界効
果トランジスタ、７…抵抗、１１…Ｎ型半導体基
板、１２…Ｐウエル領域。
成図、第２図は同装置を構成するMOS型電界効
果トランジスタの構造断面図、第３図は同従来装
置の特性図、第４図はこの発明の一実施例の回路
構成図、第５図は同実施例装置の特性図、第６図
ないし第１０図はそれぞれこの発明の他の実施例
の回路構成図である。 １…Ｎチヤネルでエンハンスメント型のMOS
型電界効果トランジスタ、２…Ｐチヤネルでエン
ハンスメント型のMOS型電界効果トランジスタ、
３…入力信号の供給端子、４…出力信号の取り出
し端子、５，６，８…Ｎチヤネルでエンハンスメ
ント型のMOS型電界効果トランジスタ、９…Ｐ
チヤネルでエンハンスメント型のMOS型電界効
果トランジスタ、７…抵抗、１１…Ｎ型半導体基
板、１２…Ｐウエル領域。
Claims (1)
- １ アナログ信号を入力するためあるいはアナロ
グ信号を出力するためのソース、ドレイン電極、
導通制御を行なう制御信号が入力されるゲート電
極および基板電極が設けられたスイツチ用の第１
のMOS型電界効果トランジスタと、第１の電圧
印加点にドレイン電極が接続され上記アナログ信
号がゲート電極に入力される第２のMOS型電界
効果トランジスタと、上記第２のMOS型電界効
果トランジスタのソース電極と第２の電圧印加点
との間に挿入されたインピーダンス素子とを具備
し、上記アナログ信号電圧よりも一定電圧だけ低
下した上記第２のMOS型電界効果トランジスタ
のソース電圧を上記第１のMOS型電界効果トラ
ンジスタの基板電極に供給し、入力アナログ信号
の電圧変化に対する第１のMOS型電界効果トラ
ンジスタの抵抗の変化を最小にして出力アナログ
信号の歪を最小とし得るように構成したことを特
徴とするアナログスイツチ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111932A JPS5813028A (ja) | 1981-07-17 | 1981-07-17 | アナログスイッチ装置 |
| DE3226339A DE3226339C2 (de) | 1981-07-17 | 1982-07-14 | Analoge Schaltervorrichtung mit MOS-Transistoren |
| US06/398,356 US4529897A (en) | 1981-07-17 | 1982-07-15 | Analog switch device having threshold change reducing means |
| FR8212498A FR2509931B1 (ja) | 1981-07-17 | 1982-07-16 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111932A JPS5813028A (ja) | 1981-07-17 | 1981-07-17 | アナログスイッチ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5813028A JPS5813028A (ja) | 1983-01-25 |
| JPH0119304B2 true JPH0119304B2 (ja) | 1989-04-11 |
Family
ID=14573740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56111932A Granted JPS5813028A (ja) | 1981-07-17 | 1981-07-17 | アナログスイッチ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5813028A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090108911A1 (en) | 2007-10-30 | 2009-04-30 | Rohm Co., Ltd. | Analog switch |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5323260A (en) * | 1976-08-17 | 1978-03-03 | Torio Kk | Mosfet transistor switch circuit |
-
1981
- 1981-07-17 JP JP56111932A patent/JPS5813028A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5323260A (en) * | 1976-08-17 | 1978-03-03 | Torio Kk | Mosfet transistor switch circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5813028A (ja) | 1983-01-25 |
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