JPH0366850B2 - - Google Patents
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- JPH0366850B2 JPH0366850B2 JP56111935A JP11193581A JPH0366850B2 JP H0366850 B2 JPH0366850 B2 JP H0366850B2 JP 56111935 A JP56111935 A JP 56111935A JP 11193581 A JP11193581 A JP 11193581A JP H0366850 B2 JPH0366850 B2 JP H0366850B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明はMOS型電界効果トランジスタを用
いたアナログスイツチ装置に関する。
いたアナログスイツチ装置に関する。
アナログスイツチ装置とは、この装置を制御す
るクロツク信号によつてその状態がオン（導通）
状態あるいはオフ（非導通）状態に切り替わり、
オン状態のときには入力情報、すなわちアナログ
入力信号が出力に伝達され、オフ状態のときには
アナログ入力信号が伝達されないような装置であ
る。
るクロツク信号によつてその状態がオン（導通）
状態あるいはオフ（非導通）状態に切り替わり、
オン状態のときには入力情報、すなわちアナログ
入力信号が出力に伝達され、オフ状態のときには
アナログ入力信号が伝達されないような装置であ
る。
第１図は従来のアナログスイツチ装置の回路構
成図である。この構成は、Ｎチヤネルでエンハン
スメント型のMOS型電界効果トランジスタ（以
下MOSトランジスタと略称する）１のソース電
極ＳとＰチヤネルでエンハンスメント型のMOS
トランジスタ２のドレイン電極Ｄとを接続し、こ
の接続点をアナログ入力信号INの供給端子３に
接続し、また上記MOSトランジスタ１のドレイ
ン電極ＤとMOSトランジスタ２のソース電極Ｓ
とを接続し、この接続点をアナログ出力信号
OUTの取に出し端子４に接続し、さらに上記
MOSトランジスタ１のゲート電極Ｇにはクロツ
ク信号φを、MOSトランジスタ２のゲート電極
Ｇにはクロツク信号φと相補対をなすクロツク信
号をそれぞれ供給し、またＮチヤネルのMOS
トランジスタ１の基板電極Ｂには上記クロツク信
号φ，の低電位に相当する電圧VSS（たとえば
0Vあるいは負極性電圧）を、ＰチヤネルのMOS
トランジスタ２の基板電極Ｂにはクロツク信号
φ，の高電位に相当する電圧VDD（たとえば正
極性電圧）をそれぞれ供給することによつて構成
されている。
成図である。この構成は、Ｎチヤネルでエンハン
スメント型のMOS型電界効果トランジスタ（以
下MOSトランジスタと略称する）１のソース電
極ＳとＰチヤネルでエンハンスメント型のMOS
トランジスタ２のドレイン電極Ｄとを接続し、こ
の接続点をアナログ入力信号INの供給端子３に
接続し、また上記MOSトランジスタ１のドレイ
ン電極ＤとMOSトランジスタ２のソース電極Ｓ
とを接続し、この接続点をアナログ出力信号
OUTの取に出し端子４に接続し、さらに上記
MOSトランジスタ１のゲート電極Ｇにはクロツ
ク信号φを、MOSトランジスタ２のゲート電極
Ｇにはクロツク信号φと相補対をなすクロツク信
号をそれぞれ供給し、またＮチヤネルのMOS
トランジスタ１の基板電極Ｂには上記クロツク信
号φ，の低電位に相当する電圧VSS（たとえば
0Vあるいは負極性電圧）を、ＰチヤネルのMOS
トランジスタ２の基板電極Ｂにはクロツク信号
φ，の高電位に相当する電圧VDD（たとえば正
極性電圧）をそれぞれ供給することによつて構成
されている。
このような装置において、いま、クロツク信号
φをＨレベルVDD、クロツク信号をＬレベル
VSSにそれぞれ設定すると、上記Ｎチヤネル、Ｐ
チヤネルの両MOSトランジスタ１，２がオン状
態となつてその抵抗RN，RPがそれぞれ小さなも
のとなり、入力信号INが両MOSトランジスタ
１，２を介して伝達され、端子４から出力信号
OUTが取り出される。一方、クロツク信号φを
Ｌレベル、クロツク信号をＨレベルにそれぞれ
設定すると、両MOSトランジスタ１，２がオフ
状態となつてその抵抗RN，RPはそれぞれ極めて
大きなものとなり、入力信号INは端子４に伝達
されず、出力信号OUTは取り出されない。
φをＨレベルVDD、クロツク信号をＬレベル
VSSにそれぞれ設定すると、上記Ｎチヤネル、Ｐ
チヤネルの両MOSトランジスタ１，２がオン状
態となつてその抵抗RN，RPがそれぞれ小さなも
のとなり、入力信号INが両MOSトランジスタ
１，２を介して伝達され、端子４から出力信号
OUTが取り出される。一方、クロツク信号φを
Ｌレベル、クロツク信号をＨレベルにそれぞれ
設定すると、両MOSトランジスタ１，２がオフ
状態となつてその抵抗RN，RPはそれぞれ極めて
大きなものとなり、入力信号INは端子４に伝達
されず、出力信号OUTは取り出されない。
ところでアナログスイツチ装置では、入力信号
INがMOSトランジスタ１，２を通つても、出力
信号OUTの電圧を入力信号INの電圧に等しくす
るかあるいは直線的に比例させる必要があり、こ
のためには両MOSトランジスタ１，２のオン時
に端子３，４間の抵抗値を常に一定にしておく必
要がある。しかしながら、従来のアナログスイツ
チ装置では、端子３，４間の抵抗は、端子３ある
いは４の電圧に従つて変化してしまう。これは
MOSトランジスタにはソース−基板バイアス効
果（バツクゲートバイアス効果）があり、この効
果によつてMOSトランジスタのしきい値が変化
してしまい、これによつてMOSトランジスタの
オン抵抗が影響を受けるからである。すなわち、
MOSトランジスタのオン抵抗Ｒには次のような
比例式が成立する。
INがMOSトランジスタ１，２を通つても、出力
信号OUTの電圧を入力信号INの電圧に等しくす
るかあるいは直線的に比例させる必要があり、こ
のためには両MOSトランジスタ１，２のオン時
に端子３，４間の抵抗値を常に一定にしておく必
要がある。しかしながら、従来のアナログスイツ
チ装置では、端子３，４間の抵抗は、端子３ある
いは４の電圧に従つて変化してしまう。これは
MOSトランジスタにはソース−基板バイアス効
果（バツクゲートバイアス効果）があり、この効
果によつてMOSトランジスタのしきい値が変化
してしまい、これによつてMOSトランジスタの
オン抵抗が影響を受けるからである。すなわち、
MOSトランジスタのオン抵抗Ｒには次のような
比例式が成立する。
Ｒ∝１／VGS−Vth …(1)
VGS：ゲート電極とソース電極との間のバイア
ス電圧 Vth：しきい値 さらにMOSトランジスタのしきい値Vthは次式
で表わされる。
ス電圧 Vth：しきい値 さらにMOSトランジスタのしきい値Vthは次式
で表わされる。
Vth＝Vth0＋tpx／εpx
・√２・・S・
（√2F＋BS−√2F） …(2)
Vth0：真性しきい値（ソース電極と基板電極と
の間のバイアス電圧が0Vの時 tpx：ゲート酸化膜の膜厚 εpx：ゲート酸化膜の誘電率 εS：シリコンの誘電率 ｑ：電子の電荷量 Ｎ：基板不純物濃度 VBS：ソース電極と基板電極との間のバイアス
電圧 φF：フエルミ準位 上記(2)式から明かなようにVBSが大きくなると
しきい値Vthも大きくなり、またVthが大きくなる
と前記(1)式よりＲは大きくなる。
の間のバイアス電圧が0Vの時 tpx：ゲート酸化膜の膜厚 εpx：ゲート酸化膜の誘電率 εS：シリコンの誘電率 ｑ：電子の電荷量 Ｎ：基板不純物濃度 VBS：ソース電極と基板電極との間のバイアス
電圧 φF：フエルミ準位 上記(2)式から明かなようにVBSが大きくなると
しきい値Vthも大きくなり、またVthが大きくなる
と前記(1)式よりＲは大きくなる。
さらに前記第１図に示すアナログスイツチ装置
のＮチヤネルのMOSトランジスタ１を、第２図
に示すようにＮ型半導体基板１１内に拡散法等に
よつて形成されたＰウエル領域１２内に設け、ま
たＰチヤネルのMOSトランジスタ２は基板１１
内に設ける場合、Ｐウエル領域１２の不純物濃度
が基板１１のそれよりも当然大きくなるために、
ＮチヤネルのMOSトランジスタ１のしきい値の
ソース−基板バイアス効果に対する感度がＰチヤ
ネルのMOSトランジスタ２のそれよりも高くな
り、普通は約３倍程度高くなる。したがつて両
MOSトランジスタ１，２のオン時に、端子３に
与える入力信号INの電圧をVSS（0V）からVDD（＋
5V）まで変化させた場合には、第３図の特性図
に示すように、MOSトランジスタ１の抵抗RNと
MOSトランジスタ２の抵抗RPとの特性が対称と
ならず、この結果、入力信号INの中間電圧であ
る1/2VDD（＋2.5V）付近で、RNとRPの並列抵抗で
ある端子３，４間の抵抗RON（＝RN・RP／RN＋RP）が高
い 値となる。
のＮチヤネルのMOSトランジスタ１を、第２図
に示すようにＮ型半導体基板１１内に拡散法等に
よつて形成されたＰウエル領域１２内に設け、ま
たＰチヤネルのMOSトランジスタ２は基板１１
内に設ける場合、Ｐウエル領域１２の不純物濃度
が基板１１のそれよりも当然大きくなるために、
ＮチヤネルのMOSトランジスタ１のしきい値の
ソース−基板バイアス効果に対する感度がＰチヤ
ネルのMOSトランジスタ２のそれよりも高くな
り、普通は約３倍程度高くなる。したがつて両
MOSトランジスタ１，２のオン時に、端子３に
与える入力信号INの電圧をVSS（0V）からVDD（＋
5V）まで変化させた場合には、第３図の特性図
に示すように、MOSトランジスタ１の抵抗RNと
MOSトランジスタ２の抵抗RPとの特性が対称と
ならず、この結果、入力信号INの中間電圧であ
る1/2VDD（＋2.5V）付近で、RNとRPの並列抵抗で
ある端子３，４間の抵抗RON（＝RN・RP／RN＋RP）が高
い 値となる。
このように従来では、入出力端子間の抵抗が一
定とならないために、出力信号OUTに大きな歪
が発生するという欠点がある。
定とならないために、出力信号OUTに大きな歪
が発生するという欠点がある。
ところで、前記(2)式のソース−基板バイアス効
果を表わす式から、VBSを変えた時のVthの変化分
ΔVthの変化率∂ΔVth／∂ΔVBSを求ると次のようにな
る。
果を表わす式から、VBSを変えた時のVthの変化分
ΔVthの変化率∂ΔVth／∂ΔVBSを求ると次のようにな
る。
ΔVth＝tpx／εpx・√２・・S
・（√2F＋BS−√2F） …(3)
すなわち、VBSが極めて大きな値であれば、
ΔVthの変化率は小さくなり、ΔVthそのものが飽
和してくることがわかる。
ΔVthの変化率は小さくなり、ΔVthそのものが飽
和してくることがわかる。
この発明は上記のような事情を考慮してなされ
たもので、その目的とするところは、MOS型電
界効果トランジスタ基板電極に予め、アナログ信
号電圧の変化により上記トランジスタに与えられ
るソース−基板バイアス効果を上まわるようなソ
ース−基板バイアス効果を上記トランジスタに与
える様な十分大きなバイアス電圧を供給すること
によりしきい値の変動を抑制してアナログ信号の
入出力端間の抵抗値を一定にし、もつて歪の少な
い出力信号を得ることができるアナログスイツチ
装置を提供することにある。
たもので、その目的とするところは、MOS型電
界効果トランジスタ基板電極に予め、アナログ信
号電圧の変化により上記トランジスタに与えられ
るソース−基板バイアス効果を上まわるようなソ
ース−基板バイアス効果を上記トランジスタに与
える様な十分大きなバイアス電圧を供給すること
によりしきい値の変動を抑制してアナログ信号の
入出力端間の抵抗値を一定にし、もつて歪の少な
い出力信号を得ることができるアナログスイツチ
装置を提供することにある。
以下図面を参照してこの発明の一実施例を説明
する。第４図はこの発明に係るアナログスイツチ
装置の回路構成図である。この構成では前記Ｎチ
ヤネルでエンハンスメント型のMOSトランジス
タ１を、Ｎチヤネルでデイプレツシヨン型の
MOSトランジスタ５に置き替えたものであり、
このMOSトランジスタ５の基板電極Ｂには入力
信号INの最低電圧よりもさらに低い電圧（負極
性電圧）であるバイアス電圧VBを供給するよう
にしたものである。そして上記MOSトランジス
タ５は、従来と同様に、Ｎ型半導体基板内に拡散
等によつて形成されたＰウエル領域内に設けられ
ている。
する。第４図はこの発明に係るアナログスイツチ
装置の回路構成図である。この構成では前記Ｎチ
ヤネルでエンハンスメント型のMOSトランジス
タ１を、Ｎチヤネルでデイプレツシヨン型の
MOSトランジスタ５に置き替えたものであり、
このMOSトランジスタ５の基板電極Ｂには入力
信号INの最低電圧よりもさらに低い電圧（負極
性電圧）であるバイアス電圧VBを供給するよう
にしたものである。そして上記MOSトランジス
タ５は、従来と同様に、Ｎ型半導体基板内に拡散
等によつて形成されたＰウエル領域内に設けられ
ている。
上記構成でなるアナログスイツチ装置におい
て、まず、クロツク信号φをＬレベル、クロツク
信号をＨレベルにそれぞれ設定した場合、Ｎチ
ヤネルのデイプレツシヨン型のMOSトランジス
タ５の基板電極Ｂには予め負極性のバイアス電圧
VBが供給されているために、このMOSトランジ
スタ５のしきい値VthNはソース−基板バイアス効
果によつて負の値から正の値に変化している。し
たがつて、このとき、上記ＮチヤネルのMOSト
ランジスタ５はオフしその抵抗RNは極めて大き
な値となる。一方、クロツク信号がＨレベルで
あるためにＰチヤネルのMOSトランジスタ２の
抵抗RPも極めて大きな値となり、この結果、入
力信号INは端子４には伝達されず、出力信号
OUTは取り出されない。
て、まず、クロツク信号φをＬレベル、クロツク
信号をＨレベルにそれぞれ設定した場合、Ｎチ
ヤネルのデイプレツシヨン型のMOSトランジス
タ５の基板電極Ｂには予め負極性のバイアス電圧
VBが供給されているために、このMOSトランジ
スタ５のしきい値VthNはソース−基板バイアス効
果によつて負の値から正の値に変化している。し
たがつて、このとき、上記ＮチヤネルのMOSト
ランジスタ５はオフしその抵抗RNは極めて大き
な値となる。一方、クロツク信号がＨレベルで
あるためにＰチヤネルのMOSトランジスタ２の
抵抗RPも極めて大きな値となり、この結果、入
力信号INは端子４には伝達されず、出力信号
OUTは取り出されない。
次にクロツク信号φをＨレベル、クロツク信号
φをＨレベルにそれぞれ設定する。そしてこのと
きの入力信号INの電圧が0Vから＋5Vまでの間の
範囲で変化するものとする。いま入力信号INの
電圧変化によるソース−基板バイアス効果をより
強く受けるＮチヤネルのMOSトランジスタ５の
基板電極Ｂには予め負極性のバイアス電圧VBが
供給されているために、このMOSトランジスタ
５に与えられるソース−基板バイアス効果は入力
信号INの電圧が変化してもほとんど変化しない
ようにすることができる。このために、上記
MOSトランジスタ５のしきい値の変動はなく、
オン抵抗のしきい値変動による影響をほとんどな
くすことができる。しかも上記実施例回路ではＮ
チヤネルMOSトランジスタ５として元々しきい
値電圧が低く、オン抵抗の値が低いデイプレツシ
ヨン型のものを用いるようにしている。このた
め、しきい値電圧が低い方にシフトされ、トラン
ジスタ５の基板電極にバイアス電圧を供給するこ
とによるしきい値電圧の上昇が補償され、オン抵
抗の増大が防止されている。
φをＨレベルにそれぞれ設定する。そしてこのと
きの入力信号INの電圧が0Vから＋5Vまでの間の
範囲で変化するものとする。いま入力信号INの
電圧変化によるソース−基板バイアス効果をより
強く受けるＮチヤネルのMOSトランジスタ５の
基板電極Ｂには予め負極性のバイアス電圧VBが
供給されているために、このMOSトランジスタ
５に与えられるソース−基板バイアス効果は入力
信号INの電圧が変化してもほとんど変化しない
ようにすることができる。このために、上記
MOSトランジスタ５のしきい値の変動はなく、
オン抵抗のしきい値変動による影響をほとんどな
くすことができる。しかも上記実施例回路ではＮ
チヤネルMOSトランジスタ５として元々しきい
値電圧が低く、オン抵抗の値が低いデイプレツシ
ヨン型のものを用いるようにしている。このた
め、しきい値電圧が低い方にシフトされ、トラン
ジスタ５の基板電極にバイアス電圧を供給するこ
とによるしきい値電圧の上昇が補償され、オン抵
抗の増大が防止されている。
第５図はＮチヤネルのMOSトランジスタ５の
真性しきい値VthNを−2.5V、ＰチヤネルのMOS
トランジスタ２の真性のしきい値VthPを−1.0V、
MOSトランジスタ５の基板電極Ｂに供給される
バイアス電圧VBを−5Vとし、両MOSトランジス
タ５，２のオン時に端子３に与える入力信号IN
の電圧を0Vから＋5Vまで変化させた場合の、
MOSトランジスタ５の抵抗RNとMOSトランジス
タ２の抵抗RP、およびRNとRPの並列抵抗として
表わされる端子３，４間の抵抗RONそれぞれの特
性を表わしたものである。前記第３図に示す従来
装置の特性図では、入力信号INの電圧が＋2.5V
付近でＮチヤネルのMOSトランジスタのΔVthが
増加し、RNの値が大きく変化していたが、この
実施例装置では第５図に示すように、RNとRPと
は、入力信号INの電位が約＋2.5V付近で線対称
となるような変化をしている。すなわち、これは
ＮチヤネルのMOSトランジスタ５の基板電極Ｂ
に予めバイアス電圧VBを供給することによつて
入力信号INの電圧変化によるソース−基板バイ
アス効果を上まわるソース−基板バイアス効果を
MOSトランジスタ５に与え、RNのしきい値変化
による変化を最小におさえるようにしたからであ
る。したがつて、端子３，４間の抵抗RONはほぼ
平坦な特性となり、入力信号INの電圧に影響さ
れず、一定値とすることができる。この結果、出
力信号OUTに発生する歪を極めて小さくするこ
とができる。
真性しきい値VthNを−2.5V、ＰチヤネルのMOS
トランジスタ２の真性のしきい値VthPを−1.0V、
MOSトランジスタ５の基板電極Ｂに供給される
バイアス電圧VBを−5Vとし、両MOSトランジス
タ５，２のオン時に端子３に与える入力信号IN
の電圧を0Vから＋5Vまで変化させた場合の、
MOSトランジスタ５の抵抗RNとMOSトランジス
タ２の抵抗RP、およびRNとRPの並列抵抗として
表わされる端子３，４間の抵抗RONそれぞれの特
性を表わしたものである。前記第３図に示す従来
装置の特性図では、入力信号INの電圧が＋2.5V
付近でＮチヤネルのMOSトランジスタのΔVthが
増加し、RNの値が大きく変化していたが、この
実施例装置では第５図に示すように、RNとRPと
は、入力信号INの電位が約＋2.5V付近で線対称
となるような変化をしている。すなわち、これは
ＮチヤネルのMOSトランジスタ５の基板電極Ｂ
に予めバイアス電圧VBを供給することによつて
入力信号INの電圧変化によるソース−基板バイ
アス効果を上まわるソース−基板バイアス効果を
MOSトランジスタ５に与え、RNのしきい値変化
による変化を最小におさえるようにしたからであ
る。したがつて、端子３，４間の抵抗RONはほぼ
平坦な特性となり、入力信号INの電圧に影響さ
れず、一定値とすることができる。この結果、出
力信号OUTに発生する歪を極めて小さくするこ
とができる。
なお、この発明は上記の一実施例に限定される
ものではなく、たとえば上記実施例では、MOS
トランジスタ５のソース電極ＳとMOSトランジ
スタ２のドレイン電極Ｄとを接続し、この接続点
を入力信号の供給端子３に接続し、またMOSト
ランジスタ５のドレイン電極ＤとMOSトランジ
スタ２のソース電極Ｓとを接続し、この接続点を
出力信号取り出し端子４に接続する場合について
説明したが、これは端子４を入力信号の供給端子
として用い、さらに端子３を出力信号取り出し端
子として用いるようにしてもよい。
ものではなく、たとえば上記実施例では、MOS
トランジスタ５のソース電極ＳとMOSトランジ
スタ２のドレイン電極Ｄとを接続し、この接続点
を入力信号の供給端子３に接続し、またMOSト
ランジスタ５のドレイン電極ＤとMOSトランジ
スタ２のソース電極Ｓとを接続し、この接続点を
出力信号取り出し端子４に接続する場合について
説明したが、これは端子４を入力信号の供給端子
として用い、さらに端子３を出力信号取り出し端
子として用いるようにしてもよい。
また上記実施例では、ＮチヤネルのMOSトラ
ンジスタをＮ型半導体基板内に拡散法等によつて
形成されたＰウエル領域内に、Ｐチヤネルの
MOSトランジスタはＮ型半導体基板内にそれぞ
れ設け、上記ＮチヤネルのMOSトランジスタの
基板電極にバイアス電圧VBを供給する場合につ
いて説明したが、これはＰ型半導体基板内に拡散
法等によつて形成されたＮウエル領域内にＰチヤ
ネルのMOSトランジスタを設けかつＰ型半導体
基板内にＮチヤネルのMOSトランジスタを設け
る場合には、ＰチヤネルのMOSトランジスタの
しきい値のソース−基板バイアス効果に対する感
度がＮチヤネルのMOSトランジスタのそれより
も大きくなるので、この場合にはＰチヤネルの
MOSトランジスタの基板電極に、入力信号INの
電圧変化によりこのＰチヤネルのMOSトランジ
スタに与えられるソース−基板バイアス効果を上
まわるようなソース−基板バイアス効果を与える
バイアス電圧VB（たとえば入力信号INが0V〜＋
5Vの場合には＋5V以上の電圧）を供給すればよ
い。
ンジスタをＮ型半導体基板内に拡散法等によつて
形成されたＰウエル領域内に、Ｐチヤネルの
MOSトランジスタはＮ型半導体基板内にそれぞ
れ設け、上記ＮチヤネルのMOSトランジスタの
基板電極にバイアス電圧VBを供給する場合につ
いて説明したが、これはＰ型半導体基板内に拡散
法等によつて形成されたＮウエル領域内にＰチヤ
ネルのMOSトランジスタを設けかつＰ型半導体
基板内にＮチヤネルのMOSトランジスタを設け
る場合には、ＰチヤネルのMOSトランジスタの
しきい値のソース−基板バイアス効果に対する感
度がＮチヤネルのMOSトランジスタのそれより
も大きくなるので、この場合にはＰチヤネルの
MOSトランジスタの基板電極に、入力信号INの
電圧変化によりこのＰチヤネルのMOSトランジ
スタに与えられるソース−基板バイアス効果を上
まわるようなソース−基板バイアス効果を与える
バイアス電圧VB（たとえば入力信号INが0V〜＋
5Vの場合には＋5V以上の電圧）を供給すればよ
い。
さらにＮチヤネルのMOSトランジスタおよび
ＰチヤネルのMOSトランジスタそれぞれの基板
の不純物濃度が高い場合には、上記のような各バ
イアス電圧をそれぞれの基板電極に供給するよう
にしてもよい。
ＰチヤネルのMOSトランジスタそれぞれの基板
の不純物濃度が高い場合には、上記のような各バ
イアス電圧をそれぞれの基板電極に供給するよう
にしてもよい。
以上説明したようにこの発明によれば、アナロ
グ信号電圧によりMOS型電界効果トランジスタ
に与えられるソース−基板バイアス効果を上まわ
るようなソース−基板バイアス効果を上記トラン
ジスタに与える、バイアス電圧を基板電極に供給
するようにしたので、出力信号に発生する歪を極
めて小さくすることができるアナログスイツチ装
置を提供することができる。
グ信号電圧によりMOS型電界効果トランジスタ
に与えられるソース−基板バイアス効果を上まわ
るようなソース−基板バイアス効果を上記トラン
ジスタに与える、バイアス電圧を基板電極に供給
するようにしたので、出力信号に発生する歪を極
めて小さくすることができるアナログスイツチ装
置を提供することができる。
第１図は従来のアナログスイツチ装置の回路構
成図、第２図は同装置を構成するMOS型電界効
果トランジスタの構造断面図、第３図は同従来装
置の特性図、第４図はこの発明の一実施例の回路
構成図、第５図は同実施例装置の特性図である。 １…Ｎチヤネルでエンハンスメント型のMOS
型電界効果トランジスタ、２…Ｐチヤネルでエン
ハンスメント型のMOS型電界効果トランジスタ、
３…入力信号の供給端子、４…出力信号の取り出
し端子、５…Ｎチヤネルでデイプレツシヨン型の
MOS型電界効果トランジスタ、１１…Ｎ型半導
体基板、１２…Ｐウエル領域。
成図、第２図は同装置を構成するMOS型電界効
果トランジスタの構造断面図、第３図は同従来装
置の特性図、第４図はこの発明の一実施例の回路
構成図、第５図は同実施例装置の特性図である。 １…Ｎチヤネルでエンハンスメント型のMOS
型電界効果トランジスタ、２…Ｐチヤネルでエン
ハンスメント型のMOS型電界効果トランジスタ、
３…入力信号の供給端子、４…出力信号の取り出
し端子、５…Ｎチヤネルでデイプレツシヨン型の
MOS型電界効果トランジスタ、１１…Ｎ型半導
体基板、１２…Ｐウエル領域。
Claims (1)
- 【特許請求の範囲】 １ デイプレツシヨン型のMOS型電界効果トラ
ンジスタに、アナログ信号を入力するためのある
いはアナログ信号を出力するためのソース電極、
ドレイン電極、このトランジスタを導通制御する
ための制御信号が入力されるゲート電極及び基板
電極を設け、ソース・基板バイアス効果によりし
きい値の変化特性においてしきい値が大きくかつ
しきい値の変化の幅が小さな領域を動作領域とす
るようなバイアス電圧を上記トランジスタの基板
電極に供給し、ソース−基板バイアス効果による
しきい値の変化の小さな領域で上記トランジスタ
を動作させることにより入力アナログ信号の電圧
変化に対する上記トランジスタのオン抵抗の変化
を小さくして出力アナログ信号の歪を少なくし得
るように構成したことを特徴とするアナログスイ
ツチ装置。 ２ 半導体基板内に設けられるエンハンスメント
型で第１チヤネルの第１のMOS型電界効果トラ
ンジスタ及び上記基板内に形成され基板の不純物
濃度よりも高い不純物濃度を有する島領域内に設
けられるデイプレツシヨン型で第２チヤネルの第
２のMOS型電界効果トランジスタを備え、上記
第１、第２のMOS型電界効果トランジスタそれ
ぞれの信号伝達電極をこれら両トランジスタが並
列接続されるように接続し、この両トランジスタ
の各電極接続点をアナログ信号入力端あるいはア
ナログ信号出力端とし、上記島領域に上記第
2MOS型電界効果トランジスタの基板電極を設
け、ソース・基板バイアス効果によるしきい値の
変化特性においてしきい値が大きくかつしきい値
の変化の幅が小さな領域を動作領域とするような
バイアス電圧を上記第２のMOS型電界効果トラ
ンジスタの基板電極に供給し、入力アナログ信号
の電圧変化に対する上記第２のMOS型電界効果
トランジスタのオン抵抗の変化を小さくして出力
アナログ信号の歪を少なくし得るように構成した
ことを特徴とするアナログスイツチ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111935A JPS5813030A (ja) | 1981-07-17 | 1981-07-17 | アナログスイッチ装置 |
| DE3226339A DE3226339C2 (de) | 1981-07-17 | 1982-07-14 | Analoge Schaltervorrichtung mit MOS-Transistoren |
| US06/398,356 US4529897A (en) | 1981-07-17 | 1982-07-15 | Analog switch device having threshold change reducing means |
| FR8212498A FR2509931B1 (ja) | 1981-07-17 | 1982-07-16 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111935A JPS5813030A (ja) | 1981-07-17 | 1981-07-17 | アナログスイッチ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5813030A JPS5813030A (ja) | 1983-01-25 |
| JPH0366850B2 true JPH0366850B2 (ja) | 1991-10-18 |
Family
ID=14573816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56111935A Granted JPS5813030A (ja) | 1981-07-17 | 1981-07-17 | アナログスイッチ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5813030A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6246470A (ja) * | 1985-08-23 | 1987-02-28 | Toshiba Corp | 磁気デイスク装置 |
| GB2327544B (en) * | 1997-07-16 | 2001-02-07 | Ericsson Telefon Ab L M | Electronic analogue switch |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5323260A (en) * | 1976-08-17 | 1978-03-03 | Torio Kk | Mosfet transistor switch circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53129262U (ja) * | 1977-05-02 | 1978-10-13 |
-
1981
- 1981-07-17 JP JP56111935A patent/JPS5813030A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5323260A (en) * | 1976-08-17 | 1978-03-03 | Torio Kk | Mosfet transistor switch circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5813030A (ja) | 1983-01-25 |
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