JPH01185023A - 計数回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 入力信号を一定条件のもとにプラス１カウントアツプす
る計数回路に関し、 簡易な回路構成でしかも処理ビット数が増大しても僅か
な回路規模の増大で構成出来るプラス１計数回路を実現
することを目的とし、 複数ビットの入力データビットをプラス１カウントアン
プする計数回路であって、プラス１カウントアツプする
手段を、Ｎビットの入力データビットと次段の論理積回
路の出力との論理積を取る論理積回路と、入力データビ
ットとプラス１カウントアツプ処理を制御する制御信号
との論理積を取る最終段の論理積回路と、入力データビ
ットと次段の論理積回路の出力との否定論理和を取る否
定論理和回路と、入力データビットと制御信号との否定
論理和を取る最終段の否定論理和回路と、全段の論理積
回路のそれぞれの出力と、全段の否定論理和回路のそれ
ぞれの出力とを否定論理和する否定論理和回路とで構成
し、入力データビットのそれぞれのビットに対応させて
１つの論理積回路と２つの否定論理和回路を組み合わせ
、制御信号がオンの時入力データビットをプラス１カウ
ントアツプするように構成する。

〔産業上の利用分野〕

本発明は、入力信号を一定条件のもとにプラス１カウン
トアツプする計数回路に関する。

例えば、複数ピットの入力データ中から同期データビッ
トを識別して、入力データの同期処理を行う多重同期処
理回路にあっては、入力データの同期状況により同期デ
ータビットを遷移させて同期合わせ処理を行う。

この時の同期データビットを遷移させる回路を通常は、
複数ビットのカウンタを用いて使用しており、従って処
理する複数ビットが多くなるとカウンタの構成規模も大
きくなり、これらを解決した計数回路が必要となる。

〔従来の技術〕

第３図は従来例を説明する図、第４図は同期処理状況を
説明するタイムチャート図をそれぞれ示す。

第３図に示す多重同期処理回路１０（ｌは、多重処理さ
れた入力データΦ中から同期データビット■（本例の場
合４ビツト）を識別する同期識別回路ｌと、 同期識別回路１から出力される同期データビット■、ロ
ード（ＬＯＡＤ）信号■及びイネーブル（ＥＮ）信号■
と、図示省略した制御回路から出力されるクロックＣＬ
Ｋを入力し、同期データビット■が入力した時点にロー
ド（ＬＯＡＤ）信号■、イネーブル（ＥＮ）信号■及び
クロックＣＬＫがオンになると同期データビット■をプ
ラス１するカウンタ２と、 カウンタ２の出力■を記憶するメモリ３とを具備してい
る。

尚、同期識別回路１は入力データ■中から同期データビ
ット■を識別する回路と、ロード（ＬＯＡＤ）信号■及
びイネーブル（ＥＮ）信号■を入力データ■を基に生成
する２つの信号生成回路とを有するものとする。

カウンタ２は４ビツトのカウンタとし、同期データピン
ト■が第３図に示すように４ビツトの場合は、１つのカ
ウンタで対応し同期データビット■のビット数が増える
に伴いカウンタ数を増やすことで対応する。

入力データ■がメモリ３から読出した同期データ■と比
較し同期状態にある時は、同期識別回路１はイネーブル
（ＥＮ）信号■をオフにするため、同期データビット■
はカウンタ２によりプラス１カウントアツプされること
なく出力され、その出力■をメモリ３に記憶する。

入力データ■がメモリ３がら読出した同期データ■と比
較し非同期状態にある時は、同期識別回路ｌはイネーブ
ル（Ｅ　Ｎ）信号■をオンにし、同期データビット■は
カウンタ２によりプラス１カウントアツプして同期の確
立を図りその出力■をメモリ３に記憶する。

尚、上記処理のタイムチャートを第４図に示す。

即ち、メモリ３から読出した同期データ■（＃Ｉ。

＃２．・・・）と入力データ■とを比較照合し、同期デ
ータビット■を識別すると共にその同期状態を認識し、
カウンタ２にて同期処理を行った後同期データビット■
をメモリ３に書込む状況が示されている。

〔発明が解決しようとする問題点〕

上述のようにして使用されるカウンタ２は、大規模集積
回路（ＬＳｉ）のセルとしては４ビツト　−カウンタで
あり、この４ビツトカウンタはベーシックセル（ＢＣ）
数として約５０８Ｃセルを必要とする。

しかも、同期処理のビット数が増大すれば、それに応じ
て４ビツトカウンタを増加させることになり、その公吏
にカウンタ２の回路規模が増大することになる。

本発明は、簡易な回路構成でしかも処理ビット数が増大
しても僅かな回路規模の増大で構成出来るプラス１計数
回路を実現することを目的とする。

〔問題点を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す本発明の原理ブロック図中のＩＨＩ）〜Ｉ
Ｈｎ−１）は入力データビット■と次段の論理積回路の
出力との論理積を取る論理積回路であり、１１　（ｎ）
は入力データビット■とプラス１カウントアツプを制御
する制御信号■との論理積を取る最終段の論理積回路で
あり、 １２（１）〜１２（ｎ−１）は入力データビット■と次
段の論理積回路の出力との否定論理和を取る否定論理和
回路であり、 ＩＨｎ）は入力データビット■と制御信号■との否定論
理和を取る最終段の否定論理和回路であり、１３（１）
〜１３（ｎ）は論理積回路ＩＨＩ）〜ＩＨｎ）の出力と
、否定論理和回路１２（１）〜１２　（ｎ）の出力とを
否定論理和する否定論理和回路であり、かかる手段で計
数回路を構成することにより本問題点を解決するための
手段とする。

〔作　用〕

Ｎビットの入力データビット■が入力した時、制御信号
■がオフであれば入力データビット■のそれぞれのビッ
トに対応して設けられている１つの論理積回路１１（１
）〜１１（ｎ）と、２つの否定論理和回路１２（１）　
〜１２（ｎ）　、　１３（１）　〜１３（ｎ）の組み合
わせをそのままで通過させる。

次に、制御信号■がオンであれば１つの論理積回路１１
（１）〜１１（ｎ）と、２つの否定論理和回路１２（１
）〜１２（ｎ）　、　１３（１）〜１３（ｎ）の組み合
わせにて入力データビット■をプラス１カウントアツプ
して出力するように構成することにより、簡易な構成の
計数回路を提供することが可能となる。

〔実施例〕

以下本発明の要旨を第２図に示す実施例により具体的に
説明する。

第２図は本発明の詳細な説明する図を示す。

尚、企図を通じて同一符号は同一対象物を示す。

第２図に示す本発明の実施例は、４ビツトで表示される
同期データビット■をプラス１カウントアンプする計数
回路２０を有する多重同期処理回路１００ａを示す。

尚、入力データ■から同期データビット■を識別する同
期識別回路１０は、第３図で説明した同期識別回路１の
内容のうち、入力データ■から信号を生成する２つの信
号生成回路の代わりに、制御信号■を生成する１つの制
御信号発生回路を具備するものとする。

又、この制御信号■は計数回路２０にてプラス１カウン
トアツプ処理を制御するための信号であり、オンの時プ
ラス１カウントアツプ処理を行い、オフの時はそのまま
で出力するものとする。

更に、多重同期処理回路１００ａを構成するメモリ３は
第３図で説明したのと同一の内容とし、多重同期処理回
路１０Ｑａの処理手順も第４図に示す通りとする。

同期識別回路１０の出力である同期データビット■が例
えば“０００１　”とするとＡ４〜Ａ２端子が０″、Ａ
１端子が“ｌ”となり出力される。

この時、制御信号■が“１”となれば、論理積回路１１
（４）の出力が“１”、否定論理和回路１２（４）の出
力が“０”となり、否定論理和回路１３（４）の出力は
“０”となる。

次に、論理積回路１１（３）の出力が“Ｏ”、否定論理
和回路１２（３）の出力も“０”となり、よって否定論
理和回路１３（３）の出力が“１″となる。

このようにして、計数回路２０の出力■は“００１０”
となり、入力する同期データビット■に対して計数回路
２０の出力■はプラス１カウントアツプされる。

第２図に示す本実施例の計数回路２０をなす論理積回路
は２ＢＣセル、否定論理和回路はＩＢＣセルで構成出来
るため、第３図に説明した４ビツトカウンタ２の約５０
８Ｃセルに対して約１／３のＢＣセル数に削減すること
が可能となる。

しかも、取り扱うビットが増加する場合も１ビツト当た
り４ＢＣセルの増加で容易に対応可能となる。

〔発明の効果〕

以上のような本発明によれば、大幅に回路規模が削減さ
れる計数回路を提供することが出来ると言う効果がある
。

【図面の簡単な説明】

第１図は本発明の詳細な説明する図、 第２図は本発明の詳細な説明する図、 第３図は従来例を説明する図、 第４図は同期処理状況を説明するタイムチャート図、 をそれぞれ示す。 図において、 １．１０は同期識別回路、　　　２はカウンタ、３はメ
モリ、 ＩＨＩ）　〜１１（ｎ）は論理積回路、１２（１）　〜
１２（ｎ）、１３（１）　〜１３（ｎ）は否定論理和回
路、２０は計数回路、 １００、１００ａは多重同期処理回路、をそれぞれ示す
。 本宅１Ｍの原是ε説、叶１つ図 策１　図

Claims (1)

1. 【特許請求の範囲】 複数ビットの入力データビット（［７］）をプラス１カ
   ウントアップする計数回路であって、 プラス１カウントアップする手段を、Ｎビットの前記入
   力データビット（［７］）と次段の論理積回路の出力と
   の論理積を取る論理積回路（１１（１）〜１１（ｎ−１
   ））と、 前記入力データビット（［７］）とプラス１カウントア
   ップ処理を制御する制御信号（［６］）との論理積を取
   る最終段の論理積回路（１１（ｎ））と、前記入力デー
   タビット（［７］）と次段の論理積回路の出力との否定
   論理和を取る否定論理和回路（１２（１）〜１２（ｎ−
   １））と、 前記入力データビット（［７］）と前記制御信号（［６
   ］）との否定論理和を取る最終段の否定論理和回路（１
   ２（ｎ））と、 全段の前記論理積回路（１１（１）〜１１（ｎ））のそ
   れぞれの出力と、全段の前記否定論理和回路（１２（１
   ）〜１２（ｎ））のそれぞれの出力とを否定論理和する
   否定論理和回路（１３（１）〜１３（ｎ））とで構成し
   、前記入力データビット（［７］）のそれぞれのビット
   に対応させて１つの論理積回路と２つの否定論理和回路
   を組み合わせ、前記制御信号（［６］）がオンの時前記
   入力データビット（［７］）をプラス１カウントアップ
   することを特徴とする計数回路。