JPH01181347A - スペクトラム拡散受信機 - Google Patents
スペクトラム拡散受信機Info
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- JPH01181347A JPH01181347A JP63007142A JP714288A JPH01181347A JP H01181347 A JPH01181347 A JP H01181347A JP 63007142 A JP63007142 A JP 63007142A JP 714288 A JP714288 A JP 714288A JP H01181347 A JPH01181347 A JP H01181347A
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- JP
- Japan
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- circuit
- output
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- spike
- latch circuit
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- 230000002596 correlated effect Effects 0.000 claims description 12
- 238000006243 chemical reaction Methods 0.000 claims description 10
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- 238000012545 processing Methods 0.000 claims description 3
- 230000007257 malfunction Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
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- 238000000034 method Methods 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
本発明はスペクトラム拡散通信方式で使用される受信機
、特にそのピークホールド回路に関する。
、特にそのピークホールド回路に関する。
B0発明の概要
相関器によって、受信信号と基準信号の相関を取ること
によって、相関スパイクを得、その相関スパイクをピー
クホールド回路によってピークホールドしたホールド値
を受信信号処理に用いるスペクトラム拡散受信機におい
て、相関スパイク値をA/D変換するA/D変換回路と
、上記A/D変換回路の出力をラッチするラッチ回路と
、上記ラッチ回路の出力と、上記A/D変換回路の出力
とを比較する比較回路とを有し、上記比較回路の出力で
、上記ラッチ回路のラッチ動作を制御する手段によって
、前記ピークホールド回路のホールド値を得るスペクト
ラム拡散受信機。
によって、相関スパイクを得、その相関スパイクをピー
クホールド回路によってピークホールドしたホールド値
を受信信号処理に用いるスペクトラム拡散受信機におい
て、相関スパイク値をA/D変換するA/D変換回路と
、上記A/D変換回路の出力をラッチするラッチ回路と
、上記ラッチ回路の出力と、上記A/D変換回路の出力
とを比較する比較回路とを有し、上記比較回路の出力で
、上記ラッチ回路のラッチ動作を制御する手段によって
、前記ピークホールド回路のホールド値を得るスペクト
ラム拡散受信機。
C0従来の技術
スペクトラム拡散通信方式においては、相関器出力が変
動しても、それに追従して適切な閾値信号を得て、目的
の相関出力を検出できることが必要である。
動しても、それに追従して適切な閾値信号を得て、目的
の相関出力を検出できることが必要である。
従来方式としては1例えば特公昭60−5639号「ス
ペクトラム拡散通信方式における受信回路」に示される
方式がある。
ペクトラム拡散通信方式における受信回路」に示される
方式がある。
この方式は、マツチドフィルタ出力の正負の相関スパイ
クをそれぞれピークホールド回路によってピークホール
ドした後に合成し、このピークホールド値に比例する閾
値信号を発生させ、閾値回路とし、相関スパイクを検出
し、データ復調を行うもので、その回路構成を第3図に
示す、第3図中、21は相関器、22はピークホールド
回路、23は演算回路、24はフリップフロップ、25
はシフトクロック発生器、26はシフト回路、27はP
N符号、28は遅延回路、29.30は掛算器で、ここ
では−1を掛けて反転器の役割を果たしている。すなわ
ち、ピークホールド回路31は正極性のピークを保持し
、ピークホールド回路32は負極性のピークを保持する
。そのピーク値から可変抵抗R1を介し閾値信号を得、
33では正極性の相関スパイクを検出し、比較器34で
は負極性の相関スパイクを検出する。
クをそれぞれピークホールド回路によってピークホール
ドした後に合成し、このピークホールド値に比例する閾
値信号を発生させ、閾値回路とし、相関スパイクを検出
し、データ復調を行うもので、その回路構成を第3図に
示す、第3図中、21は相関器、22はピークホールド
回路、23は演算回路、24はフリップフロップ、25
はシフトクロック発生器、26はシフト回路、27はP
N符号、28は遅延回路、29.30は掛算器で、ここ
では−1を掛けて反転器の役割を果たしている。すなわ
ち、ピークホールド回路31は正極性のピークを保持し
、ピークホールド回路32は負極性のピークを保持する
。そのピーク値から可変抵抗R1を介し閾値信号を得、
33では正極性の相関スパイクを検出し、比較器34で
は負極性の相関スパイクを検出する。
D0発明が解決しようとする問題点
しかし、この回路構成には、以下の問題点がある。この
ピークホールド回路22は、相関スパイクを完全にピー
クホールドする場合、相関スパイク幅が非常に細いため
、ダイオードD1もしくはD2の内部抵抗とコンデンサ
C1もしくはC2による時定数を非常に小さくしなけれ
ばならない。つまり、充電時定数を小さくする必要があ
る。
ピークホールド回路22は、相関スパイクを完全にピー
クホールドする場合、相関スパイク幅が非常に細いため
、ダイオードD1もしくはD2の内部抵抗とコンデンサ
C1もしくはC2による時定数を非常に小さくしなけれ
ばならない。つまり、充電時定数を小さくする必要があ
る。
逆に、相関スパイク−周期分はどこのピーク値をホール
ドする場合、ドループと呼ばれるホールド値の減少を抑
えるために、抵抗R1もしくはR2とコンデンサC0も
しくはC2から成る時定数を大きくせねばならない。つ
まり、放電時定数を大きくする必要がある。
ドする場合、ドループと呼ばれるホールド値の減少を抑
えるために、抵抗R1もしくはR2とコンデンサC0も
しくはC2から成る時定数を大きくせねばならない。つ
まり、放電時定数を大きくする必要がある。
第3図に示される回路構成により、変動する相関スパイ
クφ(1)に対応して変動する閾値信号を設定する上で
、ピークホールド回路31もしくは32の放電時定数R
IC1もしくはR,C,を大きくしなければならないこ
とは第4図に示されるように明白である。
クφ(1)に対応して変動する閾値信号を設定する上で
、ピークホールド回路31もしくは32の放電時定数R
IC1もしくはR,C,を大きくしなければならないこ
とは第4図に示されるように明白である。
次に、ピーク値の変動に対する追従を考えた場合、ホー
ルド性が良好なピークホールド回路、すなわち放電時定
数が大きなピークホールド回路の場合、ピーク値の減少
に対する追従性が悪くなる。
ルド性が良好なピークホールド回路、すなわち放電時定
数が大きなピークホールド回路の場合、ピーク値の減少
に対する追従性が悪くなる。
これを第5図によって説明する。
第5図に示されるようなレベル変動を生じている相関ス
パイクφ(t)(この場合、データは1゜1、O,O,
に対応する)が、ピークホールド回路22に入力された
場合、ピークホールド回路31および32の値は、b)
およびC)のsAおよびsBとなる。
パイクφ(t)(この場合、データは1゜1、O,O,
に対応する)が、ピークホールド回路22に入力された
場合、ピークホールド回路31および32の値は、b)
およびC)のsAおよびsBとなる。
ここで、正極性の相関スパイク1より小さい相関スパイ
ク2、もしくは負極性の相関スパイク3より小さい相関
スパイク4が得られた場合に、コンデンサC1もしくは
C2は、充電されず、放電を続ける。すなわち、放電に
よるドループ以上にピーク値が減少した場合、そのピー
ク値は、検出できないことになる。さらに、閾値信号S
cおよびSDが第5図a)のように設定されていると、
相関スパイク1は検出できるが、相関スパイク2゜3.
4は検出できないことになる。
ク2、もしくは負極性の相関スパイク3より小さい相関
スパイク4が得られた場合に、コンデンサC1もしくは
C2は、充電されず、放電を続ける。すなわち、放電に
よるドループ以上にピーク値が減少した場合、そのピー
ク値は、検出できないことになる。さらに、閾値信号S
cおよびSDが第5図a)のように設定されていると、
相関スパイク1は検出できるが、相関スパイク2゜3.
4は検出できないことになる。
それに伴って、入力データに対し復調データd(1)は
誤ったデータとなる。第5図中、d)およびe)は第3
図のそれぞれsBおよびd(t)の波形を示す。
誤ったデータとなる。第5図中、d)およびe)は第3
図のそれぞれsBおよびd(t)の波形を示す。
本発明の目的は、受信信号レベルの変動に伴い、相関器
出力が変動した場合でも、変動に確実に追従したピーク
ホールド回路を提供することにある。
出力が変動した場合でも、変動に確実に追従したピーク
ホールド回路を提供することにある。
E1問題点を解決するための手段
上記目的を達成するために、本発明による、相関器によ
って受信信号と基準信号の相関を取ることによって、相
関スパイクを得、その相関スパイクをピークホールド回
路によってピークホールドしたホールド値を受信信号処
理に用いるスペクトラム拡散受信機において、相関スパ
イク値をA/D変換するA/D変換回路と、該A/D変
換回路の出力をラッチするラッチ回路と、該ラッチ回路
の出力と、上記A/D変換回路の出力とを比較する比較
回路と、該比較回路の出力によって、上記ラッチ回路の
ラッチ動作を制御する手段とを含むことを要旨とする。
って受信信号と基準信号の相関を取ることによって、相
関スパイクを得、その相関スパイクをピークホールド回
路によってピークホールドしたホールド値を受信信号処
理に用いるスペクトラム拡散受信機において、相関スパ
イク値をA/D変換するA/D変換回路と、該A/D変
換回路の出力をラッチするラッチ回路と、該ラッチ回路
の出力と、上記A/D変換回路の出力とを比較する比較
回路と、該比較回路の出力によって、上記ラッチ回路の
ラッチ動作を制御する手段とを含むことを要旨とする。
本発明の有利な実施の態様においては、上記ラッチ回路
にストアされているラッチ内容を所望のタイミングでク
リアする手段を含む。
にストアされているラッチ内容を所望のタイミングでク
リアする手段を含む。
F0作用
相関器出力をA/D変換し、ラッチ回路および比較回路
により、相関器出力−周期分ごとに相関器出力のピーク
値を保持するディジタルピークホールド回路を構成し、
ピークホールド動作を確実ならしめる。
により、相関器出力−周期分ごとに相関器出力のピーク
値を保持するディジタルピークホールド回路を構成し、
ピークホールド動作を確実ならしめる。
G、実施例
以下に1図面を参照しながら、実施例を用いて本発明を
一層詳細に説明するが、それらは例示に過ぎず1本発明
の枠を越えることなしにいろいろな変形や改良があり得
ることは勿論である。
一層詳細に説明するが、それらは例示に過ぎず1本発明
の枠を越えることなしにいろいろな変形や改良があり得
ることは勿論である。
第1図は本発明によるスペクトラム拡散受信機で使用さ
れる相関パルス発生回路の構成を示すブロック図、第2
図は第1図に示す回路の各部における信号のタイミング
チャートである。第1図中、1は相関器およびP D
I (Po5t DetectionI ntegra
tion :積分回路)、2はA/D変換器、3は反転
回路、4,5,8.11はラッチ回路、6.7,14,
15は比較回路、9,10はゲート回路、12,13は
閾値設定回路、16.17はディジタルピークホールド
回路を表わす。
れる相関パルス発生回路の構成を示すブロック図、第2
図は第1図に示す回路の各部における信号のタイミング
チャートである。第1図中、1は相関器およびP D
I (Po5t DetectionI ntegra
tion :積分回路)、2はA/D変換器、3は反転
回路、4,5,8.11はラッチ回路、6.7,14,
15は比較回路、9,10はゲート回路、12,13は
閾値設定回路、16.17はディジタルピークホールド
回路を表わす。
A/D変換器2は、サンプリング信号すを基に、相関ス
パイクaをA/D変換し、出力Cを得る。
パイクaをA/D変換し、出力Cを得る。
ここで、相関スパイクaが存在する期間をサンプリング
した結果は、A/D変換器2の出力Cの斜線部、にある
。
した結果は、A/D変換器2の出力Cの斜線部、にある
。
次に、A/D変換器2の出力Cを経路1および経路2に
分岐子る。経路1は正極性相関スパイクを検出するため
の経路であり、経路2は負極性相関スパイクを検出する
ための経路である。
分岐子る。経路1は正極性相関スパイクを検出するため
の経路であり、経路2は負極性相関スパイクを検出する
ための経路である。
経路2はA/D変換器2の出力CのNビットのデータを
極性反転することによって経路1と同様の回路構成で実
現可能である。したがってA/D変換器2の後、経路2
は反転回路3に入力される。
極性反転することによって経路1と同様の回路構成で実
現可能である。したがってA/D変換器2の後、経路2
は反転回路3に入力される。
経路2において反転回路3以下の回路構成は経路1と同
一であるから、経路1のみの動作を説明する。
一であるから、経路1のみの動作を説明する。
A/D変換器2の出力Cはラッチ回路4および比較回路
6に入力される。比較回路6では、A/D変換器2の出
力Cとラッチ回路4にストアされているデータfを比較
し、A/D変換器2の出力Cのデータの方が大きいと判
断された場合に、パルス出力dを得る。このパルスdを
トリガとして。
6に入力される。比較回路6では、A/D変換器2の出
力Cとラッチ回路4にストアされているデータfを比較
し、A/D変換器2の出力Cのデータの方が大きいと判
断された場合に、パルス出力dを得る。このパルスdを
トリガとして。
ラッチ回路4は、A/D変換器2の出力Cのデータをス
トアし、ラッチ回路4のデータfを更新する。
トアし、ラッチ回路4のデータfを更新する。
このようにA/D変換器2の出力Cとラッチ回路4のデ
ータfを順次比較し、ラッチ回路4がストアするデータ
fを更新することによってA/D変換器2の出力Cの最
大値を求めるディジタルピークホールド回路16を構成
する。
ータfを順次比較し、ラッチ回路4がストアするデータ
fを更新することによってA/D変換器2の出力Cの最
大値を求めるディジタルピークホールド回路16を構成
する。
ラッチ回路4は相関スパイクの周期ごとにクリア信号e
によってストアされている内容fをクリアし、新たな相
関スパイク−周期分のピークホールドを行なう。クリア
信号eのパルスの周期は、相関スパイクの周期と同じで
ある。つまり、この回路構成によるディジタルピークホ
ールド回路であれば、相関スパイク−周期分におけるピ
ーク値は確実に保持できる。
によってストアされている内容fをクリアし、新たな相
関スパイク−周期分のピークホールドを行なう。クリア
信号eのパルスの周期は、相関スパイクの周期と同じで
ある。つまり、この回路構成によるディジタルピークホ
ールド回路であれば、相関スパイク−周期分におけるピ
ーク値は確実に保持できる。
次に、ラッチ回路4にストアされている相関スパイク−
周期分におけるA/D変換器2の出力Cの最大値を、ラ
ッチ回路4をクリア信号eによってクリアする前にラッ
チ回路8に信号りをトリガとし、ストアする。ここで、
ゲート回路9は、クリア信号eのパルスが入力されるま
でに正極性相関パルスjが入力されたら、イネーブル信
号gを通過させ、ラッチ回路8に信号りを入力させる。
周期分におけるA/D変換器2の出力Cの最大値を、ラ
ッチ回路4をクリア信号eによってクリアする前にラッ
チ回路8に信号りをトリガとし、ストアする。ここで、
ゲート回路9は、クリア信号eのパルスが入力されるま
でに正極性相関パルスjが入力されたら、イネーブル信
号gを通過させ、ラッチ回路8に信号りを入力させる。
正極性相関パルスjが、存在しなかった時には。
ゲートをかけ、信号りには何も出力されず、ラッチ回路
8はトリガパルスを受けないため、ラッチ回路8の出力
iは変わらない。
8はトリガパルスを受けないため、ラッチ回路8の出力
iは変わらない。
ラッチ回路8は相関スパイク−周期分のピーク値を保持
し、正極性相関パルスの存在により、さらに次の相関ス
パイク−周期分において、現在保持している相関スパイ
ク−周期分のピーク値データを更新するかしないかの判
定を行なう。
し、正極性相関パルスの存在により、さらに次の相関ス
パイク−周期分において、現在保持している相関スパイ
ク−周期分のピーク値データを更新するかしないかの判
定を行なう。
このような構成をとることによって、相関スパイクaの
一周期内で、確実に相関スパイクのピーク値を保持でき
、かつピーク値の変動にも追従できるとともに、相関ス
パイクの極性が変化した場合の誤動作を無くすることが
可能である。
一周期内で、確実に相関スパイクのピーク値を保持でき
、かつピーク値の変動にも追従できるとともに、相関ス
パイクの極性が変化した場合の誤動作を無くすることが
可能である。
次にラッチ回路8の出力データiは閾値設定回路12に
入力される。ここでは、ラッチ回路8の出力データiと
乗算係数を表わす制御信号にの演算が行なわれ、閾値信
号Qを発生する。この閾値信号Qは、Nビットのディジ
タル信号である。なお、制御信号には、例えばCPU等
で発生される。
入力される。ここでは、ラッチ回路8の出力データiと
乗算係数を表わす制御信号にの演算が行なわれ、閾値信
号Qを発生する。この閾値信号Qは、Nビットのディジ
タル信号である。なお、制御信号には、例えばCPU等
で発生される。
次に閾値設定回路12で得られた閾値信号Qは比較回路
14に入力される。比較回路14ではA/D変換器2の
出力Cと閾値信号Ωを比較し、閾値信号Qよりも大きい
A/D変換器2の出力Cが入力された時、出力jを得る
。このように相関スパイクに対応した相関パルスjが得
られる。
14に入力される。比較回路14ではA/D変換器2の
出力Cと閾値信号Ωを比較し、閾値信号Qよりも大きい
A/D変換器2の出力Cが入力された時、出力jを得る
。このように相関スパイクに対応した相関パルスjが得
られる。
さらに、補足すると、ディジタルピークホールド回路1
6で得られた相関スパイク−周期内のA/D変換器2の
出力Cのピーク値をラッチ回路8にストアすることで、
次の一周期における閾値信号Qが設定できることになる
。仮りにその一周期内の閾値信号Qを越えるA/D変換
器2の出力Cが無く、相関パルスjが得られなくても、
ラッチ回路8のデータiは保持されたままであるので、
さらにその次の一周期にも閾値信号Qは同じ値として設
定されることになる。
6で得られた相関スパイク−周期内のA/D変換器2の
出力Cのピーク値をラッチ回路8にストアすることで、
次の一周期における閾値信号Qが設定できることになる
。仮りにその一周期内の閾値信号Qを越えるA/D変換
器2の出力Cが無く、相関パルスjが得られなくても、
ラッチ回路8のデータiは保持されたままであるので、
さらにその次の一周期にも閾値信号Qは同じ値として設
定されることになる。
よって、第2図に示されるように、負極性相関スパイク
が存在する周期内でのディジタルピークホールド回路1
6のラッチ回路4にストアされているデータfは、雑音
レベルを示しているが、前の周期のピーク値をラッチ回
路8で保持する限り。
が存在する周期内でのディジタルピークホールド回路1
6のラッチ回路4にストアされているデータfは、雑音
レベルを示しているが、前の周期のピーク値をラッチ回
路8で保持する限り。
比較回路14で相関パルスjの誤検出はない。
さらに、負極性相関スパイクの次の周期における相関ス
パイクの検出のための閾値信号Qは、ラッチ回路8の出
力iによって設定が可能であり、相関スパイクのみを検
出可能とする。
パイクの検出のための閾値信号Qは、ラッチ回路8の出
力iによって設定が可能であり、相関スパイクのみを検
出可能とする。
H0発明の詳細
な説明した通り、本発明によれば、入力レベルの変動に
よる相関器出力変動を生じた場合でも、正確なピークホ
ールド動作を行なうことができるという利点が得られる
。
よる相関器出力変動を生じた場合でも、正確なピークホ
ールド動作を行なうことができるという利点が得られる
。
第1図は本発明によるスペクトラム拡散受信機で使用さ
れる相関パルス発生回路の構成を示すブロック図、第2
図は第1図に示す回路の各部における信号のタイミング
チャート、第3図は従来の相関パルス発生回路の回路図
、第4図は放電時定数が小さい場合および放電時定数が
大きい場合の電圧波形図、第5図は第3図に示す回路の
各部における信号波形図である。 1・・・・・・・・・相関器およびPDI、2・・・・
・・・・・A/D変換器、3・・・・・・・・・反転回
路、4,5,8.11・・・・・・・・・ラッチ回路、
6,7,14,15・・・・・・・・・比較回路、9,
10・・・・・・・・・ゲート回路、12.13・・・
・・・・・・閾値設定回路、16,17・・・・・・・
・・ディジタルピークホールド回路。 特許出願人 クラリオン株式会社代理人 弁
理士 永 1)武 三 部手続補正書 昭和63年12月27日
れる相関パルス発生回路の構成を示すブロック図、第2
図は第1図に示す回路の各部における信号のタイミング
チャート、第3図は従来の相関パルス発生回路の回路図
、第4図は放電時定数が小さい場合および放電時定数が
大きい場合の電圧波形図、第5図は第3図に示す回路の
各部における信号波形図である。 1・・・・・・・・・相関器およびPDI、2・・・・
・・・・・A/D変換器、3・・・・・・・・・反転回
路、4,5,8.11・・・・・・・・・ラッチ回路、
6,7,14,15・・・・・・・・・比較回路、9,
10・・・・・・・・・ゲート回路、12.13・・・
・・・・・・閾値設定回路、16,17・・・・・・・
・・ディジタルピークホールド回路。 特許出願人 クラリオン株式会社代理人 弁
理士 永 1)武 三 部手続補正書 昭和63年12月27日
Claims (2)
- (1)相関器によって、受信信号と基準信号の相関を取
ることによって、相関スパイクを得、その相関スパイク
をピークホールド回路によってピークホールドしたホー
ルド値を受信信号処理に用いるスペクトラム拡散受信機
において、 (a)相関スパイク値をA/D変換するA/D変換回路
、 (b)該A/D変換回路の出力をラッチするラッチ回路
、 (c)該ラッチ回路の出力と、上記A/D変換回路の出
力とを比較する比較回路、 (d)該比較回路の出力によって、上記ラッチ回路のラ
ッチ動作を制御する手段、 とを含むことを特徴とするスペクトラム拡散受信機。 - (2)上記ラッチ回路にストアされているラッチ内容を
所望のタイミングでクリアする手段を含むことを特徴と
する特許請求の範囲第1項記載のスペクトラム拡散受信
機。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63007142A JPH0748705B2 (ja) | 1988-01-14 | 1988-01-14 | スペクトラム拡散受信機 |
CA000587279A CA1318368C (en) | 1988-01-14 | 1988-12-29 | Correlation pulse generator |
US07/294,773 US4965759A (en) | 1988-01-14 | 1989-01-06 | Spread-spectrum receiver |
GB8900532A GB2214034B (en) | 1988-01-14 | 1989-01-10 | Correlation pulse generator |
DE3900921A DE3900921C2 (de) | 1988-01-14 | 1989-01-13 | Spread-Spektrum-Empfänger |
FR898900392A FR2626120B1 (fr) | 1988-01-14 | 1989-01-13 | Generateur d'impulsions en correlation |
NL8900080A NL8900080A (nl) | 1988-01-14 | 1989-01-13 | Correlatiepulsgenerator. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63007142A JPH0748705B2 (ja) | 1988-01-14 | 1988-01-14 | スペクトラム拡散受信機 |
Publications (2)
Publication Number | Publication Date |
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JPH01181347A true JPH01181347A (ja) | 1989-07-19 |
JPH0748705B2 JPH0748705B2 (ja) | 1995-05-24 |
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JP (1) | JPH0748705B2 (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS605639A (ja) * | 1983-06-23 | 1985-01-12 | Omron Tateisi Electronics Co | スペクトラム拡散通信方式における受信回路 |
-
1988
- 1988-01-14 JP JP63007142A patent/JPH0748705B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS605639A (ja) * | 1983-06-23 | 1985-01-12 | Omron Tateisi Electronics Co | スペクトラム拡散通信方式における受信回路 |
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Publication number | Publication date |
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JPH0748705B2 (ja) | 1995-05-24 |
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