JPH01181138A - キャッシュ・メモリ内蔵マイクロコンピュータ - Google Patents
キャッシュ・メモリ内蔵マイクロコンピュータInfo
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- JPH01181138A JPH01181138A JP63005764A JP576488A JPH01181138A JP H01181138 A JPH01181138 A JP H01181138A JP 63005764 A JP63005764 A JP 63005764A JP 576488 A JP576488 A JP 576488A JP H01181138 A JPH01181138 A JP H01181138A
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- microcomputer
- monitor
- cache memory
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- 238000012544 monitoring process Methods 0.000 claims abstract 2
- 238000000034 method Methods 0.000 abstract description 10
- 101100388064 African swine fever virus (isolate Tick/Malawi/Lil 20-1/1983) Mal-105 gene Proteins 0.000 abstract description 5
- 230000004044 response Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010926 purge Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャッシュ・メモリ内蔵マイクロコンピュータ
のキャッシュ・メモリにおけるキャッシュ・メモリと主
記憶との一貫性を保つための一致処理に関し、さらに詳
細には、キャッシュ・メモリの一貫性制御に必要な一致
処理を要求された場合、その要求に対して要求の受理を
応答するようなキャッジ−・メモリ内蔵マイクロコンピ
ュータに関する。
のキャッシュ・メモリにおけるキャッシュ・メモリと主
記憶との一貫性を保つための一致処理に関し、さらに詳
細には、キャッシュ・メモリの一貫性制御に必要な一致
処理を要求された場合、その要求に対して要求の受理を
応答するようなキャッジ−・メモリ内蔵マイクロコンピ
ュータに関する。
大型機のアナロジとしてのキャッシュ・メモリ技術上、
マイクロコンピータの領域でも必須のものになってきて
いる。従来のマイクロコンピ−タでキャッシュメモリを
内蔵しているものも登場してきている。
マイクロコンピータの領域でも必須のものになってきて
いる。従来のマイクロコンピ−タでキャッシュメモリを
内蔵しているものも登場してきている。
大型機においては、キャッジ−メモリに対する主記憶と
の一貫性制御（一致処理）を実行するノ・−ドウエアを
具備しているのが普通である。これに対し、従来のマイ
クロコンピュータでキャッシュメモリを内蔵しているも
のには、主記憶との一貫性制御のサポートが、後述の１
従来例を除いて、存在していない。このようなマイクロ
コンピュータでは、マルチプロセッサ構成方式、あるい
は、ＤＭＡ転送方式における主記憶更新の際に、主記憶
と同一のアドレスの内容をマイクロコンピュータ内部の
キャッシュメモリが保持している可能性がある場合に、
ソフトウェアを介在してキャッシュの内容をパージ（ク
リア）する必要があり、大きな性能低下の原因となると
いう欠点を有する。
の一貫性制御（一致処理）を実行するノ・−ドウエアを
具備しているのが普通である。これに対し、従来のマイ
クロコンピュータでキャッシュメモリを内蔵しているも
のには、主記憶との一貫性制御のサポートが、後述の１
従来例を除いて、存在していない。このようなマイクロ
コンピュータでは、マルチプロセッサ構成方式、あるい
は、ＤＭＡ転送方式における主記憶更新の際に、主記憶
と同一のアドレスの内容をマイクロコンピュータ内部の
キャッシュメモリが保持している可能性がある場合に、
ソフトウェアを介在してキャッシュの内容をパージ（ク
リア）する必要があり、大きな性能低下の原因となると
いう欠点を有する。
ｌ５ＳＣＣ’８７で発表された３２ビツトマイクロプロ
セツサ［デー・アーチャ・エト・アル。
セツサ［デー・アーチャ・エト・アル。
°ア・３２ビツト・シーモス・マイクロプロセッサ・ク
イズ・オンチップ・インストラクション・アンド・デー
タ・キャッシング・アンド・メモリ・マネジメント″プ
ロシージャ・オプ・アイニスニスシーシー′８７．ダブ
リューニーエム２．４゜３２〜３３頁、１９８７年２月
。（＊ Ｄ 、 Ａｒｃｈｅｒ ｅｔａｌ 、 ”
Ａ ３２ｂｉｔ ＣＭＯ３Ｍｉｃｒｏｐｒｏｃｅｓｓｏ
ｒ ｗｉｔｈ ｏｎ −ｃｈｉｐ １ｎｓｔｒｕｃｔｉ
ｏｎ ａｎｄ ｄａｔａ ｃａｃｈｉｎｇ ａｎｄ ｍ
ｅｍｏｒｙｍａｎａｇｅｍｅｎｔ ” ｐｒｏｃ、 ｏ
ｆ ｌ５ＳＣＣ’ ８７．ＷＡＭ２．４ 。
イズ・オンチップ・インストラクション・アンド・デー
タ・キャッシング・アンド・メモリ・マネジメント″プ
ロシージャ・オプ・アイニスニスシーシー′８７．ダブ
リューニーエム２．４゜３２〜３３頁、１９８７年２月
。（＊ Ｄ 、 Ａｒｃｈｅｒ ｅｔａｌ 、 ”
Ａ ３２ｂｉｔ ＣＭＯ３Ｍｉｃｒｏｐｒｏｃｅｓｓｏ
ｒ ｗｉｔｈ ｏｎ −ｃｈｉｐ １ｎｓｔｒｕｃｔｉ
ｏｎ ａｎｄ ｄａｔａ ｃａｃｈｉｎｇ ａｎｄ ｍ
ｅｍｏｒｙｍａｎａｇｅｍｅｎｔ ” ｐｒｏｃ、 ｏ
ｆ ｌ５ＳＣＣ’ ８７．ＷＡＭ２．４ 。
ｐｐ、３２−３３． Ｆｅｂ、 １９８７． Ｊは、現
在公知である唯一の、主記憶との一貫性制御のサポート
をもつキャッシュメモリ内蔵マイクロコンピュータであ
る。このＤＥＣ社のプロセッサは、１つの制御入力によ
って、バス・モニタ・アドレスをラッチし、それをキャ
ッシュの無効化に用いている。しかし、無効化要求に対
する応答に関する記述は明らかではない。
在公知である唯一の、主記憶との一貫性制御のサポート
をもつキャッシュメモリ内蔵マイクロコンピュータであ
る。このＤＥＣ社のプロセッサは、１つの制御入力によ
って、バス・モニタ・アドレスをラッチし、それをキャ
ッシュの無効化に用いている。しかし、無効化要求に対
する応答に関する記述は明らかではない。
無効化要求に対する応答を発行しない場合、マイクロコ
ンピュータ内部で、実際にキャッシュの無効化がいつ実
行されるのかを、マイクロコンピュータ外部では知りえ
ない。このような事象の同期がとれないことによって、
次のような問題が生ずる。
ンピュータ内部で、実際にキャッシュの無効化がいつ実
行されるのかを、マイクロコンピュータ外部では知りえ
ない。このような事象の同期がとれないことによって、
次のような問題が生ずる。
（１）マイクロコンピュータ外部のモニタタイミング制
御困難 大型機においては、主記憶の更新が頻発する場合、無効
化要求の発行される速さが、無効化処理の速さよりも速
くなるため、無効化アドレスキューを設けて、速度のギ
ャップに対する緩衝作用をもたせる事がある。無効化要
求に対する応答が得られない装置では、次の無効化要求
をいつ出すべきかに関する正確なタイミング情報を得ら
れないという欠点を有する。
御困難 大型機においては、主記憶の更新が頻発する場合、無効
化要求の発行される速さが、無効化処理の速さよりも速
くなるため、無効化アドレスキューを設けて、速度のギ
ャップに対する緩衝作用をもたせる事がある。無効化要
求に対する応答が得られない装置では、次の無効化要求
をいつ出すべきかに関する正確なタイミング情報を得ら
れないという欠点を有する。
（２）マルチプロセッサの同期処理の終了検出の不確定
さ マルチプロセッサの同期命令のうち、特に、主記憶の更
新を他のプロセッサに通知する必要がある命令は、通常
その通知が完全に終了してから命令を終了する。しかし
、無効化要求に対する応答が得られない場合、無効化処
理の正確な終了を知りえないという欠点を有する。
さ マルチプロセッサの同期命令のうち、特に、主記憶の更
新を他のプロセッサに通知する必要がある命令は、通常
その通知が完全に終了してから命令を終了する。しかし
、無効化要求に対する応答が得られない場合、無効化処
理の正確な終了を知りえないという欠点を有する。
本発明のキャッシュメモリ内蔵マイクロコンピュータは
、内部にキャッシュ・メモリを仰えたマイクロコンピユ
ータであって、１つ以上のモニタ・リクエスト手段、お
よび、１つ以上のモニタ・アクノリジ手段とを有し、前
記モニタ・リクエスト手段からの要求に従って、前記キ
ャッシュ・メモリの全部または部分的な無効化を実行し
、前記モ〆り・アクノリジ手段にてその受理を示すこと
を特徴としている。
、内部にキャッシュ・メモリを仰えたマイクロコンピユ
ータであって、１つ以上のモニタ・リクエスト手段、お
よび、１つ以上のモニタ・アクノリジ手段とを有し、前
記モニタ・リクエスト手段からの要求に従って、前記キ
ャッシュ・メモリの全部または部分的な無効化を実行し
、前記モ〆り・アクノリジ手段にてその受理を示すこと
を特徴としている。
さらに、このマイクロコンピュータは、外部資源のアク
セスのためのタイミングを生成するバス・サイクル・タ
イミング制御手段、及び、前記外部資源アクセスの種類
を指示するバス・サイクル・ステータス指示手段を有し
、前記モニタ・アクノリジを示す際に、前記バス・サイ
クル・タイミング制御手段が、外部資源をアクセスする
ためのタイミングを生成しながら、前記バス・サイクル
・ステータス指示手段が、前記外部資源アクセスの種類
としてモニタ・アクノリジ状態を示すように構成される
ことができる。
セスのためのタイミングを生成するバス・サイクル・タ
イミング制御手段、及び、前記外部資源アクセスの種類
を指示するバス・サイクル・ステータス指示手段を有し
、前記モニタ・アクノリジを示す際に、前記バス・サイ
クル・タイミング制御手段が、外部資源をアクセスする
ためのタイミングを生成しながら、前記バス・サイクル
・ステータス指示手段が、前記外部資源アクセスの種類
としてモニタ・アクノリジ状態を示すように構成される
ことができる。
さらに、このマイクロコンピュータは、外部資源のアク
セスのためのアドレスを生成するアドレス手段を有し、
前記モニタ・アクノリジを示す際に、前記アドレス手段
を用いて、前記キャッシュ・メモリの部分的な無効化を
実行するのに必要な無効化アドレスを入力するように構
成されることができろ。
セスのためのアドレスを生成するアドレス手段を有し、
前記モニタ・アクノリジを示す際に、前記アドレス手段
を用いて、前記キャッシュ・メモリの部分的な無効化を
実行するのに必要な無効化アドレスを入力するように構
成されることができろ。
あるいは、このマイクロコンピュータは、外部資源のア
クセスのためのデータを入出力するデータ手段を有し、
前記モニタ・アクノリジを示す際に、前記データ手段を
用いて、前記キャッシュ・メモリの部分的な無効化を実
行するのに必要な無効化アドレスを入力するように構成
されることもできる。
クセスのためのデータを入出力するデータ手段を有し、
前記モニタ・アクノリジを示す際に、前記データ手段を
用いて、前記キャッシュ・メモリの部分的な無効化を実
行するのに必要な無効化アドレスを入力するように構成
されることもできる。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のブロック図である。第
１図において、１０１はキャッシュ・タグ・メモリ（Ｔ
ＡＧ）を、１０２はキャッシュ・バリッド・ビット（Ｖ
Ｄ）を、１０３はアドレス比較器（ＣＯＭＰ）を、１０
４はＡＮＤゲートを、１０５はモニタ・アドレス・ラッ
チ（ＭＡＬ）を、１０６はステータス・エンコーダ（Ｓ
ＴＥＮＣ）を、１０７はステータス出力端子（ＳＴ）を
、１０８はバス・サイクル・シーケンサ（ＳＥＱ）を、
１０９ｈモニタ・リクエスト入力端子（ＭＯＮＲＥＱ）
を、１１０はバス・サイクル・タイミング出力端子（Ｂ
ＣＹ）を、１１１はアドレス出力バッファを、１１２は
アドレス端子を、１５１はバリッド・ピット・クリア・
タイミング信号（ＶＤＣＴ）を、１５２はモニタ・アド
レス・ラッチ・タイミング信号（ＭＡＬＴ）を、１５３
はアドレス出力・フローティング要求信号（ＡＦＲＥＱ
）を、各々表わしている。
１図において、１０１はキャッシュ・タグ・メモリ（Ｔ
ＡＧ）を、１０２はキャッシュ・バリッド・ビット（Ｖ
Ｄ）を、１０３はアドレス比較器（ＣＯＭＰ）を、１０
４はＡＮＤゲートを、１０５はモニタ・アドレス・ラッ
チ（ＭＡＬ）を、１０６はステータス・エンコーダ（Ｓ
ＴＥＮＣ）を、１０７はステータス出力端子（ＳＴ）を
、１０８はバス・サイクル・シーケンサ（ＳＥＱ）を、
１０９ｈモニタ・リクエスト入力端子（ＭＯＮＲＥＱ）
を、１１０はバス・サイクル・タイミング出力端子（Ｂ
ＣＹ）を、１１１はアドレス出力バッファを、１１２は
アドレス端子を、１５１はバリッド・ピット・クリア・
タイミング信号（ＶＤＣＴ）を、１５２はモニタ・アド
レス・ラッチ・タイミング信号（ＭＡＬＴ）を、１５３
はアドレス出力・フローティング要求信号（ＡＦＲＥＱ
）を、各々表わしている。
次に、本実施例におけるバスモニタ動作を、第１図に基
づいて説明する。
づいて説明する。
ＭＯＮＲＥＱ １０９から入力されたモニタ・リクエ
スト入力信号は、ＳＥＱ １０８に伝えられる。
スト入力信号は、ＳＥＱ １０８に伝えられる。
ＳＥＱ １０８は現在実行中のバスサイクル状態、待機
中のバスサイクルの状態、さらに、もし必要であれば、
マイクロプロセッサの内蔵キャッシュ使 。
中のバスサイクルの状態、さらに、もし必要であれば、
マイクロプロセッサの内蔵キャッシュ使 。
用状態によってモニタ・リクエスト・サイクルの開始タ
イミングあるいは優先順位を決定し、モニタ・リクエス
ト・サイクルの開始を待たせる。
イミングあるいは優先順位を決定し、モニタ・リクエス
ト・サイクルの開始を待たせる。
ＳＥＱ １０８がモニタ・リクエスト・サイクルを開始
すると、これをＢＣＹＩＩＯＫ伝え、開始タイミンクを
外部に通知すると同時に、これを５ＴＥＮＣ１０６に伝
え、ステータスに符号化して、モニタ・アクノリジ・サ
イクルであることをＳＴ １０７から外部に伝える。さ
らに、ＡＦＲＥＱ １５３をアサートシて、アドレス
出力バッファ１１１のアドレス端子１１２に対する出力
をハイ・インピーダンス状態にする。次に、ＳＥＱ １
０８がＭＡＬＴ １５２をアサートして、アドレス端子
１１２からの入力信号をＭＡＬ１０５にてラッチする。
すると、これをＢＣＹＩＩＯＫ伝え、開始タイミンクを
外部に通知すると同時に、これを５ＴＥＮＣ１０６に伝
え、ステータスに符号化して、モニタ・アクノリジ・サ
イクルであることをＳＴ １０７から外部に伝える。さ
らに、ＡＦＲＥＱ １５３をアサートシて、アドレス
出力バッファ１１１のアドレス端子１１２に対する出力
をハイ・インピーダンス状態にする。次に、ＳＥＱ １
０８がＭＡＬＴ １５２をアサートして、アドレス端子
１１２からの入力信号をＭＡＬ１０５にてラッチする。
ＭＡＬ １０５にラッチされたモニタ・アドレスはタグ
フィールドとインデクスフイールドの２つに分割される
。タグフィールドは、ＣＯＭＰ １０３の一つの入力と
なる。これに対し、インデクスフイールドは、ＴＡＧＩ
ＯＩとＶＤ１０２をアクセスする、 上でのアドレスと
なる。ＴＡＧＩＯＩではリードが実行され、その結果得
られた値が、ＣＯＭＰ １０３のもう一つの入力となる
。比較入力の両者が一致すれは、モニタされるべきアド
レスがキャッシュ内部に存在することを意味する。比較
器の出力はＡＮＤゲート１０４によってゲートされてい
るが、これは、ＳＥＱ １０８がＶＤＣＴ １５１をア
サートすることによって、バスモニタのタイミングを制
御するためである。ＡＮＤゲー）１０４の出力はＶＤ
１０２に伝えられ、前述のインデクスフイールドで指示
される部分のバリッドビットがクリアされる。
フィールドとインデクスフイールドの２つに分割される
。タグフィールドは、ＣＯＭＰ １０３の一つの入力と
なる。これに対し、インデクスフイールドは、ＴＡＧＩ
ＯＩとＶＤ１０２をアクセスする、 上でのアドレスと
なる。ＴＡＧＩＯＩではリードが実行され、その結果得
られた値が、ＣＯＭＰ １０３のもう一つの入力となる
。比較入力の両者が一致すれは、モニタされるべきアド
レスがキャッシュ内部に存在することを意味する。比較
器の出力はＡＮＤゲート１０４によってゲートされてい
るが、これは、ＳＥＱ １０８がＶＤＣＴ １５１をア
サートすることによって、バスモニタのタイミングを制
御するためである。ＡＮＤゲー）１０４の出力はＶＤ
１０２に伝えられ、前述のインデクスフイールドで指示
される部分のバリッドビットがクリアされる。
本発明の第２の実施例を、以下に図面に基づいて説明す
る。
る。
第２図は本発明の第２の実施例のブロック図を示してい
る。第２図において、２０１はデータ人力バッファを、
２０２はデータ出力バッファを、２０３はデータ端子を
、２５１はデータ・リード／ライト切替え信号（ｉ’ｔ
／ Ｗ ）を、各々表わしている。
る。第２図において、２０１はデータ人力バッファを、
２０２はデータ出力バッファを、２０３はデータ端子を
、２５１はデータ・リード／ライト切替え信号（ｉ’ｔ
／ Ｗ ）を、各々表わしている。
第１の実施例との差異は、モニタアドレスをアドレス端
子ではなく、データ端子から入力しようとする点である
。データ端子の入出力方向の制御はＡＦＲＥＱ １５３
ではなく、Ｒ／Ｗ２５１で行なわれろ。
子ではなく、データ端子から入力しようとする点である
。データ端子の入出力方向の制御はＡＦＲＥＱ １５３
ではなく、Ｒ／Ｗ２５１で行なわれろ。
５ＥＱ１０８がモニタ・リクエスト・サイクルを開始す
ると、これを５ＴＥＮＣ１０６Ｋ伝え、ステータスに符
号化して、モニタ・アクノリジ・サイクルでおることを
ＳＴ １０７から外部に伝えると同時に、ｒｔ、’ｗ
２５１をアサートして、データ人力バッフ、２０１をア
クティブに、また、データ出力バッファ２０２をインア
クティブ（ハイ・インピーダンス状態）にする。次に、
ＳＥＱ １０８がｈｌＡＬＴ【５２奢アサートして、デ
ータ端子２０３からの入力イＭ号をＭ ＡＬ １０５に
てラッチする。
ると、これを５ＴＥＮＣ１０６Ｋ伝え、ステータスに符
号化して、モニタ・アクノリジ・サイクルでおることを
ＳＴ １０７から外部に伝えると同時に、ｒｔ、’ｗ
２５１をアサートして、データ人力バッフ、２０１をア
クティブに、また、データ出力バッファ２０２をインア
クティブ（ハイ・インピーダンス状態）にする。次に、
ＳＥＱ １０８がｈｌＡＬＴ【５２奢アサートして、デ
ータ端子２０３からの入力イＭ号をＭ ＡＬ １０５に
てラッチする。
以後の動作は、第一の実施例の場合と同様である。
このようなマイクログロプロセッサの構成方式を採るこ
とによって、次に述べるような効果を得ることができる
。
とによって、次に述べるような効果を得ることができる
。
（１）一致処理に対する応答信号（アクノリジ）を返す
ことで、確実な一致処理の完了をマイクロコンピュータ
の外部で検出することができる。
ことで、確実な一致処理の完了をマイクロコンピュータ
の外部で検出することができる。
これにより、マイクロコンピュータ外部のバスモニタタ
イミング制御を容易にするとともに、マルチプロセッサ
の同期処理の終了検出を正確なものとできる。
イミング制御を容易にするとともに、マルチプロセッサ
の同期処理の終了検出を正確なものとできる。
（２）アクノリジを従来の割込みアクノリジサイクル同
様、従来のバス・サイクル機能を共有することで、マイ
クロコンピュータ自身のタイミングシーケンサの複雑化
を避けることができる。
様、従来のバス・サイクル機能を共有することで、マイ
クロコンピュータ自身のタイミングシーケンサの複雑化
を避けることができる。
また、外部回路付加時に、従来のバスインターフェース
との親和性を生かした簡潔な論理構成を採ることができ
る。
との親和性を生かした簡潔な論理構成を採ることができ
る。
（３）一致処理に必要なアドレスを従来のアドレス端子
、あるいは、データ端子から入力することにより、マイ
クロコンピュータの外部端子（ピン）数を削減すること
ができる。特に、新たなアドレス入力の追加はピン数の
大きな増加を招き、パッケージ上の制約にもなるため、
このメリットは大きい。
、あるいは、データ端子から入力することにより、マイ
クロコンピュータの外部端子（ピン）数を削減すること
ができる。特に、新たなアドレス入力の追加はピン数の
大きな増加を招き、パッケージ上の制約にもなるため、
このメリットは大きい。
（４）さらに、従来のデータ端子から一致処理に必要な
アドレスを人力すると、アドレス端子は従来通り、出力
のみの端子となる。これは、高速ＭＰＵにおけるアドレ
ス出力遅延の増大を防ぐという効果がある。
アドレスを人力すると、アドレス端子は従来通り、出力
のみの端子となる。これは、高速ＭＰＵにおけるアドレ
ス出力遅延の増大を防ぐという効果がある。
第１図及び第２図は、本発明の第１及び第２の実施例を
表わすブロック図である。 １０１・・・・・・キャッシュ・タグ・メモリ（ＴＡＧ
）、１０２・・・・・・キャッシュ・バリッド・ビット
（ＶＤ）、１０３・・・・・・アドレス比較器（ＣＯＭ
Ｐ）、 １０４・・・・・・ＡＮＤゲート、１０５・・
・・・・モニタ・アドレス・ラッｆ（ＭＡＬ）、１０６
・・・・・・ステータス・エンコーダ（ＳＴＥＮＣ）、
１０７・・・・・・ステータス出力端子（ＳＴ）、１０
８・・・・・・バス・サイクル・シーケンサ（ＳＥＱ）
、 １０９・・・・・・モニタ・リクエスト入力端子
（ＭＯＮＲＥＱ）、１１０・・・・・・バス・サイクル
・タイミング出力端子（ＢＣＹ）、 １１１・・・・・
・アドレス出力バッファ、１１２・・・・・・アドレス
端子、１５１・−・・・・バリッド・ビット・クリア・
タイミング信号（ＶＤＣＴ）、 １５２・・・・・・
モニタ・アドレス・ラッチ・タイミング信号（ＭＡＬＴ
）、 １５３・・・・・・アドレス出力・フローティ
ング要求信号（ＡＦＲＥＱ）、２０１・・・・・・デー
タ人力バッファ、２０２・・・・・・データ出力バッフ
ァ、２０３・・・・・・データ端子、２５１・・・・・
・データ・リード／ライト切替え信号（Ｒ／Ｗ）。 代理人 弁理士 内 原 音 茅 ｔｖｎ
表わすブロック図である。 １０１・・・・・・キャッシュ・タグ・メモリ（ＴＡＧ
）、１０２・・・・・・キャッシュ・バリッド・ビット
（ＶＤ）、１０３・・・・・・アドレス比較器（ＣＯＭ
Ｐ）、 １０４・・・・・・ＡＮＤゲート、１０５・・
・・・・モニタ・アドレス・ラッｆ（ＭＡＬ）、１０６
・・・・・・ステータス・エンコーダ（ＳＴＥＮＣ）、
１０７・・・・・・ステータス出力端子（ＳＴ）、１０
８・・・・・・バス・サイクル・シーケンサ（ＳＥＱ）
、 １０９・・・・・・モニタ・リクエスト入力端子
（ＭＯＮＲＥＱ）、１１０・・・・・・バス・サイクル
・タイミング出力端子（ＢＣＹ）、 １１１・・・・・
・アドレス出力バッファ、１１２・・・・・・アドレス
端子、１５１・−・・・・バリッド・ビット・クリア・
タイミング信号（ＶＤＣＴ）、 １５２・・・・・・
モニタ・アドレス・ラッチ・タイミング信号（ＭＡＬＴ
）、 １５３・・・・・・アドレス出力・フローティ
ング要求信号（ＡＦＲＥＱ）、２０１・・・・・・デー
タ人力バッファ、２０２・・・・・・データ出力バッフ
ァ、２０３・・・・・・データ端子、２５１・・・・・
・データ・リード／ライト切替え信号（Ｒ／Ｗ）。 代理人 弁理士 内 原 音 茅 ｔｖｎ
Claims (1)
- 【特許請求の範囲】 １ 内部にキャッシュ・メモリを備えたマイクロコンピ
ュータであって、１つ以上のモニタ・リクエスト手段、
および、１つ以上のモニタ・アクノリジ手段とを有し、
前記モニタ・リクエスト手段からの要求に従って、前記
キャッシュ・メモリの全部または部分的な無効化を実行
し、前記モニタ・アクノリジ手段にてその受理を示すこ
とを特徴とするキャッシュ・メモリ内蔵マイクロコンピ
ュータ。 ２ 特許請求の範囲第１項記載のマイクロコンピュータ
であって、外部資源のアクセスのためのタイミングを生
成するバス・サイクル・タイミング制御手段、及び、前
記外部資源アクセスの種類を指示するバス・サイクル・
ステータス指示手段を有し、前記モニタ・アクノリジを
示す際に、前記バス・サイクル・タイミング制御手段が
、前記外部資源をアクセスするためのタイミングを生成
しながら、前記バス・サイクル・ステータス指示手段が
、前記外部資源アクセスの種類としてモニタ・アクノリ
ジ状態を示すことを特徴とするキャッシュ・メモリ内蔵
マイクロコンピュータ。 ３、特許請求の範囲第２項記載のマイクロコンピュータ
であって、外部資源のアクセスのためのアドレスを生成
するアドレス手段を有し、前記モニタ・アクノリジを示
す際に、前記アドレス手段を用いて、前記キャッシュ・
メモリの部分的な無効化を実行するのに必要な無効化ア
ドレスを入力することを特徴とするキャッシュ・メモリ
内蔵マイクロコンピュータ。 ４、特許請求の範囲第２項記載のマイクロコンピュータ
であって、外部資源のアクセスのためのデータを入出力
するデータ手段を有し、前記モニタ・アクノリジを示す
際に、前記データ手段を用いて、前記キャッシュ・メモ
リの部分的な無効化を実行するのに必要な無効化アドレ
スを入力することを特徴とするキャッシュ・メモリ内蔵
マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63005764A JPH01181138A (ja) | 1988-01-13 | 1988-01-13 | キャッシュ・メモリ内蔵マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63005764A JPH01181138A (ja) | 1988-01-13 | 1988-01-13 | キャッシュ・メモリ内蔵マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01181138A true JPH01181138A (ja) | 1989-07-19 |
Family
ID=11620193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63005764A Pending JPH01181138A (ja) | 1988-01-13 | 1988-01-13 | キャッシュ・メモリ内蔵マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01181138A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63278160A (ja) * | 1987-05-09 | 1988-11-15 | Fujitsu Ltd | バッファ無効化処理装置試験方式 |
| JPS6462744A (en) * | 1987-09-02 | 1989-03-09 | Nec Corp | System controller |
-
1988
- 1988-01-13 JP JP63005764A patent/JPH01181138A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63278160A (ja) * | 1987-05-09 | 1988-11-15 | Fujitsu Ltd | バッファ無効化処理装置試験方式 |
| JPS6462744A (en) * | 1987-09-02 | 1989-03-09 | Nec Corp | System controller |
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