JPS63201854A - アドレス変換バツフア無効化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、実記憶装置を共有する複数の処理装置を持つ
マルチプロセッサシステムにおけるアドレス変換バッフ
ァ無効化処理方式に係わり、特に、ひとつの処理装置に
おいて発生したアドレス変換バッファ無効化の要求を他
処理装置へ連絡する機能を具備することにより、複数の
処理装置で同時にアドレス変換バッファの無効化を実行
し、アドレス変換バッファ無効化処理の効率を向上させ
ることを可能とするアドレス変換バッファ無効化方式に
関する。

〔従来技術〕

仮想記憶方式を用いる計算機システムでは、仮想記憶装
置内のアドレスを示す論理アドレスと実記憶装置内のア
ドレスを示す物理アドレスとの対応付けを、セグメント
テーブル及びページテーブルと呼ばれるマツピングテー
ブルを用いて行っている。まず、このアドレス変換の方
法を第２図を用いて簡単に説明する。制御レジスタ２１
のピット１から１９のセグメントテーブル先頭アドレス
の下位に１２ビツトの１０１を付加した３１ビツトのア
ドレスと、論理アドレス２２のセグメントフィールドの
下位に２ビツト、上位に１８ビツトのＩ　Ｏ＋　を付加
した３１ビツトのアドレスとを加算した値がセグメント
テーブル２３のエントリアドレスとなる。このセグメン
トテーブルエントリのビット１から２５の下位に６ビツ
トの１０′を付加すると３１ビツトのページテーブル先
頭アドレスが求まる。この値に論理アドレスのページフ
ィールドの下位に２ビツト、上位に２１ビツトの′０′
を付加した３１ビツトのアドレスを加算することによっ
てページテーブルエントリ２４のアドレスが求まる。ペ
ージテーブルエントリのビット１から１９が物理アドレ
ス２５のビット１から１９に対応し、これに論理アドレ
スの変位フィールドを連結することにより物理アドレス
が求まる。

しかし、常にこのセグメントテーブル、ページテーブル
を用いて論理アドレスを物理アドレスに変換していたの
ではその変換操作のオーバヘッドが大きく、効率が落ち
るので、アドレス変換処理の高速化のため過去に参照さ
れた論理アドレスとそれに対応する物理アドレスの対応
テーブルを有している。この対応テーブルのことをＴＬ
Ｂ　（トランスレーション　ルック・アサイ下　バッフ
ァ：ＴｒａｎｓｌａｔｉｏｎＬｏｏｋ−ａｓｉｄｅ　Ｂ
ｕｆｆｅｒ）　２　’６あるいはアドレス変換テーブル
と呼ぶ。これにより、ひとつのエントリに対する最初の
アクセスに蛤してのみ実記憶上の変換テーブルを参照す
るだけで良く、その後の同一エントリに関するアドレス
変換はＴＬＢから直接物理アドレスを得ることによって
高速化している。この変換過程のより詳しい説明はｒＭ
シリーズ処処理装置２立立ＨＩＴＡＣマニユアル８０８
０２−０８３Ｊに示されている。

さて、計算機を制御するオペレーティングシステムは、
実記憶装置のページをページアウトした場合などに、ペ
ージテーブルの内容やＴＬＢ内の論理アドレスと物理ア
ドレスの対応関係を無効にするために、ＩＰＴＥ（イン
バリデート　ページテーブル　エントリ：　Ｉｎｖａｌ
ｉｄａｔｅ　Ｐａｇｅ　ＴａｂｌｅＥｎｔｒｙ）命令や
Ｐ（パージ：　Ｐｕｒｇｅ）　Ｔ　Ｌ　Ｂ命令と呼ばれ
るページテーブルの内容やＴＬＢ内の内容を無効にする
命令を発行している。計算機が実記憶装置を共有するマ
ルチプロセッサシステムの場合、このＴＬＢの無効化は
システムを構成するすべてのプロセッサに対して行わな
ければならない。

従来の機構では、ＩＰＴＥ命令の場合は自プロセッサの
ひとつのページテーブルエントリの無効化とともに、自
分自身を含む他の全てのプロセッサにおけるＴＬＢ内の
該当するエントリを無効化していたが、ＴＬＢの全ての
エントリを無効化するためにＰＴＬＢ命令を利用した場
合、マルチプロセッサシステムを構成する一つのプロセ
ッサが該命命を実行しても、無効化されるのは該命令を
実行したプロセッサのＴＬＢのみであり、他のプロセッ
サのＴＬＢは無効化されることはなかった。

従って従来は、全てのＴＬＢエントリの無効化を要求す
るオペレーティングシステムが複数のプロセッサ間の同
期をとり、計算機システムを構成するすべてのプロセッ
サでアドレス変換バッファ無効化命令が同時に実行され
るように制御する必要があった。この処理の手順を第３
図及び第４図を用いて説明する。

アドレス変換バッファの無効化が必要となった場合の処
理の牟順を以下に示し、そのフローを第３図に示す。ご
二では、システムのプロセッサ構成状態などを示すため
、プロセッサ構成テーブル（ＰＣＴ）と呼ばれるテーブ
ルを用いる。このテーブルの概要を第５図に示す。ＰＣ
Ｔ５１には、システムを構成するプロセッサに対応して
エントリ５２があり、その中に各プロセッサのＣＰＵア
ドレス領域５３、動作状態やプロセッサ間連絡用のフラ
グ領域５４及び５５等がある。

１、オペレーティングシステムはまずシステムがマルチ
プロセッサ構成かどうかを調べ、マルチプロセッサ構成
の場合、以下に述べる処理を行なう、システムがマルチ
プロセッサ構成ではなかった場合には単純にＰＴＬＢ命
令を実行する。

２、次に、システムのプロセッサ構成テーブルより連絡
を送出すべきプロセッサを知り、そのＣＰＵアドレスを
求める。

３．該ＣＰＵがオンライン状態か否かを調べ、オンライ
ン状態でないならば、該プロセッサに関する処理を省略
する。

４、プロセッサ間連絡用フラグ領域５５にあるアドレス
変換バッファ無効化要求フラグ５６をセットする。

５６プロセツサ間の連絡を行なうシグナルプロセッサ命
令（ＳＩＧＰ命令）を発行して該ＣＰＵに割り込みをか
け、アドレス変換バツブア無効化処理を実行させる。

６、以上の２から５の処理を自分自身を含め、システム
に接続されているすべてのプロセッサに対して繰り返す
。

次に５ＩＧＰ命令によって割り込みを受けたプロセッサ
における処理の手順を述べ、そのフローを第４図に示す
。

１、まず、５ＩＧＰによる割り込みがＴＬＢ無効化要求
か否かを調べる。ＴＬＢ無効化要求の場合に以下の処理
を行なう。

２、ＰＴＬＢ命令を発行し、自アドレス変換バッファを
無効化する。

３、自プロセッサに対するＴＬＢ無効化要求フラグをリ
セットし、アドレス変換バッファの無効化が終了した事
を表示する。

４、オンライン状態にあるすべてのプロセッサに関して
ＴＬＢ無効化処理が終了したことを確認する。すなわち
、すべてのＣＰＨに関するＴＬＢ無効化要求フラグがリ
セットされるまで待つ。

以上のように従来からの機構を用いた方法ではソフトウ
ェアによってＰＴＬＢの同期制御を行なってきた。なお
、ＩＰＴＥ命令、ＰＴＬＢ命令、及び５ＩＧＰ命令に関
するより詳細な説明は「Ｍシリーズ処理装置２日立ＨＩ
ＴＡＣマニュアル８０８０−２−０８３４に示されてい
る。

〔発明が解決しようとする問題点〕

従来技術では、ＰＴＬＢ命令のプロセッサ間での同期が
ハードウェアでは行われなかったので、ソフトウェアに
よって同期制御を行ってきた。しかし、この方法では、
先に述べたように処理に多くの時間を要し、オーバヘッ
ドが大きいという問題点があった。本発明は、アドレス
変換バッファの無効化要求がなされた際、ハードウェア
によってプロセッサ間での同期をとることにより、この
ソフトウェアオーバヘッドをなくすことを目的とする。

〔問題点を解決するための手段〕 上記問題点を解決するため、各プロセッサ内にアドレス
変換バッファ無効化要求を判別し、その事実を他のプロ
セッサに通知する機構と、該機構から通知を受けた場合
、命令のフェッチ動作を中止し、アドレス変換バッファ
を無効化する機構を設け、該機構によって、プロセッサ
間の連絡をとり、ソフトウェアによる同期制御を不要に
する。

〔作用〕

マルチプロセッサシステムを構成する一つのプロセッサ
より、アドレス変換バッファ無効化要求が出されると、
本発明の機構により、他のプロセッサにもその事実が通
知される。通知を受けた他のプロセッサでは処理中の命
令をいったん中断し、アドレス変換バッファの無効化を
行なう。通知を行ったプロセッサはすべてのプロセッサ
でのアドレス変換バッファ無効化が終了したことを確認
すると、命令処理再開の連絡を行なう。通知を受けた他
のプロセッサでは再び命令の処理を開始する。

〔実施例〕

以下図面を参照して本発明の一実施例について説明する
。

第１図にシステムを構成するプロセッサ数が２台の場合
の本発明の構成図を示す。第１図において、１１．１２
はシステムを構成する命令プロセッサであり、各プロセ
ッサ内には命令ユニット（、ＩＵ）１３、実行ユニット
（ＥＵ）１４、バッファユニット（ＢＵ）１５がある。

ＩＵ１３には、命令フェッチ回路１６、アドレス変換バ
ッファ無効化要求命令判別部１７が、ＥＵ１４内には実
行制御部１８、プロセッサ間連絡制御部］９が、ＢＵＩ
Ｓ内にはアドレス変換バッファ（ＴＬＢ）１１０および
その制御部１１１がある。プロセッサは通常、ＩＵ１３
内の命令フェッチ回路１６によって、記憶制御ユニット
（ＳＣＵ）１１２を経由し、図には示されない回路を利
用して実記憶装置１１３から命令やそのオペランドを取
り込み、ＥＵ１４内の実行制御部１８においてその実行
を行なう。Ｉ　ＴＪ　１３内のアドレス変換バッファ無
効化要求命令判別部１７はフェッチした命令を監視し、
それがアドレス変換バッファ無効化要求命令の場合、プ
ロセッサ間連絡制御部１９に信号を送出する。連絡を受
けたプロセッサ間連絡制御部１９では、プロセッサ間の
連絡と自プロセッサにおけるＴＬＢ無効化処理の制御を
行なう。以下に本実施例におけるプロセッサ間連絡制御
部１９の処理を順に説明し、その処理フローを第６図に
示す。

１、アドレス変換バッファ無効化要求命令判別部１７か
ら連絡を受けたプロセッサ間連絡制御部１９は、命令フ
ェッチ回路１６に信号を送出し、命令フェッチ動作を一
時中断させ、実記憶装置１１３に対するすべてのアクセ
スが終了するのを待つ。

２、システムを給酸する自らを除く全プロセッサにＴＬ
Ｂ無効化を要求する信号を送出する。

３、ＴＬＢ制御部１１１に信号を送り、自らのＴＬＢを
無効化する。

４、自身以外の全プロセッサのＴＬＢ無効化動作の完了
を待つ。

５、全プロセッサのＴＬＢ無効化動作の完了後、システ
ムを構成する自らを除く全プロセッサに命令フェッチ動
作再開信号を送出する。

６、命令フェッチ回路１６に信号を送出し、命令フェッ
チ動作を再開させる。

さて、システムを構成するひとつのプロセッサから送出
されたＴＬＢ無効化要求信号は、システムを構成する他
のプロセッサのプロセッサ間連絡制御部で受は取られる
。自分以外のプロセッサからＴＬＢ無効化要求の信号を
受は取ったプロセッサ間横路制御部１９は、次の手順に
従い、自プロセッサにおけるＴＬＢ無効化処理の制御と
プロセッサ間の連絡とを行なう。

１、命令フェッチ回路１６に信号を送出し、命令フェッ
チ動作を一時中断させ、実記憶装置に対するすべてのア
クセスが終了するのを待つ。

２、ＴＬＢ！Ｉｔ御部１１１に信号を送出し、ＴＬＢ無
効化処理を行わせる。

３、ＴＬＢ無効化処理の完了信号を、ＴＬＢ無効化要求
を行ってきたプロセッサに対して送出する。

４、ＴＬＢ無効化要求を行なったプロセッサより□、再
び命令フェッチ再開信号が送出されてくるのを待つ。

５、命令フェッチ動作再開信号を受領後、命令フェッチ
回路１６に信号を送出し、命令フェッチ動作を再開させ
る。

以上の一連の動作によって、マルチプロセッサシステム
におけるＴＬＢ無効化処理が完了する。

次にプロセッサ間で送受する信号の実施例について述べ
る。

プロセッサ間の信号は各プロセッサ対に対して入出力そ
れぞれ一本ずつ設ける。従って、一つの□プｂセッサか
らはシステムを構成する他の全プロセッサに対して入力
、出力各一本ずつの信号線が出ることになる。　　・ 信号を送出、受領するプロセッサそれぞれに関して入力
、出力信号の意味を第７図に示す。まず、ＴＬＢ無効化
要求を行なうプロセッサに関しては、同図（ａ）の如く
、ＴＬＢ無効化の要求は出力信号を１にセットすること
によって行なう。要求を行なった他プロセツサからのＴ
ＬＢ無効化完了の連絡は入力信号が１になることによっ
て行われる。

さらに、システムを構成するすべてのプロセッサからＴ
ＬＢ無効化完了の連絡を受領した後の、命令フェッチ再
開始要求信号は、１に保持していた出力信号をＯにリセ
ットすることによって行なう。

命令フェッチ再開始信号を受領した他プロセツサが通常
の動作を開始したことの通知は、入力信号が０にリセッ
トされることにより行われる。

ＴＬＢ無効化要求を受は取るプロセッサに関しては、同
図（ｂ）の如く、上記と全く逆の立場となる。即ち、Ｔ
’ＬＢ無効化要求は入力信号が１にセットされることに
よって行われ、ＴＬＢ無効化の完了通知は出力信号を１
にセットすることによって行なう。また、命令フェッチ
再開始要求は入力信号がＯにリセットされることによっ
て行われ、プロセッサが通常動作に入ったことの連絡は
出力信号を０にリセットすることによって行なう。

以上、本発明の一実施例について説明したが。

アドレス変換バッファ無効化要求命令は、従来のＰＴＬ
Ｂ命令であってもよく、また他の命令であってもよい。

〔発明の効果〕

本発明により、実記憶装置を共有するマルチプロセッサ
システム上のオペレーティングシステムがアドレス変換
バッファの無効化を必要とする際、ソフトウェア処理と
割込みを用いて各プロセッサにアドレス変換バッファの
無効化処理を依頼する必要がなくなり、アドレス変換バ
ッファ無効化処理に要する時間を大幅に減少させ、処理
効率を向上させることができる。また処理の構造も明解
になる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図はアドレス
変換機構の説明図、第３図及び第４図は従来例における
オペレーティングシステム動作のフロー図、第５図はプ
ロセッサ構成テーブルの構成図、第６図は本発明の一実
施例における処理のフロー図、第７図は本発明の一実施
例における信号の意味の説明図である。 １１．１２・・・命令プロセッサ、１３・・・命令ユニ
ット、１４・・・実行ユニット、１５・・・バッファユ
ニット、１６・・・命令フェッチ回路、１７・・・アド
レス変換バッファ無効化要求命令判別部、１８・・・実
行側’ｌＲ１部、１９・・・プロセッサ連絡制御部、１
１０・・・アドレス変換バッファ、１１１．２７・・・
アドレス変換バッファ制御部、１１２・・・記憶制御ユ
ニット、１１３・・・実記憶装置、５１・・・プロセッ
サ構成テーブル、５２・・・プロセッサ構成テーブルエ
ントリ、５３・・・ＣＰＵアドレス領域、５４・・・動
作状態表示フラグ領域、５５・・・プロセッサ間連絡用
フラグ領域、５６・・・アドレス変換バッファ無効化要
求フラグ。 第１目 第２図 ２６　丁Ｌ）３ 茅３図 第４図 答５図 第６図

Claims (1)

【特許請求の範囲】
1. １、仮想記憶方式を採用し、実記憶装置を共有する複数
   の処理装置を持ち、各処理装置がアドレス変換によって
   論理アドレスを実アドレスに変換する際、アドレス変換
   バッファを用いるマルチプロセッサシステムにおいて、
   該マルチプロセッサシステムを構成する一つのプロセッ
   サにおいてアドレス変換バッファ無効化命令が実行され
   た時に、該マルチプロセッサシステムを構成するプロセ
   ッサにその事実を通知する機構を具備し、事実を通知さ
   れたプロセッサにおいては、該通知に基づき自らのアド
   レス変換バッファを無効化する機構を具備し、実記憶装
   置を共有するマルチプロセッサシステムにおけるアドレ
   ス変換バッファの無効化の処理効率を向上させることを
   特徴とするアドレス変換バッファ無効化方式。