JPH01174472A - 感熱転写記録装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、良好な中間調記録画像が得られる感熱転写記
録装置に関するものである。

従来の技術 近年、感熱転写記録装置のフルカラー化が進んでおり、
良好な中間調記録画像を得るために、高精度の階調記録
が要求されている。

一般に、従来の感熱転写記録装置は、発熱素子１個に対
応する１ドツト当りの記録濃度を制御することがむすか
しく、階調記録は印字するか、印字しないかの２階調で
あった。

以下、従来の感熱転写記録装置について、図面を参照し
ながら説明する。

第１０図において、１はサーマルヘッド部であり、この
サーマルヘッド部１は、絶縁性の基板上に一列に並ぶよ
うに配列され、かつＭ個づつＮ個の単位となるように電
気的に分けられた複数個の発熱抵抗体よりなる発熱素子
２と、この発熱素子２の一単位毎に設けられたＮ個のド
ライバ回路３′と、このドライバ回路３それぞれに対応
して設けられたＮ個のラッチ回路４と、このラッチ回路
生それぞれに対応して設けられたＮ個のシフトレジスタ
５に′より構成されている。

このサーマルヘッド部１において、発熱素子２の一方の
電極は共通に接続されて印字用電源に接続され、また他
方の電極はドライバ回路３の出力端子に接続されている
。また、ドライバ回路３の入力端子はラッチ回路４の出
力端子に接続され、ラッチ回路４０入力端子はシフトレ
ジスタ５の出力端子に接続されている。

これによりそれぞれのシフトレジスタ５に入力された印
字データ信号は、パラレル信号として、それぞれ対応す
るラッチ回路４に送り込まれ、そしてラッチ回路４から
送られた印字データ信号によってドライバ回路３が駆動
され、印字データ信号に対応する発熱素子２に通電され
、感熱記録が行なわれる。なお、ドライバ回路３それぞ
れには、ドライバ回路３の動作を制御するイネーブル信
号が個々に独立して並列に印加されるように回路構成さ
れている。

発明が解決しようとする問題点 ところが、近年、発熱素子の発熱体の幅を中央部程狭（
、両端部程広くすることにより、発熱体の抵抗値を中央
部径大きく、両端部径小さくなるような素子が考え出さ
れ、これにより１発熱素子に印加する電圧の印加時間を
制御することにより、発熱素子１個に対応する発熱面積
、すなわち１ドツト当りの記録濃度を簡単に制御するこ
とができるようになった（特開昭６０−５８８７７号。

）しかしながら、上記の発熱素子を用いて階調記録を行
なった場合、多階調記録が可能となり、それに伴い印字
データが、従来の印字するか、印字しないかの１ビツト
の情報から、階調を指定するための複数ビットの情報に
なるため、従来の感熱転写記録装置では、複数ビットの
情報を高速で処理することができなかった。

本発明は上記従来の問題点を解決するためのものであり
、複数ビットの情報からなる印字データに基づいて、精
度よく、しかも高速に階調記録を制御することのできる
感熱転写記録装置を提供することを目的とする。

問題点を解決するための手段 この目的を達成するために、本発明の感熱転写記録装置
は、発熱素子をｍ個づつｎ個の単位でまとめたブロック
を２個配設したヘッド部と、前記ｍ個の発熱素子毎に設
けられたｌ×ｎ個のドライバ回路と、前記ドライバ回路
の各々に対応して設けられたｎｘｅ個のラッチ回路と、
前記ラッチ回路の各々に対応して設けられたｎｉ１個の
ｍ段からなるシフトレジスタと、前記各ブロックの前記
シフトレジスタ毎に順次共通に設けられたｎ個の比較器
と、前記比較器の一方端子に共通に設けられた基準信号
発生回路と、前記比較器の他方端子に設けられたｎ個の
セレクタと、複数ビットからなるｍｘｎ個のデータがｍ
個づつ順次送られるｎ個のバッファとを備え、前記各セ
レクタは前記各々のバッファに記憶されたデータを順次
取り出す構成を有している。

作用 この構成により、複数ビットからなるｍｘｎ個の印字デ
ータを、ｎ個のバッファを設けることにより、ｎ個づつ
各バッファから同時に順次取り出すことができ、また各
バッファ毎に比較器を設けることにより、バッファ毎に
ｍ個の印字データを順次処理することができ、大量の印
字データを高速に処理することができる。

実施例 以下、本発明の実施例について、図面を参照しながら説
明する。

第１図（ａ）は本実施例の感熱転写記録装置のブロック
図であり、第１図（ｂ）は同発熱素子−単位の構成図で
ある。

図において、１０はサーマルヘッド部であり、４個のブ
ロックに分けられるとともに、ブロック毎に３２個づつ
８個の単位で、発熱素子１１が並列に配設されている。

また、４つのブロック毎に、３２個の発熱素子１１を一
単位として８個のドライバ回路（ＤＩ〜Ｄ８）１２が設
けられ、さらにこのドライバ回路１２のそれぞれに対応
して８個のラッチ回路（Ｌｌ〜Ｌ８）１３、さらにこの
ドライバ回路１２のそれぞれに対応して８個のシフトレ
ジスタ（ＳＲＩ〜５Ｒ８）１４が設けられている。

サーマルヘッド部１０において、発熱素子１１の一方は
印字用の電源部１５に共通に接続され、もう一方はドラ
イバ回路１２の出力端子に接続されている。また、ドラ
イバ回路１２の入力端子はラッチ回路１３の出力端子に
接続され、ラッチ回路１３の入力端子はシフトレジスタ
１４の出力端子に接続されている。

ここで、ドライバ回路工２のそれぞれには、ブロック毎
のドライバ回路１２の動作を制御するイネーブル信号１
６が、ブロック毎に独立し、各ドライバ回路１２毎に並
列に４本印加されるように接続されており、またラッチ
回路１３のそれぞれには、ラッチ回路の動作を制御する
ストローブ信号１７が共通に印加されるように接続され
ている。

次に、１８はパルス制御部であり、ここで作られた８個
の信号（Ｓ　ＩＮＩ〜５ＩＮ８）はシフトレジスタに個
々に独立して印加されるとともに、各ブロック間で並列
に印加されるように接続されている。また、１９はコン
パレータであり、カウンタ２０からの入力と、第１のセ
レクタ２１からの入力とを比較して、その結果を出力し
ている。

さらに、２２は複数のフリップフロップでロジックを構
成したバッファであり、第２のセレクタ２３により選ば
れた複数ビットからなる情報が、順次情報単位毎に入力
される。そして、この情報単位毎に入力された情報のう
ち、第１のセレクタにより１ビツト分の情報が順次取り
出され、コンパレータ１９に出力している。

なお、図中の２４はヘッド補正データであり、各発熱素
子１１の発熱抵抗体の抵抗値ばらつきを補正して、各発
熱素子１１の立ち上がり温度を制御するデータが入力さ
れている。また、２５は隣接、前歴補正印字データであ
り、印字しようとする発熱素子１１の近傍の影響度合を
考慮して補正された印字データが入力されている。

さらに、カウンタ２０はヘッド補正データ２４を処理す
るときはダウンカウンタとして作動し、隣接、前歴補正
印字データ２５を処理するときは、第６図に示すような
特別なカウンタとして作動する。

以下、本実施例の動作を図面を参照しながら具体的な数
値を用いて説明する。

第２図（ａ）は１ライン分（１０２４ｘ４ビツト）のヘ
ッド補正データであり、２５６個づつ４つのブロックに
分かれており、さらに１つのブロックが、３２個づつ８
個の単位で分けられている。第４図（ａ）は１ライン分
（１０２４Ｘ６ビツト）の隣接、前歴補正印字データで
あり、２５６個づつ４つのブロックに分かれており、さ
らに１つのブロックが３２個づつ８個の単位で分けられ
ている。

まず、第２のセレクタによりヘッド補正データ２４が読
み込まれる。このとき、１ライン（１０２４Ｘ４ビツト
）のデータのうちの１ブロツクが、−単位（３２Ｘ４ビ
ツト）づつバッファ２２の中に読み込まれていき、第２
図（ｂ）に示されるように、８個のバッファ（Ｂｌ〜Ｂ
８）２２の中に３２個づつヘッド補正データ２４が記憶
される。なお、同図で左端の数字は番地Ｎｏを示してお
り、ブロック内の数字は４ビツトのヘッド補正データを
示している。

次に、各バッファ２２の中に記憶されている３２個のヘ
ッド補正データは各第１のセレクタ１９に出力される。

そして、各コンパレータ１９では、第１のセレクタによ
り取り出された１データと、カウンタからの入力とが比
較され、ヘッド補正信号として出力される。

このとき、カウンタ２０はヘッド補正データ２４を処理
しているのでダウンカウンタ（１５→Ｏ）として動作し
、まず８個のコンパレータ１９において、各ヘッド補正
データとダウンカウンタの出力″１５”とが比較され、
“１５”以上であれば“１”が、“１５”未満であれば
“０”が対応す□る各シフトレジスタに出力される。こ
れを各コンパレータ１９において、３２個のヘッド補正
データについて並行して行なわれ、−通り比較が終わ・
　　る毎に、ダウンカウンタの出力が１づつ繰り下がっ
てい（。これにより第２図（ｂ）に示されるようなヘッ
ド補正データは、処理されて各シフトレジスタ１４に第
３図（ａ）に示されるようなヘッド補正信号が出力され
る。

各シフトレジスタ１４に入力されたヘッド補正信号は、
ダウンカウンタの出力が１つづつ繰り下がっていく毎に
、対応する各ラッチ回路１３に送り込まれ、さらに対応
する各ドライバ回路１２に送り込まれる。このとき、各
ブロック毎に独立して各ドライバ回路１２に並列に接続
されているイネーブル信号を、ヘッド補正データの対応
するブロックのみに印加することにより、そのブロック
の各発熱素子１１が発熱する。

これにより、ダウンカウンタのカウントが“０”まで終
了すると、結果的に各ドライバ回路には、第４図（ｂ）
に示されるようなヘッド補正データの内容に応じたパル
ス幅のパルス波形が入力されることになり、このパルス
幅により各発熱素子１１への通電開始時間および通電時
間が制御されて、常に立ち上がり温度を各発熱素子１１
毎にそろえることができる。

次に、１つのヘッド補正データブロック（２５６×４ビ
ツト）が終了すると、それに対応する隣接、前歴補正印
字データ２５の１ブロツク（２５６×６ビツト）が第２
のセレクタにより、順次−単位（３２Ｘ６ビツト）づつ
バッファ２２の中に読み込まれ、第４図（ｂ）に示され
るように８個のバッファ（Ｂｌ〜Ｂ８）２２の中に３２
個づつ記憶される。なお、同図で左端の数字は番地Ｎｏ
を示しており、ブロック内の数字は６ビツトの補正印字
データを示している。そして、各バッファ２２の中に記
憶されている３２個の補正印字データは、各第１のセレ
クタにより順次１データづつ取り出され、対応する各コ
ンパレータ１９に出力される。そして各コンパレータ１
９では、第１のセレクタにより取り出され１データとカ
ウンタからの入力とが比較され、印字補正信号として出
力される。　ここで、カウンタ２０は隣接、前歴補正印
字データ２５を処理しているので、第６図に示されるよ
うな特別なカウンタとして動作する。

図に示されるように、カウンタ２０は２から始まる３進
アツプカウンタ２６と０から始まる３２進アツプカウン
タ２７とから構成されており、ストローブ信号２８が印
加される毎に各々のカウンタのカウントがアップする。

３進カウンタ２６は第１表に示されるように、その出力
は３通りしかなく、 上位ビットＱ　＋　　（ＯＵ　Ｔ　２　）が“１”にな
るとき、印字補正信号（○ｔＪＴ　　Ｃ）を強制的にＯ
ＦＦさせ、また下位ビットＱｏが（ＯＵＴ　１　）がパ
１”になるときに３２進カウンタ２７をホールドさせる
ように構成している。さらに、スタート信号２９が印加
されると、Ｑｏが“Ｏ”、　ＱＩが“１”になるように
構成されている。

この構成により、例えば第１のセレクタ２１によりバッ
ファ２２から隣接、前歴補正印字データの１データ（０
０１０００）が取り出されたとすると、第７図に示され
るようなタイムチャートが得られる。

すなわち、まず３進カウンタ２６にスタート信号２９が
印加されると、３進カウンタのＱｌが“１”となるため
、０ＵＴ２は強制ＯＦＦ信号を出力し、その後も３進カ
ウンタのＱＩが“１゛となる毎に、０ＵＴ２からは強制
ＯＦＦ信号が出力される。次に、３進カウンタのＱｏが
“１”となる毎に、０ＵＴ１は３２進カウンタ２７にＨ
ＯＬＤ信号が出力され、３２進カウンタ２７のカウント
が１つ保持される。そして、３２進カウンタの出力（Ｏ
ＵＴ　Ａ）が“８”以上になるまで、上述のような動作
が繰り返され“８”以上になるとＡ２Ｂとなるため、コ
ンパレータからの出力は０”となる。

これにより、３２進カウンタ２７のカウントが“３１゛
°まで終了すると、結果的に各ドライバ回路には第５図
（ｂ）に示されるような補正印字データの内容に応じた
パルス数のパルス波形が入力され、この断続パルスによ
り各発熱素子１１を一定の発熱温度に保つことができ、
またパルスの数により通電時間が制御されるため、各発
熱素子１１の発熱量を制御することができる。

以上の各コンパレータ１９での比較工程を、４つのヘッ
ド補正データブロックおよび４つの隣接、前歴補正印字
データブロックについて、交互に繰り返されて行なうこ
とにより、各ドライバ回路には結果的に第８図（ｂ）に
示すようなパルス波形が入力されることになり、これに
より各発熱素子は第８図（ａ）に示すような温度特性が
得られる。なお、図中のＴ１はインクが溶融する温度（
インク融点）、Ｔ２はヘッド部とインクシートが客層し
て離れなくなる温度（スティックレベル）、Ｔ３はイン
クが記録紙に転写される最適の温度（最適転写温度）で
あり、各素子には共通して発熱温度がスティックレベル
を越える一定の電圧が印加されている。

第８図において、立ち上がり区間Ａは、発熱素子１１を
最適転写温度Ｔ３まで上昇させる区間であり、発熱素子
１１に共通にスティックレベル以上の電圧が印加されて
いるため、立ち上がりのためのヘッド補正パルスが印加
されると、短時間で発熱温度が最適転写温度Ｔ２まで上
昇する。

ここで、各素子の抵抗値は少しづつ異なるため、第８図
に示すように、素子の抵抗値が大きいときは素子の発熱
が遅いので、ヘッド補正パルスの発生タイミングを早め
てヘッド補正パルスのパルス幅を広くすることにより、
曲線Ｃのように印加電圧の通電開始時間を早くするとと
もに、通電時間を長＜シソいる。また、逆に素子の抵抗
値が小さいときは素子の発生が早いのでヘッド補正パル
スの発生タイミングを遅らせてヘッド補正パルスのパル
ス幅を狭くすることにより、曲線Ｃ゛のように印加電圧
の通電開始時間を遅くするとともに、通電時間を短くし
ている。このヘッド補正パルスにより、素子の立ち上が
り温度は常に一定になり常に安定した熱量が得られやす
（なる。

次に、第８図において、印字区間Ｂは、発熱素子１１を
最適転写温度Ｔ３で一定に保つとともに、その時間を制
御する区間である。発熱素子１１にはスティックレベル
電圧以上の電圧が印加されているため、印加を続けると
スティックレベルを越えてしまうので、これを防ぐため
に断続的な隣接、前歴補正印字パルスを各ドライバ回路
に与えることにより、印加電圧を強制的にオン、オフさ
せて、最適転写温度Ｔ２を一定に保っている。

ここで、発熱素子１１に最適転写温度Ｔ３を加える時間
に比例して、発熱面積が変わる素子を用いると、階調記
録は、印字区間Ｂの長さを調整することにより制御する
ことができる。つまり、第９図に示されるように、断続
的な補正印字パルスのパルス数を（ａ）　、　（ｂ）　
、　（Ｃ）と順に減らしていくと、それに伴なって最適
転写温度Ｔ３を維持できる時間が短（なるため、１ドツ
ト当りの発熱面積が（ｄ）　、　（ｅ）　、　（ｆ）と
小さくなるのである。

したがって、隣接、前歴補正印字パルスのパルス数を制
御することにより、ドツト毎の階調を高精度で、しかも
多階調に制御することができる。

発明の効果 以上の説明から明らかなように、本発明の感熱転写記録
装置によれば、複数ビットからなるｍｘｎ個の印字デー
タをｎ個のバッファを設けることにより、ｎ個づつ各バ
ッファから同時に順次取り出すことができ、また各バッ
ファ毎に比較器を設けることにより、バッファ毎にｍ個
の印字データを順次処理することができるため、複数ビ
ットの情報からなる印字データに基づいて、精度よく、
しかも高速に階調を制御することができる。

【図面の簡単な説明】

第１図（ａ）は本発明の一実施例における感熱転写記録
装置のブロック図、第１図（ｂ）は同実施例における発
熱素子−単位の構成図、第２図（ａ）は同実施例におけ
るーライン分のヘッド補正データの構成を示した構成図
、第２図（ｂ）は同実施例における各バッファ内に記憶
された４ビツトのヘッド補正データの内容を示した模式
図、第３図（ａ）は同実施例における比較器から出力さ
れるヘッド補正信号の内容を示した模式図、第３図（ｂ
）は同ヘッド補正信号が各ドライバ回路に入力されると
きの入力波形図、第４図（ａ）は同実施例におけるーラ
イン分の補正印字データの構成を示した構成図、第４図
（ｂ）は同実施例における各バッファ内に記憶された６
ビツトの補正印字データの内容を示した模式図、第５図
（ａ）は同実施例における比較器から出力される補正印
字信号の内容を示した模式図、第５図（ｂ）は同補正印
字信号が各ドライバ回路に出力されるときの入力波形図
、第６図は同実施例のカウンタの構成図、第７図は同カ
ウンタの動作を示すタイムチャート、第８図（ａ）　、
　（ｂ）は同実施例の発熱素子の温度特性図、およびそ
れに対応するドライバ回路の入力波形図、第９図（ａ）
〜（Ｃ）は同実施例のドライバ回路に入力される入力波
形図、第９図ω）〜（ｔ’）は第９図（ａ）〜（Ｃ）の
入力波形が各ドライバ回路に入力されたときの各発熱素
子の発熱状態を示した図、第１０図は従来の感熱転写記
録装置のブロック図である。 １０・・・・・・ヘッド部、１１・・・・・・発熱素子
、１２・・・・・・ドライバ回路（Ｄ１〜．Ｄ８）、１
３・・・・・・ラッチ回路（Ｌｌ〜Ｌ８）、１４・・・
・・・シフトレジスタ（ＳＲ１〜５Ｒ８）、１９・・・
・・・コンパレータ（ＣＰＩ〜ＣＰ８）、２０・・・・
・・第１のセレクタ（ＳＬＩ〜５Ｌ８）、２１・・・・
・・バッファ（Ｂｌ〜Ｂ８）。 代理人の氏名　弁理士　中尾敏男　ほか１名第２図 Ｅｌ　ｌ　　　　　　　９２　　　　　　８３　　　　
　　　　　　Ｆ３８第８図 Ｂ／　　　　Ｂ２　　　　　　ｆ３ｆｌ第６図 Ｃ′−抱ａ／１＼ ヘッド補正パルス　　　　舗ｌ賽・荊＆４囁正印芋バＩ
しλ第９図

Claims (1)

【特許請求の範囲】
1. 発熱素子をｍ個づつｎ個の単位でまとめたブロックをｌ
   個配設したヘッド部と、前記ｍ個の発熱素子毎に設けら
   れたｌ×ｎ個のドライバ回路と、前記ドライバ回路の各
   々に対応して設けられたｎ×ｌ個のラッチ回路と、前記
   ラッチ回路の各々に対応して設けられたｎ×ｌ個のｍ段
   からなるシフトレジスタと、前記各ブロックの前記シフ
   トレジスタ毎に順次共通に設けられたｎ個の比較器と、
   前記比較器の一方端子に共通に設けられた基準信号発生
   回路と、前記比較器の他方端子に設けられたｎ個のセレ
   クタと、複数ビットからなるｍ×ｎ個のデータがｍ個づ
   つ順次送られるｎ個のバッファとを備え、前記各セレク
   タは前記各々のバッファに記憶されたデータを順次取り
   出すことを特徴とする感熱転写記録装置。