JPH01152428A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は、液晶表示装置、特に、薄膜トランジスタ及び
画素電極で画素を構成するアクティブ・マトリックス方
式の液晶表示装置に適用して有効な技術に関するもので
ある。 〔従来の技術〕 アクティブ・マトリックス方式の液晶表示装置は、マト
リックス状に複数の画素が配置された液晶表示部を有し
ている。液晶表示部の各画素は、隣接する２本の走査信
号線（ゲート信号線）と隣接する２本の映像信号線（ド
レイン信号線）との交差領域内に配置されている。走査
信号線は、列方向（水平方向）に延在し、行方向に複数
本配置されている。映像信号線は、走査信号線と交差す
る行方向（垂直方向）に延在し、列方向に複数本配置さ
れている。 前記画素は、主に、液晶、この液晶を介在させて配置さ
れた透明画素電極及び共通透明画素電極、薄膜トランジ
スタ（Ｔ　Ｐ　Ｔ）で構成されている。透明画素電極、
薄膜トランジスタの夫々は、画素毎に設けられている。 透明画素電極は、薄膜トランジスタのソース電極に接続
されている。薄膜トランジスタのドレイン電極は前記映
像信号線に接続され、ゲート電極は前記走査信号線に接
続されている。 〔発明が解決しようとする問題点〕 通常、パネル前面からの入射光に対してはＴＰＴの上側
に設けた遮光膜で不要な入射光を遮り、バックライト光
に対しては不透明なゲート電極で不要な光を遮る構成が
採用されている。本発明者等は種々の実験を行った結果
、通常のゲート電極の大きさでは遮光効果が十分でない
ことを知った。 薄膜トランジスタの非晶質半導体層に光が当ると、電子
、正孔の対が発生し、トランジスタのオフ特性を悪くす
るので、この部分になるべく光が当たらないように工夫
する必要がある。表示用の光としては、液晶表示パネル
の前面（表面）から入射する自然光（或は室内の電灯光
）と、パネルの裏面から入射する蛍光□灯等のバックラ
イト光の２種類がある。 前述の液晶表示装置は、液晶表示部の大型化にともない
、画素サイズが大きくなる傾向にある。 例えば、従来、液晶表示部の画素サイズは、０．２ｘｏ
、２［ｍｍ２１であったが１本発明者は、９．３２×０
．３２［ｍｍ”　］の画素サイズの液晶表示装置を開発
している。 この種の液晶表示装置においては、製造工程中に、液晶
表示部にゴミ等の異物が混入したり、フォトリソグラフ
ィ、技術で使用されるマスクに異物が付着したりする。 異物が薄膜トランジスタのソース電極（又は透明画素電
極）とドレイン電極との間に混入したり存在したりする
と、両者間が短絡し、短絡した画素が不良となる所謂点
欠陥を生じる。また、前記異物が薄膜トランジスタのソ
ース電極（透明画素電極）とゲート電極との間に混入し
たり存在したりすると、前述と同様に、点欠陥を生じる
。このため、本発明者は、各画素サイズが大きくなるに
つれて、このような液晶表示装置の点欠陥（画素の損失
）が目立ち易いという問題点を見出した。 なお、ゲート電極の大きさを半導体層より大きくするこ
とは特開昭６０−１７９６２号公報で公知である。しか
し、ただ単にゲート電極を大きくするだけでは、ゲート
・ソース間寄生容量が増え、走査信号により液晶に加わ
る直流成分が太きくなリ、総合的にはこのデメリットが
大きすぎて、実用化には難しい。 本発明の一つの目的は、ＴＰＴへの入射光に起因するＴ
ＰＴのオフ特性の劣化を低減した液晶表示装置を提供す
ることである。 本発明の他の目的は、ＴＰＴのオフ特性を改善すると共
に液晶に加わる直流成分を押さえることのできる液晶表
示装置を提供することである。 本発明の他の目的は、液晶表示装置において、液晶表示
部の画素が不良となる点欠陥を低減することが可能な技
術を提供することにある。 本発明の他の目的は、液晶表示装置において、液晶表示
部の点欠陥を見にくくすることが可能な技術を提供する
ことにある。 本発明の他の目的は、液晶表示装置においせ、液晶表示
部の画素が不良となる点欠陥を低減すると共に、液晶表
示部の黒むらを低減することが可能な技術を提供するこ
とにある６ 本発明の他の目的は、液晶表示装置にわいて、前記目的
を達成すると共に、走査信号線の抵抗値を低減しかつ画
素の画素電極と走査信号線との短絡に起因する点欠陥を
低減することが可能な技術を提供することにある。 本発明の他の目的は、前記黒むらを低減すると共に、前
記黒むらを低減する保持容量素子の電極の断線を防止す
ることが可能な技術を提供することにある。　　　□ 本発明の他の目的は、液晶表示装置において、簡単な構
成で前記黒むらを低減することが可能な技術を提供する
ことにある。 本発明の他の目的は、液晶表示装置において、液晶表示
部の液晶に加わる直流成分を低減し、前記黒むらを低減
することが可能な技術を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。 〔問題点を解決するため゛の手段〕 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。 （１）共通電極（■ＴＯ２）が形成された表（おもて）
側ガラス基板（ＳＵＢ２）と画素電極（ＩＴｏｌ）及び
ＴＰＴ（ＴＦＴＩ）が形成された裏側ガラス基板（ＳＵ
ＢＩ）の間に液晶層（ＬＣ’）が封入される（第１図、
第２図）。液晶層がらみてＴＰＴのゲート電極（Ｇ　Ｔ
）は裏側基板（ＳＵＢＩ）に近く、半導体層（Ａ’Ｓ）
は遠くなるように配置される。ゲート電極（Ｇ’Ｔ）は
半導体層（ＡＳ）を完全に覆うよう（下からみて）大き
なサイズとされる。 （２）２本の走査信号線と２本の映像信号線との交差領
域内に画素が配置される。前記２本の走査信号線のうち
の一方の走査信号線で選択される画素の薄膜トランジス
タを複数に分割し、この分割された薄膜トランジスタの
夫々に前記画素電極を複数に分割した夫々を接続゛し、
この分割された画素電極の夫々にこの画素電極を一方の
電極とし前記２本の走査信号線のうちの他方の走査信号
線を容量電極線として用いて他方の電極とする保持容量
素子を構成する。 （３）前記走査信号線を複数の導電層−を重ね合せた複
合膜で構成し、前記容量電極線を前記複合膜のうちの一
層の導電層からなる単層膜で構成する。 （４）前記保持容量素子の一方の電極とその誘電体膜と
の間に、第１導電膜とその上に形成された第１導電膜に
比べて比抵抗値が小さくかつサイズが小さい第２導電膜
とで形成された下地層を構成し、前記一方の電極を前記
下地層の第２導電膜から露出する第１導電膜に接続する
。 （５）前記容量電極線の初段又は最終段を前記画素の共
通画素電極に接続する。 （６）初段の走査信号線又は容量電極線゛を、最終段の
容量電極線線又は走査信号線に接続する。 〔作用〕 （１）裏側基板（ＳＵＢＩ）を通し′て入射するバック
ライト光は半導体層（ＡＳ）にはゲート電極（Ｇ　Ｔ）
によって遮られ到達しないめでＴＰＴのオフ特性を改善
することができる。 （２）前記画素の分割された一部分が点欠陥になるだけ
で、画素の全体としては点欠陥でなくなるので、画素の
点欠陥を低減することができると共に、前記保持容量素
子で液晶に加わる電圧保持特性を改善することができる
ので、黒むらを低減することができる。特に、画素を分
割することにより、薄膜トランジスタのゲート電極とソ
ース電極又はドレイン電極との短絡に起因する点欠陥を
低減することができると共に、画素電極と保持容量素子
の他方の電極との短絡に起因する点欠陥を低減すること
ができる。この結果、前記画素の分割された一部の点欠
陥は、画素の全体の面積に比べて小さいので、前記点欠
陥を見にくくすることができる。 ゲート電極を広くすることによって、遮光効果を上げる
ことができる反面、ソース・ドレイン電極との間のオー
バラップ寄生容量が゛増え液晶への直流成分等が問題と
なる逆効果が生じるが、この保持容量によってその逆効
果を低減させることができる。 （３）前記効果に加えて、前記走査信号線の抵抗値を低
減し、かつ画素の画素電極と走査信号線との短絡に起因
する点欠陥を低減することができる。 （４）保持容量素子の他方の電極に基づく段差部に沿っ
て確実に保持容量素子の一方の電極を接着させることが
できるので、保持容量素子の一方の電極の断線を低減す
ることができる。 （５）初段又は最終段の容量電極線は外部引出配線の一
部の導電層と一体に構成することができ、しかも共通画
素電極は前記外部引出配線に接続されているので、簡単
な構成で走査信号線を共通画素電極に接続することがで
きる。 （６）走査信号線及び容量電極線の全べてを垂直走査回
路に接続することができるので、直流相殺方式（ＤＣキ
ャンセル方式）を採用することができる。この結果、液
晶に加わる直流成分を低減することができるので、液晶
の寿命を向上することができる。 以下、本発明の構成について、アクティブ・マトリック
ス方式のカラー液晶表示装置に本発明を適用した一実施
例とともに説明する。 なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。 〔実施例〕 （実施例Ｉ） 本発明の実施例Ｉであるアクティブ・マトリックス方式
のカラー液晶表示装置の液晶表示部の一画素を第１図（
要部平面図）で示し、第１図の■−■切断線で切った断
面を第２図で示す。また、第３図（要部平面図）には、
第１図に示す画素を複数配置した液晶表示部の要部を示
す。 第１図乃至第３図に示すように、液晶表示装置は、下部
透明ガラス基板５ＵＢＩの内側（液晶側）の表面上に、
薄膜トランジスタＴＰＴ及び透明画素電極ＩＴＯを有す
る画素が構成されている。下部透明ガラス基板５ＵＢＩ
は、例えば、１．１　［ｍｍ］程度の厚さで構成されて
いる。 各画素は、隣接する２本の走査信号線（ゲート信号線又
は水平信号線）ＧＬと、隣接する２本の映像信号線（ド
レイン信号線又は垂直信号線）ＤＬとの交差領域内（４
本の信号線で囲まれた領域内）に配置されている。走査
信号線ＧＬは、第１図及び第３図に示すように、列方向
に延在し、行方向に複数本配置されている。映像信号線
ＤＬは、行方向に延在し、列方向に複数本配置されてい
る。 各画素の薄膜トランジスタＴＰＴは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴＩ、ＴＰＴ２及びＴＰＴ３で構成さ
れている。薄膜トランジスタＴＦＴｌ〜ＴＦＴ３の夫々
は、実質的に同一サイズ（チャンネル長と幅が同じ）で
構成されている。 この分割された薄膜トランジスタＴＦＴＩ〜ＴＦＴ３の
夫々は、主に、ゲート電極ＧＴ、絶縁膜Ｇ工、ｉ型（真
性、１ｎｔｒｉｎｓｉｃ、導電型決定不純物がドープさ
れていない）非晶質Ｓｉ半導体層ＡＳ、一対のソース電
極ＳＤＩ及びドレイン電極ＳＤ２で構成されている。な
お、ソース・ドレインは本来その間のバイアス極性によ
って決まり、本表示装置の回路ではその極性は動作中反
転するので、ソース・ドレインは動作中入れ替わると理
解されたい。しかし以下の説明でも、便宜上一方をソー
ス、他方をドレインと固定して表現する。 前記ゲート電極ＧＴは、第４図（所定の製造工程におけ
る要部平面図）に詳細に示すように、走査信号線ＧＬか
ら行方向（第１図及び第４図において下方向）に突出す
る丁字形状で構成されている（丁字形状に分岐されてい
る）。つまり、ゲート電極ＧＴは、映像信号線ＤＬと実
質的に平行に延在するように構成されている。ゲート電
極ＧＴは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の夫々
の形成領域まで突出するように構成されている。薄膜ト
ランジスタＴＦＴ１〜ＴＦＴ３の夫々のゲート電極ＧＴ
は、一体に（共通ゲート電極として）構成されており、
同一の走査信号線ＧＬに連続して形成されている。ゲー
ト電極ＧＴは、薄膜トランジスタＴＦＴの形成領域にお
いて大きい段差をなるべく作らないように、単層の第１
導電膜ｇ１で構成する。第１導電膜ｇ１は、例えばスパ
ッタで形成されたクロム（Ｃｒ）膜を用い、１０００［
人］程度の膜厚で形成する。 このゲート電極ＧＴは、第１図、第２図及び第５図に示
されているように、半導体層ＡＳを完全に覆うよう（下
方からみて）それより太き目に形成される。従って、基
板５ＵＢＩの下方に蛍光灯等のバックライトを取付けた
場合、この不透明のＣｒゲート電極ＧＴが影となって、
半導体層Ａｓにはバックライト光が当たらず、前述した
光照射による導電現象すなわちＴＰＴのオフ特性劣化は
起きにくくなる。なお、ゲート電極ＧＴの本来の大きさ
は、ソース・ドレイン電極ＳＤＩとＳｎ２間をまたがる
に最低限必要な（ゲート電極とソース・ドレイン電極の
位置合わせ余裕分も含めて）幅を持ち、チャンネル幅Ｗ
を決めるその奥行き長さはソース・ドレイン電極間の距
離（チャンネル長）Ｌとの比、即ち相互コンダクタンス
ｇｍを決定するファクタＷ／Ｌをいくつにするかによっ
て決められる。 本実施例におけるゲート電極の大きさは勿論、上述した
本来の大きさよりも大きくされる。 ゲート電極ＧＴのゲート及び遮光の機能面からだけで考
えれば、ゲート電極及びその配線ＧＬは単一の層で一体
に形成しても良く、この場合不透明導電材料としてＳｉ
を含有させたＡ１、純Ａ１、及びＰｄを含有させたＡ１
等を選ぶことができる。 前記走査信号線ＧＬは、第１導電膜ｇ１及びその上部に
設けられた第２導電膜ｇ２からなる複合膜で構成されて
いる。この走査信号線ＧＬの第１導電膜ｇ１は、前記ゲ
ート電極ＧＴの第１導電膜ｇ１と同一製造工程で形成さ
れ、かつ一体に構成されている。第２導電膜ｇ２は、例
えば、スパッタで形成されたアルミニウム（ＡＱ）膜を
用い、２０００〜４０００［人］程度の膜厚で形成する
。第２導電膜ｇ２は、走査信号線ＧＬの抵抗値を低減し
、信号伝達速度の高速化（画素の情報の書込特性）を図
ることができるように構成されている。 また、走査信号線ＧＬは、第１導電膜ｇ１の幅寸法に比
べて第２導電膜ｇ２の幅寸法を小さく構成している。す
なわち、走査信号線ＧＬは、その側壁の段差形状をゆる
やかにすることができるので、その上層の絶縁膜ＧＩの
表面を平担化できるように構成されている。 絶縁膜ＧＩは、薄膜トランジスタＴＰＴ１〜ＴＦＴ３の
夫々のゲート絶縁膜として使用される。 絶縁膜ＧＩは、ゲート電極ＧＴ及び走査信号線ＧＬの上
層に形成されている。絶縁膜Ｇ工は、例えば、プラズマ
ＣＶＤで形成された窒化珪素膜を用い、３０００［人］
程度の膜厚で形成する。前述のように、絶縁膜ＧＩの表
面は、薄膜トランジスタＴＰＴ１〜ＴＦＴ３の夫々の形
成領域、及び走査信号線ＧＬ形成領域において平担化さ
れている。 ｉ型半導体層ＡＳは、第５図（所定の製造工程における
要部平面図）で詳細に示すように、複数に分割された薄
膜トランジスタＴＦＴＩ〜ＴＦＴ３の夫々のチャネル形
成領域として使用される。 複数に分割された薄膜トランジスタＴＦＴｌ〜ＴＦＴ３
の夫々のｉ型半導体層ＡＳは、画素内において一体に構
成されている。すなわち、画素の分　′割された複数の
薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の夫々は、１つの
（共通の）ｉ型半導体層ＡＳの島領域で構成されている
。ｉ型半導体層Ａｓは、アモーファスシリコン膜又は多
結晶シリコン膜で形成し、約１８００［人］程度の膜厚
で形成する。 このｉ型半導体層ＡＳは、供給ガスの成分を変えてＳｉ
、Ｎ４ゲート絶縁膜ＧＩの形成に連続して、同じプラズ
マＣＶＤ装置で、しかもその装置から外部に露出するこ
となく形成される。また、オーミックコンタクト用のＰ
をドープしたＮ４層もｄＯ（第２図）も同様に連続して
約４００［人］の厚さに形成される。しかる後、基板５
ＵＢＩはＣＶＤ装置から外に取り出され、写真処理技術
により、Ｗ層ｄＯ及びｉ層ＡＳは第１図、第２図及び第
５図に示すように独立した島にパターニングされる。 このように、画素の複数に分割された薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３の夫々のｉ型半導体層ＡＳを一体に
構成することにより、薄膜トランジスタＴＦＴＩ〜ＴＦ
Ｔ３の夫々に共通のドレイン電極ＳＤ２がｉ型半導体層
Ａｓ（実際には、第１導電膜ｇ１の膜厚、Ｗ型半導体層
ｄｏの膜厚及びｉ型半導体層ＡＳの膜厚とを加算した膜
厚に相当する段差）をドレイン電極ＳＤ２側からｉ型半
導体層ＡＳ側に向って１度乗り越えるだけなので、ドレ
イン電極ＳＤ２が断線する確率が低くなり、点欠陥の発
生する確率を低減することができる。 つまり、本実施例Ｉでは、ドレイン電極ＳＤ２がｉ型半
導体層ＡＳの段差を乗り越える際に画素内に発生する点
欠陥が３分の１に低減できる。 また、本実施例■のレイアウトと異なるが、ｉ型半導体
層Ａｓを映像信号線ＤＬが直接乗り越え、この乗り越え
た部分の映像信号線ＤＬをドレイン電極ＳＤ２として構
成する場合、映像信号線ＤＬ（ドレイン電極５Ｄ２）が
ｉ型半導体層ＡＳを乗り越える際の断線に起因する線欠
陥の発生する確率を低減することができる。つまり、画
素の複数に分割された薄膜トランジスタＴＦＴＩ〜ＴＦ
Ｔ３の夫々のｉ型半導体層ＡＳを一体に構成することに
より、映像信号線ＤＬ（ドレイン電極ＳＤ２．）がｉ型
半導体層ＡＳを１度だけしか乗り越えないためである（
実際には、乗り始めと乗り終わりの２度である）。 前記ｉ型半導体層ＡＳは、第１図及び第５図に詳細に示
すように、走査信号線ＧＬと映像信号線ＤＬとの交差部
（クロスオーバ部）の両者間まで延在させて設けられて
いる。この延在させたｉ型半導体層ＡＳは、交差部にお
ける走査信号線ＧＬと映像信号線ＤＬとの短絡を低減す
るように構成されている。 画素の複数に分割された薄膜トランジスタＴＰＴ１〜Ｔ
ＦＴ３の夫々のソース電極ＳＤＩとドレイン電極ＳＤ２
とは、第１図、第２図及び第６図（所定の製造工程にお
ける要部平面図）で詳細に示すように、ｉ型半導体層Ａ
Ｓ上に夫々離隔して設けられている。ソース電極ＳＤ１
、ドレイン電極ＳＤ２の夫々は、回路のバイアス極性が
変ると。 動作上、ソースとドレインが入れ替わるように構成され
ている。つまり、薄膜トランジスタＴＰＴは、ＦＥＴと
同様に双方向性である。 ソース電極ＳＤＩ、ドレイン電極ＳＤ２の夫々は、Ｎ４
型半導体層ｄｏに接触する下層側から、第１導電膜ｄ１
、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合わせて
構成されている。ソース電極ＳＤ１の第１導電膜ｄ１、
第２導電膜ｄ２及び第３導電膜ｄ３は、ドレイン電極Ｓ
Ｄ２の夫々と同一製造工程で形成される。 第１導電膜ｄ１は、スパッタで形成したクロム膜を用い
、５００〜１０００［人］の膜厚（本実施例では、６０
０［人コ程度の膜厚）で形成する。クロム膜は、膜厚を
厚く形成するとストレスが大きくなるので、２０００［
人コ程度の膜厚を越えない範囲で形成する。 クロム膜は、Ｎ＋型半導体層ｄｏとの接触が良好である
。クロム膜は、後述する第２導電膜ｄ２のアルミニウム
がＮ４型半導体層ｄｏに拡散することを防止する、所謂
バリア層を構成する。第１導電膜ｄ１としては、クロム
膜の他に、高融点金属（Ｍ　ｏ　。 Ｔｉ、Ｔａ、Ｗ）膜、高融点金属シリサイド（ＭｏＳｉ
、。 ＴｉＳｉ、、ＴａＳｉ２．ＷＳｉｚ）膜で形成してもよ
い。 第１導電膜ｄ１を写真処理でパターニングした後、同じ
写真処理用マスクで或は第１導電膜ｄ１をマスクとして
Ｎ１層ｄｏが除去される。つまり、ｉ　Ｊｑ　Ａ　Ｓ上
に残っていたＮ“ＭｄＯは第１導電膜ｄ１以外の部分が
セルファラインで除去される。このとき、Ｎ＋層ｄＯは
その厚さ分は全て除去されるようエッチされるのでｉ　
ＭＡ　Ｓも若干その表面部分でエッチされるが、その程
度、はエッチ時間で制御すれば良い。 しかる後第２導電膜ｄ２が、アルミニウムのスパッタリ
ングで３０００〜４０００［人］の膜厚（本実施例では
、３０００［人］程度の膜厚）に形成さ九る。アルミニ
ウム膜は、クロム膜に比べてストレスが小さく、厚い膜
厚に形成することが可能で、ソース電極ＳＤＩ、ドレイ
ン電極ＳＤ２及び映像信号線ＤＬの抵抗値を低減するよ
うに構成されている。第２導電膜ｄ２は、薄膜トランジ
スタＴＰＴ“の動作速度の高速化、及び映像信号線ＤＬ
の信号伝達速度の高速化を図ることができるように構成
されている。つまり、第２導電膜ｄ２は、画素の書込時
性を向上することができる。第２導電膜ｄ２としては、
アルミニウム膜の他に、シリコン（Ｓｉ）や銅（Ｃｕ）
を添加物として含有させたアルミニウム膜で形成しても
よい。 第２導電膜ｄ２の写真処理技術によるパターニング後第
３導電膜ｄ３が、スパッタで形成された透明導電膜（Ｉ
ＴＯ：ネサ膜）を用い、１（１００〜２０００［人］の
膜厚（本実施例では、１２００［人コ程度の膜厚）で形
成される。この第３導電膜ｄ３は、ソース電極ＳＤＩ、
　ドレイン電極ＳＤ２及び映像信号線ＤＬを構成すると
共に、透明画素電極ＩＴＯを構成するようになっている
。 ソース電極ＳＤＩの第１導電膜ｄ１、ドレイン電極ＳＤ
２の第１導電膜ｄ１の夫々は、上層の第２導電膜ｄ２及
び第３導電膜ｄ３に比べてチャネル形成領域側を大きい
サイズで構成している。つまり、第１導電膜ｄ１は、第
１導電膜ｄ１と第２導電膜ｄ２及び第３導電膜ｄ３との
間の製造工程におけるマスク合せずれが生じても、第２
導電膜ｄ２及び第３導電膜ｄ３に比べて大きいサイズ（
第１導電膜ｄ１〜第３導電膜ｄ３の夫々のチャネル形成
領域側がオンザラインでもよい）になるように構成され
ている。ソース電極ＳＤｌの第１導電膜ｄ１、ドレイン
電極ＳＤ２の第１導電膜ｄ１の夫々は、薄膜トランジス
タＴＰＴのゲート長りを規定するように構成されている
。 このように、画素の複数に分割された薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３において、ソース電極ＳＤ１、ドレ
イン電極ＳＤ２の夫々の第１導電膜ｄ１のチャネル形成
領域側を第２導電膜ｄ２及び第３導電膜ｄ３に比べて大
きいサイズで構成することにより、ソース電極ＳＤＩ、
ドレイン電極ＳＤ２の夫々の第１導電膜ｄ１間の寸法で
、薄膜トランジスタＴＰＴのゲート長りを規定すること
ができる。第１導電膜ｄ１間の離隔寸法（ゲート長Ｌ）
は、加工精度（パターンニング精度）で規定することが
できるので、薄膜トランジスタＴＰＴ１〜ＴＦＴ３の夫
々のゲート長りを均一にすることができる。 ソース電極ＳＤＩは、前記のように、透明画素電極ＩＴ
Ｏに接続されている。ソース電極ＳＤＩは、ｉ型半導体
層ＡＳの段差形状（第１導電膜ｇ１の膜厚、Ｎ′″層ｄ
Ｏの膜厚及びｉ型半導体層ＡＳの膜厚とを加算した膜厚
に相当する段差）に沿って構成されている。具体的には
、ソース電極ＳＤ１は、ｉ型半導体層ＡＳの段差形状に
沿って形成された第１導電膜ｄ１と、この第１導電膜ｄ
１の上部にそれに比べて透明画素電極ＩＴＯと接続され
る側を小さいサイズで形成した第２導電膜ｄ２と、この
第２導電膜から露出する第１導電膜ｄ１に接続された第
３導電膜ｄ３とで構成されている。 ソース電極ＳＤ１の第１導電膜ｄ１は、Ｎ＋型半導体層
ｄＯとの接着性が良好であり、かつ、主に第２導電膜ｄ
２からの拡散物に対するバリア層として構成されている
。ソース電極ＳＤＩの第２導電膜ｄ２は、第１導電膜ｄ
１のクロム膜がストレスの増大から厚く形成できず、ｉ
型半導体層Ａｓの段差形状を乗り越えられないので、こ
のｉ型半導体層ＡＳを乗り越えるために構成されている
。つまり、第２導電膜ｄ２は、厚く形成することでステ
ップカバレッジを向上している。第２導電膜ｄ２は、厚
く形成できるので、ソース電極ＳＤＩの抵抗値（ドレイ
ン電極ＳＤ２や映像信号線ＤＬについても同様）の低減
に大きく寄与している。第３導電膜ｄ３は、第２導電膜
ｄ２のｉ型半導体層ＡＳに起因する段差形状を乗り越え
ることができないので、第２導電膜ｄ２のサイズを小さ
くすることで露出する第１導電膜ｄ１に接続するように
構成されている。第１導電膜ｄ１と第３導電膜ｄ３とは
、接着性が良好であるばかりか、両者間の接続部の段差
形状が小さいので、確実に接続することができる。 このように、薄膜トランジスタＴＰＴのソース電極ＳＤ
１を、少なくとも、ｉ型半導体層ＡＳに沿って形成され
たバリア層としての第１導電膜ｄ１と、この第１導電膜
ｄ１の上部に形成された、第１導電膜に比べて比抵抗値
が小さく、かつ第１導電膜に比べて小さいサイズの第２
導電膜ｄ２とで構成し、この第２導電膜ｄ２から露出す
る第１導電膜ｄ１に透明画素電極工Ｔｏである第３導電
膜ｄ３を接続することにより、薄膜トランジスタＴＰＴ
と透明画素電極ＩＴＯとを確実に接続することができる
ので、断線に起因する点欠陥を低減することができる。 しかも、ソース電極ＳＤＩは、第１導電膜ｄ１によるバ
リア効果で、抵抗値の小さい第２導電膜ｄ２（アルミニ
ウム膜）を用いることができるので、抵抗値を低減する
ことができる。 ドレイン電極ＳＤ２は、映像信号線ＤＬと一体に構成さ
れており、同一製造工程で形成されている。ドレイン電
極ＳＤ２は、映像信号線ＤＬと交差する列方向に突出し
たＬ字形状で構成されている。つまり、画素の複数に分
割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の夫々の
ドレイン電極ＳＤ２は、同一の映像信号線ＤＬに接続さ
れている。 前記透明画素電極ＩＴＯは、各画素毎に設けられており
、液晶表示部の画素電極の一方を構成する。透明画素電
極ＩＴＯは、画素の複数に分割された薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３の夫々に対応して３つの透明画素電
極（分割透明画素電極）ＩＴＯＩ、■ＴＯ２及びＩＴＯ
３に分割されている。透明画素電極ＩＴＯＩは、薄膜ト
ランジスタＴＦＴ１のソース電極ＳＤＩに接続されてい
る。透明画素電極ＩＴＯ２は、薄膜トランジスタＴＰＴ
２のソース電極ＳＤＩに接続されている。 透明画素電極ＩＴＣＪ３は、薄膜トランジスタＴＦＴ３
のソース電極ＳＤＩに接続されている。 透明画素電極ＩＴＯＩ〜ＩＴＯ３の夫々は、薄膜トラン
ジスタＴＦＴｌ〜ＴＦＴ３の夫々と同様に、実質的に同
一サイズで構成されている。透明画素電極ＩＴＯＩ〜Ｉ
ＴＯ３の夫々は、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３
の夫々のｉ型半導体層ＡＳを一体に構成しである（分割
された夫々の薄膜トランジスタＴＰＴを一個所に集中的
に配置しである）ので、Ｌ字形状で構成している。 このように、隣接する２本の走査信号線ＧＬと隣接する
２本の映像信号線ＤＬとの交差領域内に配置された画素
の薄膜トランジスタＴＰＴを複数の薄膜トランジスタＴ
ＰＴＩ〜ＴＦＴ３に分割し、この複数に分割された薄膜
トランジスタＴＰＴＩ〜ＴＦＴ３の夫々に複数に分割し
た透明画素電極ＩＴＯ１〜工Ｔ○３の夫々を接続するこ
とにより、画素の分割された一部分（例えば、ＴＦＴＩ
）が点欠陥になるだけで、画素の全体としては点欠陥で
なくなる（Ｔ　Ｐ　Ｔ　２及びＴＦＴ３が点欠陥でない
）ので、画素全体としての点欠陥を低減することができ
る。 また、前記画素の分割された一部の点欠陥は、画素の全
体の面積に比べて小さい（本実施例の場合、画素の３分
の１の面積）ので、前記点欠陥を見にくくすることがで
きる。 また、前記画素の分割された透明画素電極ＩＴＯ１〜Ｉ
ＴＯ３の夫々を実質的に同一サイズで構成することによ
り、画素内の点欠陥の面積を均一にすることができる。 また、前記画素の分割された透明画素電極ＩＴＯ１〜Ｉ
ＴＯ３の夫々を実質的に同一サイズで構成することによ
り、透明画素電極工ＴＯ１〜ＩＴＯ３の夫々と共通透明
画素電極ＩＴＯとで構成される夫々の液晶容量（Ｃｐｉ
ｘ　）と、この透明画紫電極ＩＴＯＩ〜ＩＴＯ３の夫々
に付加される透明画素電極ＩＴＯＩ〜ＩＴ０３とゲート
電極ＧＴとの重ね合せで生じる重ね合せ容量（Ｃｇｓ）
とを均一にすることができる。つまり、透明画素電極Ｉ
ＴＯ１〜ＩＴＯ３の夫々は液晶容量及び重ね合せ容量を
均一にすることができるので、この重ね合せ容量に起因
する液晶ＬＣの液晶分子に印加されようとする直流成分
を均一とすることができ、この直流成分を相殺する方法
を採用した場合、各画素の液晶にかかる直流成分のばら
つきを小さくすることができる。 薄膜トランジスタＴＰＴ及び透明画素電極ＩＴＯ上には
、保護膜ＰＳＶＩが設けられている。保護膜ＰＳＶＩは
、主に、薄膜トランジスタＴＰＴを湿気等から保護する
ために形成されており、透明性が高くしかも耐湿性の良
いものを使用する。 保護膜ＰＳＶＩは、例えば、プラズマＣＶＤで形成した
酸化珪素膜や窒化珪素膜で形成されており、８０００［
人］程度の膜厚で形成する。 薄膜トランジスタＴＦＴ上の保護膜ｐｓｖｔの上部には
、外部光がチャネル形成領域として使用されるｉ型半導
体層ＡＳに入射されないように、遮蔽膜ＬＳが設けられ
ている。第１図に示すように、遮蔽膜ＬＳは、点線で囲
まれた領域内に構成されている。遮蔽膜ＬＳは、光に対
する遮蔽性が高い、例えば、アルミニウム膜やクロム膜
等で形成されており、スパッタで１０００［人］程度の
膜厚に形成する。 従って、ＴＰＴＩ〜３の共通半導体層ＡＳは上下にある
遮光膜ＬＳ及び太き目のゲート電極ＧＴによってサンド
インチにされ、外部の自然光やバックライト光が当たら
なくなる。遮光膜ＬＳとゲート電極ＧＴは半導体層ＡＳ
より太き目でほぼそれと相似形に形成され、両者の大き
さはほぼ同じとされる（図では境界線が判るようＧＴを
ＬＳより小さ目に描いている）。 なお、バックライトを５ＵＢ２側に取り付け、５ＵＢＩ
を観察側（外部露出側）とすることもでき、この場合は
遮光膜ＬＳはバックライト光の、ゲート電極ＧＴは自然
光の遮光体として働く。 薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように構成されている。つまり、薄膜トラン
ジスタＴＦＴは、透明画素電極ＩＴＯに印加される電圧
を制御するように構成されている。 液晶ＬＣは、下部透明ガラス基板５ＵＢＩと上部透明ガ
ラス基板５ＵＢ２との間に形成された空間内に、液晶分
子の向きを設定する下部配向膜０ＲＩＩ及び上部配向膜
０ＲＩ２に規定され、封入されている。 下部配向膜０ＲＩＩは、下部透明ガラス基板５ＵＢＩ側
の保護膜ＰＳＶＩの上部に形成される。 上部透明ガラス基板５ＵＢ２の内側（液晶側）の表面に
は、カラーフィルタＦＩＬ、保護膜ＰＳ■２、共通透明
画素電極（ＣＯＭ）ＩＴＯ及び前記上部配向膜○ＲＩ２
が順次積層して設けられている。 前記共通透明画素電極ＩＴＯは、下部透明ガラス基板５
ＵＢＩ側に画素毎に設けられた透明画素電極ＩＴＯに対
向し、隣接する他の共通透明画素電極ＩＴＯと一体に構
成されている。この共通透明画素電極ＩＴＯには、コモ
ン電圧Ｖｃｏｍが印加されるように構成されている。コ
モン電圧Ｖｃｏｍは、映像信号線ＤＬに印加されるロウ
レベルの駆動電圧Ｖｄｍ１ｎとハイレベルの駆動電圧Ｖ
ｄｍａｘとの中間電位である。 カラーフィルタＦＩＬは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。 カラーフィルタＦＩＬは、画素に対向する位置に各画素
毎に構成され、染め分けられている。すなわち、カラー
フィルタＦＩＬは、画素と同様に、隣接する２本の走査
信号線ＧＬと隣接する２本の映像信号線ＤＬとの交差領
域内に構成されている。各画素は、カラーフィルタＦＩ
Ｌの個々の所定色フィルタ内において、複数に分割され
ている。 カラーフィルタＦＩＬは、次のように形成することがで
きる。まず、上部透明ガラス基板５ＵＢ２の表面に染色
基材を形成し、フォトリソグラフイ技術で赤色フィルタ
形成領域以外の染色基材を除去する。この後、染色基材
を赤色染料で染め、固着処理を施し、赤色フィルタＲを
形成する。次に、同様な工程を施すことによって、緑色
フィルタＧ、青色フィルタＢを順次形成する。 このように、カラーフィルタＦＩＬの各色フィルタを各
画素と対向する、交差領域内に形成することにより、カ
ラーフィルタＦＩＬの各色フイルタ間に、走査信号線Ｇ
Ｌ、映像信号線ＤＬの夫々が存在するので、それらの存
在に相当する分、各画素とカラーフィルタＦＩＬの各色
フィルタとの位置合せ余裕寸法を確保する（位置合せマ
ージンを大きくする）ことができる。さらに、カラーフ
ィルタＦＩＬの各色フィルタを形成する際に、異色フィ
ルタ間の位置合せ余裕寸法を確保することができる。 すなわち、本実施例では、隣接する２本の走査信号線Ｇ
Ｌと隣接する２本の映像信号線ＤＬとの交差領域内に画
素を構成し、この画素を複数に分割し、この画素に対向
する位置にカラーフィルタＦＩＬの各色フィルタを形成
することにより、前述の点欠陥を低減することができる
と共に、各画素と各色フィルタとの位置合せ余裕寸法を
確保することができる。 保護膜ＰＳＶ２は、前記カラーフィルタＦＩＬを異なる
色に染め分けた染料が液晶ＬＣに漏れることを防止する
ために設けられている。保護膜ＰＳＶ２は１例えば、ア
クリル樹脂、エポキシ樹脂等の透明樹脂材料で形成され
ている。 この液晶表示装置は、下部透明ガラス基板５ＵＢｌ側、
上部透明ガラス基板５ＵＢ２側の夫々の層を別々に形成
し、その後、上下透明ガラス基板５ＵＢＩ及び５ＵＢ２
を重ね合せ、両者間に液晶ＬＣを封入することによって
組み立てられる。 前記液晶表示部の各画素は、第３図に示すように、走査
信号線ＧＬが延在する方向と同一列方向に複数配置され
、画素列ｘ、、ｘ、、ｘ、、ｘ４．・・・の夫々を構成
している。各画素列Ｘ□、Ｘ、、Ｘ、、Ｘ、、・・・の
夫々の画素は、薄膜トランジスタＴＦＴＩ〜ＴＦＴ３及
び透明画素電極ＩＴＯＩ〜ＩＴＯ３の配置位置を同一に
構成している。つまり、画素列Ｘ１’　ｌ　Ｘ　３’　
ｌ・・・の夫々の画素は、薄膜トランジスタＴＦＴ１〜
ＴＦＴ３の配置位置を左側、透明画素電極Ｉ　Ｔ’０１
〜ＩＴＯ３の配置位置を右側に構成している。画素列Ｘ
、’、Ｘ、、・・・の夫々の行方向の次段の画素列Ｘ２
．Ｘ４．・・・の夫々の画素は、画素列Ｘ１．Ｘ３、・
・・の夫々の画素を前記映像信号線ＤＬに対して線対称
で配置した画素で構成されている。すなわち、画素列Ｘ
２．ｘ４．・・・の夫々の画素は、薄膜トランジスタＴ
ＰＴＩ〜ＴＦＴ３の配置位置を右側、透明画素電極ＩＴ
ＯＩ〜工ＴＯ３の配置位置を左側に構成している。そし
て、画素列Ｘ２．Ｘ４．・・・の夫々の画素は、画素列
Ｘ１．ｘ、、・・・の夫々の画素に対し、列方向に半画
素間隔移動させて（ずらして）配置されている。つまり
、画素列Ｘの各画素間隔を１．０”（１，０ピツチ）と
すると、次段の画素列Ｘは、各画素間隔を１．０とし、
前段の画素列Ｘに対して列方向に０．５画素間隔（０，
５ピツチ）ずれている。各画素間を行方向に延在する映
像信号線ＤＬは□、各画素列Ｘ間において、半画素間隔
分（０，５ピツチ分）列方向に延在するように構成され
ている。 このように、液晶表示部において、薄膜トランジスタＴ
ＰＴ及び透明画素電極ＩＴＯの配置位置が同一の画素を
列方向に複数配置して画素列Ｘを構成し、画素列Ｘの次
段の画素列Ｘを、前段の画素列Ｘの画素を映像信号線Ｄ
Ｌに対して線対称で配置した画素で構成し、次段の画素
列を前段の画素列に対して半画素間隔移動させて構成す
ることにより、第７図（画素とカラーフィルタとを重ね
°　合せた状態における要部平面図）で示すように、前
段の画素列Ｘの所定色フィルタが形成された画素（例え
ば、画素列Ｘ２の赤色フィルタＲが形成された画素）と
次段の画素列Ｘの同一色フィルタが形成された画素＜Ｓ
えば、画素列Ｘ。の赤色フィルタＲが形成された画素）
とを１．５画素間隔（１，５ピツチ）離゛隔することが
できる。つまり、前段の画素列Ｘの画素は、最つども近
傍の次段の画素列の同一色フィルタが形成された画素と
常時１．５画素間隔分離隔するように構成されており、
カラーフィルタＦＩＬはＲＧＢの三角形配置構造を構成
できるようになっている。カラーフィルタＦ工りのＲＧ
Ｂの三角形配置構造は、各色の混色を良くすることがで
きるので、カラー画像の解像度−向上することができる
。 また、映像信号線ＤＬは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線ＤＬと交差しなくなる。したがって、映像信号線Ｉ
）Ｌの引き回しをなくしその占有面積を低減することが
でき、又映像信号線ＤＬの迂回をなくし多層配線構造を
廃止することができる。 この液晶表示部の構成を回路的に示すと、第９図（液晶
表示部の等価回路図）に示すようになる。 第９図に示す、ＸｉＧ、Ｘｉ＋ＩＧ、・・・は、緑色フ
ィルタＧが形成される画素に接続された映像信号線ＤＬ
である。ＸｉＢ、Ｘｉ＋ＩＢ、・・・は、青色フィルタ
Ｂが形成される画素に接続された映像信号線ＤＬである
。Ｘ　ｉ　＋　Ｉ　Ｒ、Ｘ　ｉ　＋　２・罠、・・・は
、赤色フィルタＲが形成される画素に接続された映像信
号線ＤＬである。これらの映像信号線ＤＬは、映像信号
駆動回路で選択される。Ｙｉは前記第３図及ｄ−７図に
示す画素列ｘ１　を選択する走査信号線ＧＬである。同
様に、Ｙｉ＋ｉ、Ｙｉ＋２．・・・の夫々は、画素列Ｘ
、、ｘ３．・・・の夫々を選択する走査信号線ＯＬであ
る。これらの走査信号線ＧＬは、垂直走査回路に接続さ
れている。 前記第２図の中央部は一画素部分の断面を示しているが
、左側は透明ガラス基板５ＵＢＩ及び５ＵＢ２の左側縁
部分で外部引出配線の存在する部分の断面を示している
。右側は、透明ガラス基板５ＵＢＩ及び５ＵＢ２の右側
縁部分で外部引出配線の存在しない部分の断面を示して
いる。 第２図の左側、右側の夫々に示すシール材ＳＬは、液晶
ＬＣを封止するように構成されており、液晶封入口（図
示していない）を除く透明ガラス基板５ＵＢ１及び５Ｕ
Ｂ２の縁周囲全体に沿って形成されている。シール材Ｓ
Ｌは、例えば、エポキシ樹脂で形成されている。 前記上部透明ガラス基板５ＵＢ２側の共通透明画素電極
ＩＴＯは、少なくとも一個所において、銀ペースト材Ｓ
工りによって、下部透明ガラス基板５ＵＢｌ側に形成さ
れた外部引出配線に接続されている。この外部引出配線
は、前述したゲート電極ＧＴ、ソース電極ＳＤＩ、ドレ
イン電極ＳＤ２の夫々と同−製造工□程で形成される。 前記配向膜０ＲＩＩ及び０ＲＩ２、透明画素電極工ＴＯ
１共通透明画素電極ＩＴＯ１保護膜ｐｓ■１及びＰＳＶ
２、絶縁膜ＧＩの夫々の層は、シール材ＳＬの内側に形
成される。偏光板ＰＯＬは、下部透明ガラス基板５ＵＢ
Ｉ、上部透明ガラス基板５ＵＢ１２の夫々の外側の表酷
に形成されている。 （実施例■） 本実施例■は、前記液晶表示装置の液晶表示部の各画素
の開口率を向上すると共に、液晶にかかる直流成分を小
さくし、液晶表示部の点欠陥を低減しかつ黒むらを低減
した、本発明の他の実施例である。 本発明の実施例■である液晶表示装置の液晶表示部の一
画素を第８Ａ図（要部平面図）に、また同図の左下方に
示した太い実線枠Ｂに囲まれた部分（ＴＦＴ３とその周
辺部）を３倍に拡大した図を第８図に示す。 本実施例■の液晶表示装置は゛、第８Ａ及び８Ｂ図に示
すように、液晶表示部の各画素内のｉ型半導体層ＡＳを
薄膜トランジスタＴＰＴＩ〜Ｔ’ＦＴ３毎に分割して構
成されている。つまり、画素の複数に分割された薄膜ト
ランジスタＴＰＴＩ〜ＴＦＴ３の夫々は、独立したｉ型
半導体層ＡＳの島領域で構成されている。 このように構成される画素は、映像信号線ＤＬの延在す
る行方向に、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の夫
々を均等に分散し配置することができるので、薄膜トラ
ンジスタＴＰＴＩ〜ＴＦＴ３の夫々に接続される透明画
素電極ＩＴＯ１〜工ＴＯ３の夫々を方形状で構成するこ
とができる。 方形状で構成される透明画素電極ｒＴＯ１〜ＩＴｏ３の
夫々は、画素内において隣接する透明画素電極１１０間
の行方向における離隔面積を低減する（前記第１図に斜
線で示した領域に相当する面積を低減する）ことができ
るので、面積（開口率）を向上することができる。 また、第８図に符号Ａを付けて点線セ囲んで示すように
、透明画素電極工Ｔｏｉ〜ＩＴ６３の夫々の形状を変化
させる場合は、走査信号線ＧＬ又は映像信号線ＤＬに対
して傾斜する角度を有する線（例えば、４５度の角度の
線）で変化させる。つまり、透明画素電極ＩＴＯＩ〜工
Ｔ０３の夫々は、走査信号線ＧＬ又は映像信号線ＤＬと
平行な線或は直交する線で形状を変化させた場合に比べ
て、透明画素電極１１０間の離隔面積を低減することが
できるので、開口率を向上することができる。 また、透明画素電極ＩＴＯＩ〜ＩＴ○３の夫々は、薄膜
トランジスタＴＦＴと接続される辺と対向する反対側の
辺において、行方向の次段の走査信号線ＧＬと重ね合わ
されている。この重ね合せは、薄膜トランジスタＴＰＴ
１〜ＴＦＴ３のゲート電極ＧＴと同様に、そのゲート電
極ＧＴを選択する走査信号線ＤＬ（画素を選択する走査
信号線ＤＬ）と隣接する次段の走査信号線ＤＬを丁字形
状に分岐させて行われている。分岐させた走査信量線Ｇ
Ｌは、薄膜トランジスタＴＰＴのゲート電極ＧＴと同様
に、′第１導電膜（クロム膜）ｇｌの単層で構成されて
いる。前記重ね合せは、透明画素電極ＩＴＯＩ〜ＩＴＯ
３の夫々を一方の電極とし、次段の走査信号線ＧＬを容
量電極線として用いてそれから分岐された部分を他方の
電極とする保持容量素子（静電容量素子）Ｃａｄｄを構
成する。この保持容量素・子Ｃａｄｄの誘電体膜は、薄
膜トランジスタＴＰＴのゲート絶縁膜として使用される
絶縁膜ＧＩと同一層で構成されている。 ゲート電極ＧＴは、実施例工と同様半導体層ＡＳより太
き目に形成されるが、本実施例ではＴＰＴ１〜３が独立
した半導体層Ａｓ毎に形成されているため、各ＴＰＴ毎
に太き目のパターンが形成されると共に、分岐したゲー
ト配線ＯＬ（ｇｌ’）に連結される。 前記保持容量素子Ｃａｄｄの他のレイアウトを第１０図
（他の例の一画素を示す要部平面図）に示し、前記第８
図及び第１０図に記載される画素の等価回路を第１１図
（等価回路図）に示す。第１０図に示す画素の保持容量
素子Ｃａｄｄは、透明画素電極ＩＴＯＩ〜ＩＴＯ３の夫
々と容量電極線の分岐させた部分（保持容量素子Ｃａｄ
ｄの他方の電極）との重ね合せ量を増加させ、保持容量
を増加させている。基本的には、第１０図に示す保持容
量素子Ｃａｄｄと前記第８図に示す保持容量素子Ｃａｄ
ｄとは同じである。第１１図において、前述と同様に、
Ｃｇｓは薄膜トランジスタＴＦ、Ｔのゲート電極ＧＴ及
びソース電極ＳＤＩで形成される重ね合せ容量である。 重ね合せ容量Ｃｇｓの誘電体膜は絶縁膜Ｇ工である。Ｃ
ｐｉｘは透明画素電極ＩＴＯ（ＦＩＸ）及び共通透明画
素電極ＩＴＯ（ＣＯＭ）間で形成される液晶容量である
。液晶容量Ｃｐｉｘの誘電体膜は液晶ＬＣ１保護膜ＰＳ
ＶＩ及び配向膜０ＲＩＩ。 ２である。Ｖｌｃは中点電位である。 前記保持容量素子Ｃａｄｄは、ＴＦＴがスイッチングす
るとき、中点電位（画素電極電位）　Ｖ　ｌ　ｃに対す
るゲート電位変化ΔＶｇの影響を低減するように働く。 この様子を式で表すと ΔＶ　ｌｃ　＝　（（Ｃｇｓ／　（Ｃｇｓ＋Ｃａｄｄ＋
Ｃｐｉｘ））　ｘＡＶｇとなる。ここでΔＶｌｃはΔＶ
ｇによる中点電位の変化分を表わす。この変化分ΔＶｌ
ｃは液晶に加わる直流成分の原因となるが、保持容量Ｃ
ａｄｄを大きくすればする程その値を小さくすることが
できる。 また、保持容量Ｃａｄｄは放電時間を長くする作用もあ
り、ＴＰＴがオフした後の映像情報を長く蓄積する。液
晶ＬＣに印加される直流成分の低減は、液晶ＬＣの寿命
を向上し、液晶表示画面の切り替え時に前の画像が残る
所謂焼き付きを低減することができる。 実施例１で述べたように、ゲート電極ＧＴは半導体層Ａ
ｓを完全に覆うよう大きくされている分、ソース・ドレ
イン電極ＳＤＩ、Ｓｎ２とのオーバラップ面積が増え、
従って寄生容量Ｃｇ　ｓが大きくなり中点電位ｖＩＣは
ゲート（走査）信号Ｖｇの影響を受は易くなるという逆
効果が生じる。しかし、保持容量Ｃａｄｄを設けること
によりこのデメリットも解消することができる。 また、２本の走査信号線ＧＬと２本の映像信号線ＤＬと
の交差領域内に画素を有する液晶表示袋置において、前
記２本の走査信号線ＧＬのうちの一方の走査信号線ＧＬ
で選択される画素の薄膜トランジスタＴＰＴを複数に分
割し、この分割された薄膜トランジスタＴＰＴＩ〜ＴＦ
Ｔ３の夫々に透明画素電極ＩＴＯを複数に分割した夫々
（ＩＴＯ１〜ＩＴＯ３）を接続し、この分割された透明
画素電極ＩＴＯＩ〜ＩＴＯ３の夫々にこの画素電極ＩＴ
Ｏを一方の電極とし前記２本の走査信号線ＤＬのうちの
他方の走査信号線ＤＬを容量電極線として用いて他方の
電極とする保持容量素子Ｃａｄｄを構成することにより
、前述のように、画素の分割された一部分が点欠陥にな
るだけで、画素の全体としては点欠陥でなくなるので、
画素の点欠陥を低減することができると共に、前記保持
容量素子Ｃａｄｄで液晶ＬＣに加わる直流成分を低減す
ることができるので、液晶ＬＣの寿命を向上することが
できる。特に、画素を分割することにより、薄膜トラン
ジスタＴＰＴのゲート電極ＧＴとソース電極ＳＤ１又は
ドレイン電極ＳＤ２との短絡に起因する点欠陥を低減す
ることができると共に、透明画素電極ＩＴＯＩ〜ＩＴＯ
３の夫々と保持容量素子Ｃａｄｄの他方の電極（容量電
極線）との短絡に起因する点欠陥を低減することができ
る。後者側の点欠陥は本実施例の場合３分の１になる。 この結果、前記画素の分割された一部の点欠陥は、画素
の全体の面積に比べて小さいので、前記点欠陥を見にく
くすることができる。 前記保持容量素子Ｃａｄｄの保持容量は、画素の書込特
性から、液晶容量Ｃｐｉｘに対して４〜８倍（４・Ｃｐ
ｉｘ（Ｃａｄｄ（８・Ｃｐｉｘ）、重ね合せ容量Ｃｇｓ
に対して８〜３２倍（８・Ｃｇｓ＜Ｃａｄｄ〈３２・Ｃ
ｇｓ）程度の値に設定する。 また、前記走査信号線ＧＬを第１導電膜（クロム膜）ｇ
ｌに第２導電膜（アルミニウム膜）ｇ２を重ね合せた複
合膜で構成し、前記保持容量素子Ｃａｄｄの他方の電極
つまり容量電極線の分岐された部分を前記複合膜のうち
の一層の第１導電膜ｇ１からなる単層膜で構成すること
により、走査信号線ＧＬの抵抗値を低減し、書込特性を
向上することができると共に、保持容量素子Ｃａｄｄの
他方の電極に基づく段差部に沿って確実に保持容量素子
Ｃａｄｄの一方の電極（透明画素電極ＩＴＯ）を絶縁膜
ＧＩ上に接着させることができるので、保持容量素子Ｃ
ａｄｄの一方の電極の断線を低減することができる。 また、保持容量素子Ｃａｄｄの他方の電極を単層の第１
導電膜ｇ１で構成し、アルミニウム膜である第２導電膜
ｇ２を構成しないことにより、アルミニウム膜のヒロッ
クによる保持容量素子Ｃａｄｄの他方の電極と一方の電
極との短絡を防止することができる。 前記保持容量素子Ｃａｄｄを構成するために重ね合わさ
れる透明画素電極ＩＴＯ４〜ＩＴＯ３の夫々と容量電極
線の分岐された部分との間の一部には、前記ソース電極
ＳＤＩと同様に、分岐された部分の段差形状を乗り越え
る際に透明画素電極工ＴＯが断線しないように、第１導
電膜ｄ１及び第２導電膜ｄ２で構成された島領域が設け
られている。この島領域は、透明画素電極ＩＴＯの面積
（開口率）を低下しないように、できる限り小さく構成
する。 このように、前記保持容量素子Ｃａｄｄの一方の電極と
その誘電体膜として使用される絶縁膜ＧＩとの間に、第
１導電膜ｄ１とその上に形成された第１導電膜ｄ１に比
べて比抵抗値が小さくかつサイズが小さい第２導電膜ｄ
２とで形成された下地層を構成し、前記一方の電極（第
３導電膜ｄ３）を前記下地層の第２導電膜ｄ２から露出
する第１導電膜ｄ１に接続することにより、保持容量素
子Ｃａｄｄの他方の電極に基づく段差部に沿って確実に
保持容量素子Ｃａｄｄの一方の電極を接着させることが
できるので、保持容量素子Ｃａｄｄの一方の電極の断線
を低減することができる。 前記画素の透明画素電極ＩＴ○に保持容量素子Ｃａｄｄ
を設けた液晶表示装置の液晶表示部は、第１３図（液晶
表示部を示す等価回路図）に示すように構成されている
。液晶表示部は、画素、走査信号線ＧＬ及び映像信号線
ＤＬを含む単位基本パターンの繰返しで構成されている
。容量電極線として使用される最終段の走査信号線ＧＬ
（又は初段の走査信号線ＧＬ）は、第１３図に示すよう
に、共通透明画素電極（Ｖｃｏｍ　）　Ｉ　Ｔ　Ｏに接
続する。共通透明画素電極ＩＴ○は、前記第２図に示す
ように、液晶表示装置の周縁部において銀ペースト材Ｓ
Ｌによって外部引出配線に接続されている。しかも、こ
の外部引出配線の一部の導電層（ｇｌ及びｇ２）は走査
信号線ＧＬと同一製造工程で構成されている。この結果
、最終段の走査信号線ＧＬ（容量電極線）は、共通透明
画素電極ＩＴＯに簡単に接続することができる。 このように、容量電極線の最終段を前記画素の共通透明
画素電極（Ｖｃｏｍ　）　Ｉ　Ｔ　Ｏに接続することに
より、最終段の容量電極線は外部引出配線の一部の導電
層と一体に構成することができ、しかも共通透明画素電
極ＩＴＯは前記外部引出配線に接続されているので、簡
単な構成で最終段の容量電極線を共通透明画素電極ＩＴ
Ｏに接続することができる。 また、液晶表示装置は、先に本願出願人によって出願さ
れた特願昭６２−９５１２５号に記載される直流相殺方
式（ＤＣキャンセル方式）に基づき、第１２図（タイム
チャート）に示すように、走査信号線ＤＬの駆動電圧を
制御することによってさらに液晶ＬＣに加わる直流成分
を低減することができる。第１２図において、Ｖｉは任
意の走査信号線ＧＬの駆動電圧、Ｖ　ｉ　＋　１はその
次段の走査信号線ＧＬの駆動電圧である。Ｖ　ｅ　ｅは
走査信号線ＧＬに印加されるロウレベルの駆動電圧Ｖｄ
ｍ１ｎ　、　Ｖｄ　ｄは走査信号線ＧＬに印加されるハ
イレベルの駆動電圧Ｖｄｍａｘである。各時刻ｔ＝ｔ１
〜ｔ４における中点電位ｖ１ｃ（第１１図参照）の電圧
変化分Δ■□〜ΔＶ、は次のようになる。 ここで、走査信号線ＧＬに印加される駆動電圧が充分で
あれば（下記

【注］参照）、液晶ＬＣに加わる直流電圧
は、 Δｖ３＋ΔＶ４　＝　（Ｃａｄｄ−Ｖ　２　　Ｃｇｓ−
Ｖ　１　）／　Ｃとなるので、Ｃａｄｄ−ｖ２＝Ｃｇｓ
−ｖ１＝Ｏとすると、液晶ＬＣに加わる直流電圧はＯに
なる。 【注】時刻ｔ、１、ｔ２で走査線Ｖｉの変化分が中点電
位Ｖｌｃに影響を及ぼすが、ｔ２〜ｔ３の期間に中点電
位Ｖｌｃは信号線Ｘｉを通じて映像信号電位と同じ電位
にされる（映像信号の十分な書き込み）。液晶にかかる
電位はＴＰＴがオフした直後の電位でほぼ決定される（
ＴＰＴオフ期間がオン期間より圧倒的に長い）。 従って、液晶にかかる直流分の計算は、期間ｔ１〜ｔ３
はほぼ無視でき、ＴＰＴがオフ直後の電位、即ち時刻ｔ
３、ｔ４における過渡時の影響を考えれば良い。なお、
映像信号Ｖｉはフレーム毎、或はライン毎に極性が反転
し、映像信号そのものによる直流分は零とされている。 つまり、直流相殺方式は、重ね合せ容量Ｃｇｓによる中
点電位Ｖｌｃの引き込みによる低下分を、保持容量素子
Ｃａｄｄ及び次段の走査信号線ＧＬ（容量電極線）に印
加される駆動電圧によって押し上げ、液晶ＬＣに加わる
直流成分を極めて小さくすることができる。この結果、
液晶表示装置は液晶ＬＣの寿命を向上することができる
。勿論、遮光効果を上げるためにゲートＧＴを大きくし
た場合、それに伴って保持容量Ｃａ　ｄ　ｄの値を大き
くすれば良い。 この直流相殺方式は、第１４図（液晶表示部を示す等価
回路図）で示すように、初段の走査信号線ＧＬ（又は容
量電極線）を最終段の容量電極線（又は走査信号線ＧＬ
）に接続することによって採用することができる。第１
４図には便宜上４本の走査信号線ＧＬしか記載されてい
ないが、実際には数百程度の走査信号線ＧＬが配置され
ている。 初段の走査信号線ＧＬと最終段の容量電極線との接続は
、液晶表示部内の内部配線或は外部引出配線によって行
う。 このように、液晶表示装置は、初段の走査信号線ＧＬを
最終段の容量電極線に接続することにより、走査信号線
ＧＬ及び容量電極線の全べてを垂直走査回路に接続する
ことができるので、直流相殺方式（ＤＣキャンセル方式
）を採用することができる。この結果、液晶ＬＣに加わ
る直流成分を低減することができるので、液晶ＬＣの寿
命を向上することができる。 以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。 例えば、本発明は、液晶表示装置の液晶表示部の各画素
を２分割或は４分割にすることができる。 ただし、画素の分割数があまり多くなると、開口率が低
下するので、上述のように、２〜４分割程度が妥当であ
る。また、画素は分割しなくても、遮光効果は得られる
。更に、実施例ではゲート電極形成→ゲート絶縁膜形成
→半導体層形成→ソース・ドレイン電極形成の逆スタガ
構造を示したが。 上下関係又は作る順番がそれと逆のスタガ構造でも本発
明は有効である。 〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。 ゲート電極ＧＴを半導体層ＡＳより太き目に形成してい
るので、遮光効果が上がりＴＰＴのオフ特性が向上し、
また、その場合ゲート・ソース間の重なり寄生容量Ｃｇ
ｓの増加によるマイナス効果分を補助容量Ｃａｄｄの追
加や、補助容量Ｃａｄｄを走査信号Ｖｉに関連付けて駆
動することにより補償することができる。 液晶表示装置の液晶表示部の画素の点欠陥を低減するこ
とができると共に、黒むらを低減することができる。 また、前記画素の画素電極に構成される保持容量素子の
一方の電極の断線を低減することができる。 また、前記初段又は最終段の容量電極線を共通画素電極
に簡単な構成で接続することができる。 また、直流相殺方式を採用し、液晶に加わる直流成分を
より低、減することができるので、液晶の寿命を向上す
ることができる。

【図面の簡単な説明】

第１図は、本発明の実施例■であるアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部の一画素
を示す要部平面図、 第２図は、前記第１図の■−■切断線で切った部分とシ
ール部周辺部の断面図、 第３図は、前記第１図に示す画素を複数配置した液晶表
示部の要部平面図、 第４図乃至第６図は、前記第１図に示す画素の所定の製
造工程における要部平面図、 第７図は、前記第３図に示す画素とカラーフィルタとを
重ね合せた状態における要部平面図、第８Ａ図は、本発
明の実施例■であるアクティブ・マトリックス方式のカ
ラー液晶表示装置の液晶表示部の一画素を示す要部平面
図であり、第８Ｂ図はその一部拡大図、 第９図は、本発明の実施例１．ｎの夫々であるアクティ
ブ・マトリックス方式のカラー液晶表示装置の液晶表示
部を示す等価回路図、 第１０図は、前記第８図に示す画素と異なるレイアウト
の一画素を示す要部平面図、 第１１図は、前記第８図、第１０図の夫々に記載される
画素の等価回路図、 第１２図は、直流相殺方式による走査信号線の駆動電圧
を示すタイムチャート、 第１３図、第１４図の夫々は、本発明の実施例■である
アクティブ・マトリックス方式のカラー液晶表示装置の
液晶表示部を示す等価回路図である。 図中、ＳＵＢ・・・透明ガラス基板、ＧＬ・・・走査信
号線、ＤＬ・・・映像信号線、ＧＩ・・・絶縁膜、ＧＴ
・・・ゲート電極、ＡＳ・・・ｉ型半導体層、ＳＤ・・
・ソース電極又はドレイン電極、ＰＳｖ・・・保護膜、
ＬＳ・・・遮光膜、ＬＣ・・・液晶、ＴＰＴ・・・簿膜
トランジスタ、ＩＴＯ（ＣＯＭ）・・・透明画素電極、
ｇ＋ｄ・・・導電膜、Ｃａｄｄ・・・保持容量素子、Ｃ
ｇｓ・・・重ね合せ容量、Ｃｐｉｘ・・・液晶容量であ
る。

Claims (1)

【特許請求の範囲】
1. １、画素電極と、それに対向して配置された対向電極と
   、両電極間に設けられた液晶層と、半導体層、ゲート電
   極、ソース電極及びドレイン電極を有する薄膜トランジ
   スタと、上記画素電極に電気的に接続された容量素子と
   を具備して成り、上記ソース及びドレイン電極の一方は
   上記画素電極に電気的に接続され、上記一方の電極と上
   記画素電極間には寄生容量が存在し、上記容量素子は上
   記寄生容量とは別個に設けられたものであることを特徴
   とする液晶表示装置。