JPH01140256A - メモリパリティチェック方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 メモリデータのパリティチェック方法に関し、パリティ
データと必要なデータをメモリのビット方向ではなく、
ワード方向に収容することによりメモリ領域を有効に使
用することを目的とし、データをアクセスするためのア
ドレス発生回路と、アクセスタイム後に出力されたデー
タをラッチするラッチ回路と、ラッチするタイミングを
発生するラッチ制御回路と、前記ラッチしたデータと対
応するパリティデータをチェックするパリティチェック
回路とより構成する。

〔産業上の利用分野〕

本発明は、メモリデータのパリティチェック方法に関し
、特にパリティデータと必要なデータをメモリのビット
方向ではなく、ワード方向に収容する方法に関する。

一般にパリティチェックとはビット情報の誤りを検出し
たり、訂正したりするためにパリティピントを付加して
チェックする方法上、単一誤りの検出には余分のビット
を１つ加えて、各ワードにおける１のビットの総数を奇
数にするか偶数にするかにより、その符号が誤りかどう
かを判断している。しかしこの方法はどの情報が誤りか
どうかを判断するだけで、誤りが何ビットめであるかど
うかを検出するためには、検査用のビットを例えば３ビ
ツト付加して１ビツト毎の誤りを検出して訂正すること
が可能なハミングコード形式のチェック方法がある。

しかし音声データのような場合、例えば交換機の受話器
上げ時の発信音や話中音をデジタル的に発生するのに使
用される４００Ｈｚ、　８００Ｈｚ、　ＩＫＨｚ等の信
号の断続（２ｉ　１）や連続回路においては、それほど
正確なチェックは必要としない。

したがってデータもアナログ信号を８ビツトのデジタル
信号に変換してＲＯＭに挿入しており、８ビツトのデー
タがこわれているかどうかをチェックするため１ビツト
を付加して、９ビツトで読み出しエラーチェックを行っ
ている。

〔従来の技術〕

従来のメモリパリティチェック方法の概要を第３図（ａ
）に示す。８ビツトのデータを格納するメモリ１と、１
ビツトのパリティビットを格納するメモリ２からなり、
いずれもＩＫ＝２”ビットのワードを識別する１０本の
アドレスを持つメモリから成り立っている。同一アドレ
スに対してメモリ１の８ビツトデータと、メモリ２のパ
リティビット１ビツトとを付加して、９ビット符号で読
み出しパリティチェックを行っている。

第３図（ｂ）に従来例のメモリ構成図を示す。

メモリ１とメモリ２は８ビツトＸＩＫのメモリを構成す
る。それぞれ八〇〜Ａ、の１０本のアドレス端子と、０
０〜Ｄ、の８本の読み取り端子から成り立つ。

例えばアドレスＡ、に対してメモリ１の読み取りデータ
Ｄ０〜Ｄ、とメモリ２の読み取りデータＤ０とをビット
方向に付加して９ビット符号によりパリティチェックを
行い、データにエラーが発生しているかどうかをチェッ
クする。

〔発明が解決しようとする問題点〕

上記のパリティチェック方法では、パリティデータは必
要とするデータに対してそれぞれ付加するものであるた
め、ワード数としてはメモリデータと同じになる。そこ
で本来必要とするメモリのワード数に対して、パリティ
を付加すればその２倍のワード数が必要となる。この方
法ではメモリ２のパリティビットの収容がアドレス毎に
１ビツトであるため、残りの７ビツトが空きになり、実
装密度でも有利とは言えなかった。

〔問題点を解決するための手段〕

したがって本来必要であるワード数の２倍以上のワード
数を持つメモリを用意すれば、全データは完全に収容出
来る。即ちパリティデータと必要なデータとを、ビット
方向ではなくワード方向に収容し、その収容方法に適し
た簡単な制御回路を作ることによりメモリアクセスを行
い、今までの１／２のメモリ数で従来と同じパリティチ
ェックを行うことが出来る。

第１図に本発明の原理図を示す。図において、ｌはメモ
リ　（ＲＯＭまたはＲＡＭ）　、２はアドレス発生回路
、３はラッチ制御回路、４はラッチ回路、５はパリティ
チェック回路を示す。尚メモリは２に＝２”ビットアド
レスのメモリでよく、前半に必要なデータ、後半にパリ
ティデータを収容する。

〔作用〕

メモリのアクセス手順は以下の通りに行う。先ずアドレ
ス発生回路２は８ビツトのデータをアクセスするための
アドレスを作り、メモリｌに与える。これによりメモリ
のアクセスタイム後に出力されたデータを先ずラッチ回
路４によりラッチする。このタイミングはアクセスタイ
ムを考慮してラッチ制御回路３により発生される。この
後アドレス発生回路２は今ラッチしたデータに対応する
パリティデータのアドレスを発生する。この場合はメモ
リ１のアドレスの最上位ビットを変更するだけで良い。

こうして読み出したパリティデータと前にラッチした８
ビツトのデータとを、パリティチェック回路５へ人力す
ることによりメモリのパリティチェックが終了する。

〔実施例〕

本発明の実施例の概要図を第２図（ａ）に示す。

図において、構成は第１図と同一であるが、メモリｌは
ＲＡＭでもＲＯＭでも適用出来るが、実施例のようにＲ
ＯＭで構成した時に最も効果的になる。即ちＲＯＭは実
装面積が大きく且つリードのみなので制御が簡単である
為である。ＲＯＭが２にのアドレスならば（２°〜２１
０）の１１本のアドレスの中、最上位桁２１０のアドレ
スの一番上位ビットがＯであるか１であるかにより、８
ビツトデータの領域か１ビツトパリテイの領域かを判定
する。２°〜２９の１０本のアドレスは共通で、最上位
桁のアドレスの違いだけで成るデータに対するパリティ
データが読み出せる。

即ちアドレス発生回路２によりデータ部分のアドレスを
生成し、データ部分の８ビツトを読み取りランチ回路４
に留置しておく。このタイミングはアクセスタイムを考
慮でランチ制御回路３により発生される。次にデータ部
分に対応するパリティ部分のアドレスをアドレス発生回
路２により生成し、パリティ部分の１ビツトを読み取り
、先にラッチ回路４にラッチしておいた８ビツトデータ
と共に、パリティチェック回路５に入力してエラーチェ
ックを行い、エラーがあればエラー信号を発生する。

第合図（ｂ）に実施例のメモリ構成図を示す。

メモリは８ビツトＸ２にのワードを識別する１１本のア
ドレスを有するメモリで、八。〜Ａ１゜の１１本のアド
レス端子と００〜Ｄ、の８本の読み取り端子からなり、
メモリ領域はそれぞれ８ビツトＸＩＫのデータ領域とパ
リティ領域とに分割される。アドレス端子Ａｌｅはそれ
ぞれのメモリ領域のＣ８端子に接続され、入力信号の最
初のビー／　トが０か１かによりデータ領域かパリティ
領域かを識別して領域選定を行う。したがってデータＡ
、アドレス端子に入力があれば最初にデータＤ０〜Ｄ、
を読み取りラッチして、その後パリティ領域のパリティ
データＤ０を読み取りワード方向のパリティチェックを
行う。

なおメモリにおけるデータとパリティの収容方法はアド
レスの使い方によっていくつかの方法が考えられる。即
ちメモリの上半分と下半分に分ける方法や、データとパ
リティを１つおきに収容する方法等があり、収容変更に
よる制御部の変更はデータのランチ回路とアドレスビッ
トの使い方の変更等で最小限に行うことが出来る。

〔発明の効果〕

本発明により従来と同じパリティチェックが簡単な制御
回路を使うことにより行われ、且つメモリ数を半減する
ことが出来、実装上有利になる。

【図面の簡単な説明】

第１図は本発明の原理図、第２図（ａ）と（ｂ）は本発
明の実施例の概要図とメモリ構成図、第３図（ａ）と（
ｂ）は従来例の概要図とメモリ構成図を示す。 図において、ｌはメモリ　（ＲＯＭ又はＲＡＭ）、２は
アドレス発生回路、３はラッチ制御回路、４はラッチ回
路、５はパリティチェック回路を示す。 （ａ）本発明の実施例概要図 （ａ）従来例の概要図 第３図 （ｂ）従来例のメモリ構成図 第３図

Claims (1)

1. 【特許請求の範囲】 メモリデータのパリテイチェック方法に関し、メモリ（
   １）のデータをアクセスするためのアドレス発生回路（
   ２）と、アクセスタイム後に出力されたデータをラッチ
   するラッチ回路（４）と、ラッチするタイミングを発生
   するラッチ制御回路（３）と、前記ラッチしたデータと
   対応するパリテイデータをチェックするパリテイチェッ
   ク回路（５）とから構成し、 パリテイデータと必要なデータをメモリのビット方向で
   はなく、ワード方向領域に分割収容することを特徴とす
   るメモリパリテイチェック方法。