JPH01135064A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01135064A JPH01135064A JP29201887A JP29201887A JPH01135064A JP H01135064 A JPH01135064 A JP H01135064A JP 29201887 A JP29201887 A JP 29201887A JP 29201887 A JP29201887 A JP 29201887A JP H01135064 A JPH01135064 A JP H01135064A
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Links
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に係り、特に、バイポーラ集積回
路、または、Ｂｉ−ＣＭＯＳ集積回路の微細化時に好適
な多層配線材料に関する。
路、または、Ｂｉ−ＣＭＯＳ集積回路の微細化時に好適
な多層配線材料に関する。
従来の半導体装置は、アイ・イー・デイ−・エム（１９
８６年）テクニカルダイジェスト第４２０頁から第４２
３頁（ＩＥＤＭ （１９８６年） ｐｐ４２０−４２３
）に示されるように、多層配線材料にＡＱ、ないし、Ａ
ＱＳｉが用いられてきた。
８６年）テクニカルダイジェスト第４２０頁から第４２
３頁（ＩＥＤＭ （１９８６年） ｐｐ４２０−４２３
）に示されるように、多層配線材料にＡＱ、ないし、Ａ
ＱＳｉが用いられてきた。
上記従来技術では、素子を微細化すると配線材料の７ス
ベクト比（配線材料の膜厚と配線幅の比）が増大し、第
１層配線の加工、および、その後の平坦化が難しい、と
いった問題点があった。すなわち、バイポーラ集積回路
では、素子の駆動能力を一定に保つために、電流一定の
下で微細化を行なう、しかしながら、配線材料にＡＱを
用いると、エレクトロマイグレーションによる信頼性の
劣化を防止するために、配線断面積一定で、素子の微細
化を行なう必要がある。
ベクト比（配線材料の膜厚と配線幅の比）が増大し、第
１層配線の加工、および、その後の平坦化が難しい、と
いった問題点があった。すなわち、バイポーラ集積回路
では、素子の駆動能力を一定に保つために、電流一定の
下で微細化を行なう、しかしながら、配線材料にＡＱを
用いると、エレクトロマイグレーションによる信頼性の
劣化を防止するために、配線断面積一定で、素子の微細
化を行なう必要がある。
このため、従来構造で、素子を微細化すると、第２図に
示すように、配線１２のアスペクト比が１以上となり、
加工が非常に困難になる、といった問題点があった。
示すように、配線１２のアスペクト比が１以上となり、
加工が非常に困難になる、といった問題点があった。
本発明は、上記従来技術の欠点を除去し、比較的簡単な
工程で高集積比が可能な半導体装置を提供することにあ
る。
工程で高集積比が可能な半導体装置を提供することにあ
る。
上記目的は、多層配線材料に、ＡＱよりもエレクトロマ
イグレーション耐性にすぐれ、かつ、ＡＱと同程度の比
抵抗を有する配線材料を用いることにより達成される。
イグレーション耐性にすぐれ、かつ、ＡＱと同程度の比
抵抗を有する配線材料を用いることにより達成される。
上記配線材料としては。
高融点金属材料が考えられるが、中でも、タングステン
、ないし、モリブデンが加工も容易であり、配線材料と
して最適である。
、ないし、モリブデンが加工も容易であり、配線材料と
して最適である。
タングステンは、ＡＱと比較して、２桁以上の耐エレク
トロマイグレーション特性を有し、比抵抗の増大も３倍
弱である。このため、微細化したバイポーラ集積回路に
タングステン配線を用いることにより、配線材料の膜厚
を一以下とすることができ、アスペクト比１以下を実現
できる。また。
トロマイグレーション特性を有し、比抵抗の増大も３倍
弱である。このため、微細化したバイポーラ集積回路に
タングステン配線を用いることにより、配線材料の膜厚
を一以下とすることができ、アスペクト比１以下を実現
できる。また。
タングステンの替わりに、モリブデンを用いても。
上記と同様の効果が得られる。
以下１本発明の一実施例を、標準型バイポーラ素子を例
にとり、第１図、および、第３図〜第６図を用いて説明
する。
にとり、第１図、および、第３図〜第６図を用いて説明
する。
始めに、ｐ型シリコン基板１の一部にｎ型埋込層２を設
け、ｎ型エピタキシャル層３を成長させる（第３図）、
この後、選択酸化法を用いて、二酸化シリコン７を設け
、素子分離を行なう。さらに、上記素子表面に二酸化シ
リコン８を形成し、不純物導入技術、例えば、イオン打
込み法を用いて、ｎ型拡散層４，６．および、ｐ型拡散
層５を設ける（第４図）。
け、ｎ型エピタキシャル層３を成長させる（第３図）、
この後、選択酸化法を用いて、二酸化シリコン７を設け
、素子分離を行なう。さらに、上記素子表面に二酸化シ
リコン８を形成し、不純物導入技術、例えば、イオン打
込み法を用いて、ｎ型拡散層４，６．および、ｐ型拡散
層５を設ける（第４図）。
次に、上記素子表面の一部に開孔部を形成し、第５図に
示すように、タングステンをスパッタ法により３００ｎ
ｍ被着した後通常のフォトリソグラフィ技術とドライエ
ツチング技術を用いて、最小加工寸法５００ｎｍの第１
層タングステン配線９を形成する。タングステンの被着
法としてはスパッタ法の代わりに、ＷＦａを用いた化学
気相法（ＣＶＯ）を用いることも可能である。得られた
タングステン配線９の抵抗率は８−１０μΩ・国であり
、／Ｍｌ−０，５％Ｃｕ・１％Ｓｉに比べて、はぼ２．
５〜３倍程度である。
示すように、タングステンをスパッタ法により３００ｎ
ｍ被着した後通常のフォトリソグラフィ技術とドライエ
ツチング技術を用いて、最小加工寸法５００ｎｍの第１
層タングステン配線９を形成する。タングステンの被着
法としてはスパッタ法の代わりに、ＷＦａを用いた化学
気相法（ＣＶＯ）を用いることも可能である。得られた
タングステン配線９の抵抗率は８−１０μΩ・国であり
、／Ｍｌ−０，５％Ｃｕ・１％Ｓｉに比べて、はぼ２．
５〜３倍程度である。
また、本例では、上記配線材料としてタングステンを用
いたが、他の材料１例えば、モリブデンも適用可能であ
る。この後、層間絶縁膜１ｏを形成し、上記絶縁膜の一
部に開孔部を設ける（第６図）、最後に、第２層配線１
１を形成することにより、第１図に示す本発明の素子構
造が完成する。
いたが、他の材料１例えば、モリブデンも適用可能であ
る。この後、層間絶縁膜１ｏを形成し、上記絶縁膜の一
部に開孔部を設ける（第６図）、最後に、第２層配線１
１を形成することにより、第１図に示す本発明の素子構
造が完成する。
第７図に、本発明の他の実施例を示す０本素子構造は、
第１図の素子構造と比較して、寄生容量が小さいので、
より高性能の回路特性が得られる。
第１図の素子構造と比較して、寄生容量が小さいので、
より高性能の回路特性が得られる。
第８図に、バイポーラ素子とＭＯＳ型素子が複合化した
Ｂｉ−ＣＭＯＳ集積回路に、本発明を適用した例を示す
。本構造により、高速低消費電力 Ｊ型口路が実現でき
る。
Ｂｉ−ＣＭＯＳ集積回路に、本発明を適用した例を示す
。本構造により、高速低消費電力 Ｊ型口路が実現でき
る。
以上、上記の実施例に示したように、少なくとも、第１
層配線に、タングステン、ないし、モリブデンを用いる
ことにより、配線間距離が例えば０．５ μｍ以下でも
、アスペクト比が１以下の集積回路を実現できた。
層配線に、タングステン、ないし、モリブデンを用いる
ことにより、配線間距離が例えば０．５ μｍ以下でも
、アスペクト比が１以下の集積回路を実現できた。
尚、上記の実施例において、ｎ型、ｐ型すべての導電型
を逆転しても１本発明が適用可能であることは、言うま
でもない。
を逆転しても１本発明が適用可能であることは、言うま
でもない。
本発明によれば、多層配線材料の膜厚を従来の一以下と
できるので、バイポーラ集積回路、または、Ｂ ｉ −
ＣＭ ＯＳ集積回路を微細化した際にも、１以下のアス
ペクト比を実現できる。この結果、例えば、最小加工寸
法０．５ μｍのホトリソグラフィー技術を用いて、
２５６Ｋｂｉｔ以上の超高速スタティック型バイポーラ
メモリ素子が実現できた。
できるので、バイポーラ集積回路、または、Ｂ ｉ −
ＣＭ ＯＳ集積回路を微細化した際にも、１以下のアス
ペクト比を実現できる。この結果、例えば、最小加工寸
法０．５ μｍのホトリソグラフィー技術を用いて、
２５６Ｋｂｉｔ以上の超高速スタティック型バイポーラ
メモリ素子が実現できた。
第１図と第３図〜第６図は、本発明の一実施例を示す素
子の工程断面図、第７図、第８図は、本発明の他の実施
例を示す素子の断面図、第２図は、従来例を示す素子の
断面図である。 １・・・ｐ型シリコン基板、２・・・ｎ型埋込層、３・
・・ｎ型エピタキシャル７５，４，６，１５，１．９・
・・ｎ型拡散層、５，１６，１７，１８・・・ｐ型拡散
層、７゜８．２０・・・二酸化シリコン、９・・・第１
層配線、１０・・・層間絶縁膜、１１・・・第２層配線
、１２・・・第１層ＡＱ配線、１３・・・ｐ型多結晶シ
リコン、１４Ｙ ｊ 図 不 ２ 目 ６ 兜蟹 ？ ｍ Ｎ −艶さ、 Ｎ ・−一 ■ ６ 図 冨 ７ 図 ５Ｆ！！＝
子の工程断面図、第７図、第８図は、本発明の他の実施
例を示す素子の断面図、第２図は、従来例を示す素子の
断面図である。 １・・・ｐ型シリコン基板、２・・・ｎ型埋込層、３・
・・ｎ型エピタキシャル７５，４，６，１５，１．９・
・・ｎ型拡散層、５，１６，１７，１８・・・ｐ型拡散
層、７゜８．２０・・・二酸化シリコン、９・・・第１
層配線、１０・・・層間絶縁膜、１１・・・第２層配線
、１２・・・第１層ＡＱ配線、１３・・・ｐ型多結晶シ
リコン、１４Ｙ ｊ 図 不 ２ 目 ６ 兜蟹 ？ ｍ Ｎ −艶さ、 Ｎ ・−一 ■ ６ 図 冨 ７ 図 ５Ｆ！！＝
Claims (1)
- １、シリコン基板内部に、複数のバイポーラ型素子と、
または、少なくとも１組のバイポーラ型素子とＭＯＳ型
素子が含まれ、かつ、上記基板上に、多層配線が形成さ
れてなる半導体集積回路において、上記多層配線の少な
くとも第１層配線が、タングステン、ないし、モリブデ
ンで形成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29201887A JPH01135064A (ja) | 1987-11-20 | 1987-11-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29201887A JPH01135064A (ja) | 1987-11-20 | 1987-11-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01135064A true JPH01135064A (ja) | 1989-05-26 |
Family
ID=17776462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29201887A Pending JPH01135064A (ja) | 1987-11-20 | 1987-11-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01135064A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0425066A (ja) * | 1990-05-16 | 1992-01-28 | Takehide Shirato | 半導体装置 |
| WO1995017012A1 (en) * | 1993-12-17 | 1995-06-22 | National Semiconductor Corporation | Refractory metal contact for a power device |
-
1987
- 1987-11-20 JP JP29201887A patent/JPH01135064A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0425066A (ja) * | 1990-05-16 | 1992-01-28 | Takehide Shirato | 半導体装置 |
| WO1995017012A1 (en) * | 1993-12-17 | 1995-06-22 | National Semiconductor Corporation | Refractory metal contact for a power device |
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