【発明の詳細な説明】[Detailed description of the invention]
［産業上の利用分野１
本発明は液晶等と組み合わせてアクティブマトリクス表
示装置を構成するための薄膜トランジスタアレイを有す
るアクティブマトリクス基板に関する。
［従来技術とその問題点１
アクティブマトリクス表示装置において、絵素欠陥や線
状欠陥が発生することは、重大な品位不良となる。これ
らの欠陥を防止するためには、アクティブマトリクス基
板におけるゲートバスライン、ソースバスラインの断線
、線間リークあるいは薄膜トランジスタ（以下ＴＰＴと
称する）の動作不良をなくす必要がある。これらの欠陥
原因としては、ホトリソグラフィプロセスあるいは薄膜
形成プロセスにおけるゴミ、異物または膜の剥離がある
。
以下に従来構造のＴＰＴアクティブマトリクス基板につ
いて説明する。第２４図は、ＴＰＴをそれぞれ含む絵素
（Ａ−）をマトリクス状に配置したＴＰＴアクティブマ
トリクス基板である。従来構造のＴＰＴおよびパスライ
ン、絵素電極を第２２図、第２３図に示す。第２３図は
第２２図におけるＢ−Ｂ’断面を示す図である。ガラス
基板Ｓ上にゲートバスラインａ、ｂをタンタル（Ｔａ）
で形成し、ゲート酸化膜は酸化タンタル（Ｔａ２ｅｓ）
層ｃ１窒化シリコン（ＳｉＮｘ）層ｄの二重構造となっ
ており、半導体層ｅ、ｆは真性アモルファスシリコン（
ａ−５ｉ（ｉ））であり、ソースバスラインｇ。
ｈはチタン（Ｔｉ）、ドレイン電極ｉ、ｊはチタン、絵
素電極に、ｌはＩＴＯ膜（酸化インジウム透明導電膜）
、半導体層とソース・ドレイン電極の間には、エツチン
グストッパー層としての窒化シリコン層ｒ、ｍおよびｎ
′″型アモルファスシリコン（ａ−３ｉ（ｎつ）層ｐ、
ｑが形成されている。
また、ソースバスラインｇとゲートバスラインａのクロ
ス部にはソース・ゲート間のリークを防止するため、ａ
−５ｉ（ｉ）／ａ−５ｉ（ｎつ層Ｘおよびエツチングス
トッパー層ｎが形成されている。ここでゲートバスライ
ンａ、ｂのタンタルあるいはソースバスラインｇ、ｈの
チタンが何らかの原因で断線した場合、従来構造のアク
ティブマトリクス基板においては線状欠陥が生じる。ま
たＴＰＴについても何らかの原因で破損すると、従来構
造のアクティブマトリクス基板においては絵素欠陥が生
じる。
そのため、従来はこれらの欠陥を防止するため、プロセ
ス上の対策がなされていたが、完全に防止することは困
難であった。
本発明は上記の欠点に鑑み、アクティブマトリクス基板
において、ゲートバスラインの断線による線状欠陥を防
止し、アクティブマトリクス表示装置の画像品位の向上
を図るためめアクティブマトリクス基板の構造を提供す
ることを目的とする。
Ｃ問題点を解決するための手段］
そこで、本発明に係るアクティブマトリクス基板は、絶
縁性基板上に薄膜トランジスタアレイをマトリクス状に
形成して成るアクティブマトリクス基板において、該ト
ランジスタアレイのゲートバスラインとソースバスライ
ンとのクロス部を除いて、該ゲートバスラインが２層以
上の導電体の薄膜より形成されていることを特徴とする
。
［作用１
本発明の構造とすれば、アクティブマトリクス基板にお
ける、ゲートバスラインの断線の発生確率が低下し、か
つゲートバスラインの抵抗が低下する。
［実施例］
第１図に、本発明の実施例である各種の冗長性を持たせ
たアモルファスシリコン（ａ −Ｓ ｉ）半導体ＴＰＴ
アクティブマトリクス基板を示す。参照番号１．５はそ
れぞれゲートバスライン、ソースバスラインである。Ｔ
ＦＴＩＩはゲートバスラインから引き出された電極１３
とソースバスラインから引き出された電極１５とに接続
されている。また参照番号１４はドレイン電極であり、
透明導電膜であるＩＴＯ膜１２に接続している。以上の
基本構成は従来例と同じである。以下に本発明の各種の
冗長性を持たせた部分に、ついて、■ゲートバスライン
、■ソースバスライン、■絵素について説明する。
■ゲートバスライン
通常のゲートバスラインｌと平行にバイパスライン２を
設けている。この様にバイパスを設けることにより、実
効的にパスラインの線幅が増加する。また、パスライン
材料が剥離した場合でも、両方のパスライン１．２が同
時に剥離する確率は、パスラインが一本の場合の剥離の
確率よりも低くなるので、パスライン１．２のどちらか
に剥離が生じても、以上の冗長性を持たせることにより
ＴＰＴ全体としては欠陥のない作動性の良好なものとな
る。また、第２１図に示されるように、ゲートバスライ
ンは２層の導電体薄膜であるチタン、タンタルより形成
されており、該導電体薄膜の各層間には絶縁体薄膜が設
けられているので、該導電体薄膜の各層間を電気的に接
続するためのスルーホール３が設けられている。スルー
ホール３を通じて各導電膜間を接続することによって、
ゲートバスラインの抵抗の低減にも有効なようになって
いる。また、ソースバスラインとのクロス部４は、クロ
ス数を減らすためにバイパス部を設けていない。クロス
部を増やすと、ソース・ゲート間での上下リークが発生
し易くなり、かつ浮遊容量も増加してしまうからである
。
■ソースバスライン
通常のソースバスライン５とは別にゲートバスラインと
のりａス部にはバイパスライン６を設けている。バイパ
スライン６を設けることで、実効的にソースライン線幅
が増加する。また、ゲートバスラインの場合と同様にソ
ースバスライン全体の剥離の発生確率を低下させること
ができる。
また、第１６図〜第２０図に詳しい断面を示すが、ソー
スバスラインも２層以上の導電体薄膜より形成されてお
り、該導電体薄膜の各層間には絶縁体薄膜が設けられて
いるので、該導電体薄膜の各層間を電気的に接続するた
めのスルーホール９が設けられている。スルーホール９
を通じて各導電体薄膜間を接続することによって、ソー
スバスラインの断線防止と同時にソースバスラインの抵
抗低減にも有効となっている。参照番号７．８はそれぞ
れソースバスラインとゲートバスラインとのリークを防
止するための半導体膜であるａ−５ｉ（ｎつ／ａ−５ｉ
（ｉ）層、エツチングストッパ−５ｉＮＸ層である。７
．８それぞれは各クロス部において島状に分離して形成
されている。これはａ−３ｉ（ｎつ／ａ−Ｓｉ（ｉ）層
７、エツチングストッパーＳｉＮｘ層８が剥離すること
によって起こるクロス部におけるソースバスラインの断
線の確率を、島状に分離させるという冗長性によって低
下させている。
■絵素
各絵素の駆動を行うＴＦＴは、ＴＦＴＩＩ、１１の様に
、一つの絵素に対して２個設けられる。
ここでは、ゲートバスラインからツースパスラインと平
行に延びたＴＰＴ接続用リードゲートライン１３を介し
て、２個のＴＰＴが並列に絵素に接続されている。即ち
、ＴＦＴＩ １，１１は同一ゲートバスラインと同一ソ
ースバスラインに接続されている。二つのＴＰＴにおい
て同時にソースあるいはゲートの断線の発生確率を抑え
るため、なるべく間隔を大きくしている。また、ドレイ
ン電極１４は、後述するように、チタンと絵素電極材料
ＩＴＯとを用いた２層構造となっている（第１９図、第
２０図参照）。
以上の参照番号１，５．１３等はソースバスライン、ゲ
ートバスライン、ゲートバスラインからの引き出しライ
ン等それら自身を表すのに用いたが、以下それらを構成
する薄膜層をも表すこととする。[Industrial Application Field 1] The present invention relates to an active matrix substrate having a thin film transistor array for constructing an active matrix display device in combination with a liquid crystal or the like. [Prior art and its problems 1 In an active matrix display device, the occurrence of pixel defects or linear defects is a serious quality defect. In order to prevent these defects, it is necessary to eliminate disconnections of gate bus lines and source bus lines, leakage between lines, and malfunctions of thin film transistors (hereinafter referred to as TPT) in the active matrix substrate. The causes of these defects include dust, foreign matter, or film peeling during the photolithography process or thin film forming process. A TPT active matrix substrate with a conventional structure will be explained below. FIG. 24 shows a TPT active matrix substrate in which picture elements (A-) each containing TPT are arranged in a matrix. The TPT, pass line, and picture element electrode of the conventional structure are shown in FIGS. 22 and 23. FIG. 23 is a diagram showing a BB' cross section in FIG. 22. The gate bus lines a and b are made of tantalum (Ta) on the glass substrate S.
The gate oxide film is made of tantalum oxide (Ta2es).
It has a double structure of layer c1 and silicon nitride (SiNx) layer d, and semiconductor layers e and f are made of intrinsic amorphous silicon (SiNx).
a-5i(i)) and source bus line g. h is titanium (Ti), drain electrodes i and j are titanium, picture element electrodes, l is ITO film (indium oxide transparent conductive film)
, between the semiconductor layer and the source/drain electrodes are silicon nitride layers r, m and n as etching stopper layers.
''' type amorphous silicon (a-3i (n) layers p,
q is formed. In addition, at the intersection of source bus line g and gate bus line a, a
-5i(i)/a-5i (n layers In this case, linear defects occur in active matrix substrates with a conventional structure.Furthermore, if the TPT is damaged for some reason, pixel defects occur in active matrix substrates with a conventional structure.Therefore, conventional methods have been used to prevent these defects. Therefore, countermeasures have been taken in the process, but it has been difficult to completely prevent them.In view of the above drawbacks, the present invention aims to prevent linear defects due to disconnection of gate bus lines in active matrix substrates. An object of the present invention is to provide a structure of an active matrix substrate in order to improve the image quality of an active matrix display device. Means for Solving Problem C] Therefore, the active matrix substrate according to the present invention has In an active matrix substrate in which a thin film transistor array is formed in a matrix on a substrate, the gate bus line is a thin film of two or more conductive layers, except for the crossing portions of the gate bus line and source bus line of the transistor array. [Operation 1] With the structure of the present invention, the probability of disconnection of the gate bus line in the active matrix substrate is reduced, and the resistance of the gate bus line is reduced. Embodiment] FIG. 1 shows an amorphous silicon (a-Si) semiconductor TPT with various redundancies, which is an embodiment of the present invention.
An active matrix substrate is shown. Reference numbers 1.5 are a gate bus line and a source bus line, respectively. T
FTII is an electrode 13 drawn out from the gate bus line.
and an electrode 15 drawn out from the source bus line. Further, reference number 14 is a drain electrode,
It is connected to an ITO film 12 which is a transparent conductive film. The above basic configuration is the same as the conventional example. The various redundant parts of the present invention will be described below: (1) gate bus lines, (2) source bus lines, and (2) picture elements. ■Gate bus line A bypass line 2 is provided in parallel with the normal gate bus line 1. By providing a bypass in this manner, the line width of the pass line is effectively increased. Furthermore, even if the pass line material peels off, the probability that both pass lines 1.2 will peel off at the same time is lower than the probability of peeling off when there is only one pass line. Even if peeling occurs in the TPT, by providing the above redundancy, the TPT as a whole will be defect-free and have good operability. Furthermore, as shown in FIG. 21, the gate bus line is made of two layers of conductive thin film, titanium and tantalum, and an insulating thin film is provided between each layer of the conductive thin film. A through hole 3 is provided for electrically connecting each layer of the conductor thin film. By connecting each conductive film through the through hole 3,
It is also effective in reducing the resistance of gate bus lines. Further, the cross section 4 with the source bus line is not provided with a bypass section in order to reduce the number of crosses. This is because if the number of cross portions is increased, vertical leakage between the source and gate becomes more likely to occur, and stray capacitance also increases. (2) Source bus line In addition to the normal source bus line 5, a bypass line 6 is provided at the gate bus line and the pass portion. Providing the bypass line 6 effectively increases the source line width. Further, as in the case of the gate bus line, the probability of occurrence of peeling of the entire source bus line can be reduced. Further, as detailed cross sections are shown in FIGS. 16 to 20, the source bus line is also formed from two or more layers of conductive thin films, and an insulating thin film is provided between each layer of the conductive thin films. Therefore, through holes 9 are provided for electrically connecting each layer of the conductor thin film. Through hole 9
By connecting the conductor thin films through the conductor thin film, it is effective to prevent disconnection of the source bus line and at the same time reduce the resistance of the source bus line. Reference numbers 7 and 8 refer to a-5i (n/a-5i) semiconductor films for preventing leakage between the source bus line and the gate bus line, respectively.
The layer (i) is an etching stopper-5iNX layer. 7
．． 8 are formed separately into island shapes at each cross portion. This is due to the redundancy of separating the source bus line into islands to reduce the probability of disconnection of the source bus line at the cross section caused by peeling off of the a-3i (n/a-Si(i) layer 7 and etching stopper SiNx layer 8). ■Picture Element Two TFTs are provided for each picture element, such as TFT II and 11, which drive each picture element. Two TPTs are connected to the picture element in parallel via the extended TPT connection read gate line 13. That is, the TFTIs 1 and 11 are connected to the same gate bus line and the same source bus line. In order to suppress the probability of simultaneous source or gate disconnection in two TPTs, the interval is made as large as possible.In addition, the drain electrode 14 is made of a two-layer structure made of titanium and pixel electrode material ITO, as will be described later. (See Figures 19 and 20.) The reference numbers 1, 5, 13, etc. above are used to represent source bus lines, gate bus lines, lead-out lines from gate bus lines, etc. However, in the following, the thin film layers constituting them will also be represented.
【製造プロセスの説明】[Manufacturing process description]
次に、第１図のＴＰＴアクティブマトリクス基板の製造
プロセスを、第２図〜第８図を参照しながら説明する。
なお、以下の図に示す斜線部は、その時のプロセスにお
ける形成又は処理される部分を示している。
（プロセスｌ）
第２図に示すように、透明な絶縁性ガラス基板５０上に
膜厚５００人〜５０００ Ａのタンタルを蒸着して、ホ
トリソグラフィプロセスにより斜線部の様にパターニン
グを行う。第２図において、通常のゲートバスラインｌ
と平行にゲートバイパスライン２を設けている。また、
ソースバスラインとのクロス部４ではバイパスラインは
形成されていない。これは前述した様に、ソース・ゲー
トのクロス部を増やすと、ソース・ゲート間での上下リ
ークが起こりやすくなり、かつ浮遊容量も増加してしま
うからである。
（プロセス２）
次に、第３図の斜線部のように、第２図のソースバスラ
インとなる５を除いて、つまりゲートバスラインを陽極
酸化プロセスによりタンタル表面を酸化して膜厚５００
人〜５０００人のＴａ２Ｏ，を形成する。
（プロセス３）
そして、ＰＣＶＤ法によりゲート絶縁膜Ｓ ｉＮｘ層、
ａ−３ｉ（ｉ）半導体層、エツチングストッパーＳｉＮ
ｘ層をそれぞれ膜厚５００人〜６０００人、５０人〜４
０００Ａ、３００Ａ〜５０００人に形成した後、ホトリ
ンゲラフィブロセスでパターニングして二ンチンダスト
・ンパー層だけを第４図の斜線部８のように形成する（
第１３図参照）。
（プロセス４）
そして、ＰＣＶＤ法により膜厚２００人〜２０００人の
ａ−５ｉ（ｎつ層を成膜した後、第５図の斜線部７゜７
で示すように、ａ−Ｓｉ（ｎつ／ａ−Ｓｉ（ｉ）層は島
状に分離してホトリソグラフィプロセスでパターニング
される（第１５図参照）。
（プロセス５）
次に、第６図に示すように、ソースバスライン上のゲー
ト絶縁膜であるＳｉＮｘ層にスルーホール９を開ける。
また、ゲートバスライン上の絶縁体層であるＳｉＮｘ／
Ｔａ２Ｏ，層にもスルーホール３を開ける。スルーホー
ルはそれぞれ２個ずつ開けられる。これは、ホトリソグ
ラフィプロセス不良でどちらかのスルーホールがふさが
った場合のために、やはり冗長性を持たせてスルーホー
ルの欠陥を少なくするためである（第１６図、第２１図
参照）。
（プロセス６）
続いて、チタンを膜厚が５００Ａ〜５０００ Ａとなる
ようスパッタ蒸着し、第７図の斜線部のパターンのよう
にチタン、２ｌ−３ｉ（ｎつをエツチングする。
ところで、前述のスルーホール９．３を通して（プロセ
ス１）において形成しｔ；パターンのタンタルと、当プ
ロセスにおいて蒸着したチタンとが、このチタン自身が
スルーホール内に入り込むことで電気的に接続される。
従って、ゲートバスライン、ソースバスラインともにチ
タン・タンタルの上下２重構造となる（第１７図、第１
８図参照）。
（プロセス７）
次に、絵素電極材料であるＩＴＯを、膜厚３００人〜３
０００人にスパッタ蒸着した後、ホトリソグラフィプロ
セスで第８図の斜線部のようにＩＴＯ膜をパターニング
する。なお、ＩＴσは、絵素電極及びＴＦＴのドレイン
電極１４以外にも、ソースバスライン上やゲートバスラ
インの一部の上にもパターニングされ、（プロセス６）
によるチタンの断線の発生を抑制することができる。Next, the manufacturing process of the TPT active matrix substrate shown in FIG. 1 will be explained with reference to FIGS. 2 to 8. Note that the hatched portions shown in the following figures indicate the portions that are formed or processed in the process at that time. (Process 1) As shown in FIG. 2, tantalum is deposited to a thickness of 500 to 5000 Å on a transparent insulating glass substrate 50, and patterned as shown by diagonal lines using a photolithography process. In Figure 2, the normal gate bus line l
A gate bypass line 2 is provided parallel to the gate. Also,
No bypass line is formed at the cross section 4 with the source bus line. This is because, as described above, if the number of cross sections between the source and gate is increased, vertical leakage between the source and gate becomes more likely to occur, and the stray capacitance also increases. (Process 2) Next, as shown in the shaded area in FIG. 3, except for the source bus line 5 in FIG.
Forms ~5000 Ta2O. (Process 3) Then, by PCVD method, a gate insulating film SiNx layer,
a-3i (i) Semiconductor layer, etching stopper SiN
The thickness of the x layer is 500 to 6000 and 50 to 4, respectively.
After forming 000A, 300A to 5000 layers, patterning is performed using a photoringer fibrous process to form only a dust and damp layer as shown in the shaded area 8 in Fig. 4 (
(See Figure 13). (Process 4) Then, after forming a-5i (n layers) with a film thickness of 200 to 2000 by the PCVD method, the shaded area 7°7 in Fig.
As shown in FIG. As shown in , a through hole 9 is opened in the SiNx layer which is the gate insulating film on the source bus line.
A through hole 3 is also made in the Ta2O layer. Two through holes can be drilled in each. This is to provide redundancy and reduce defects in the through holes in case one of the through holes is blocked due to a defect in the photolithography process (see FIGS. 16 and 21). (Process 6) Next, titanium is sputter-deposited to a film thickness of 500 to 5000 A, and titanium 2l-3i (n pieces) are etched as shown in the hatched pattern in FIG. Through the through hole 9.3, the tantalum of the pattern formed in (process 1) and the titanium deposited in this process are electrically connected as the titanium itself enters the through hole. Both the bus line and the source bus line have a top and bottom double structure of titanium and tantalum (Fig. 17,
(See Figure 8). (Process 7) Next, ITO, which is the picture element electrode material, is coated with a film thickness of 300 to 3
After sputter deposition, the ITO film is patterned as shown in the shaded area in FIG. 8 using a photolithography process. Note that ITσ is patterned not only on the picture element electrode and the drain electrode 14 of the TFT but also on the source bus line and a part of the gate bus line (process 6).
It is possible to suppress the occurrence of disconnection of titanium due to
【断面図による製造プロセスの説明】[Explanation of the manufacturing process using cross-sectional diagrams]
次に、本発明に係るアクティブマトリクス基板の製造プ
ロセスを、第１図におけるＡ−Ａ’断面に関して説明す
る。
第９図は、ガラス基板５０上に、膜厚５００人〜５００
０人のタンタルを蒸着したところを示している。
次に、第９図のタンタルを、第２図に示すパターンで断
面が第１０図のようにパターニングする。
そして、第３図の斜線部のごとくゲートバスラインのみ
を酸化して酸化膜を第１１図のように形成する。そして
、ＰＣＶＤ法によりゲート酸化膜ＳｉＮｘ、半導体層ａ
−Ｓ １（ｉ）、エツチングストッパー層をそれぞれ
膜厚５００人〜６０００人、５０人〜４０００人、３０
０人〜５０００人に形成する（第１２図）。モしてホト
リソグラフィプロセスで第１２図におけるエツチングス
トッパー層を第４図に示す島状のエツチングストッパー
層８に形成する（第１３図）。
次にＰＣＶＤ法により膜厚２００Ａ〜２０００人の半導
体層ａ−５ｉ（ｎつを成膜する（第１４図）。そしてホ
トリソグラフィプロセスで、第１２図及び第１４図にお
いて形成された半導体層ａ−５ｉ（ｎつ、ａ−Ｓ １（
ｉ）を同時に、第５図の島状のパターン７に形成する（
第１５図）。次に、ゲート酸化膜ＳｉＮｘにスルーホー
ル９を開ける（第１６図）。その後、チタンを膜厚５０
０人〜５０００ Ａにスパッタ蒸着した（第１７図）後
、チタン、ａ−５ｉ（ｎつを、第７図に示すようにソー
スバスラインのパターンにホトリソグラフィプロセスで
形成しく第１８図）、絵素電極となるＩＴＯを膜厚３０
０人〜３０００人にスパッタ蒸着した（第１９図）後、
第８図の斜線部の様にパターニングする（第２０図）。
以上が、第１図のＡ−Ａ’断面に関しての製造プロセス
である。
“最後に、参考のために、第１図のｃ−ｃ”断面図を第
２１図に示しておく。
［効果１
本発明によるアクティブマトリクス基板を用いたアクテ
ィブマトリクス液晶表示装置における線状欠陥の発生確
率を低下させることが可能となる。
従って、アクティブマトリクス液晶表示装置の製造歩留
まりを向上させる事ができる。Next, the manufacturing process of the active matrix substrate according to the present invention will be explained with reference to the AA' cross section in FIG. FIG. 9 shows a film with a film thickness of 500 to 500 on a glass substrate 50
This shows the state where tantalum was deposited by 0 people. Next, the tantalum shown in FIG. 9 is patterned to have a cross section as shown in FIG. 10 using the pattern shown in FIG. Then, as shown in the shaded area in FIG. 3, only the gate bus line is oxidized to form an oxide film as shown in FIG. 11. Then, the gate oxide film SiNx and the semiconductor layer a are formed by the PCVD method.
-S 1(i), film thickness of etching stopper layer: 500 to 6000, 50 to 4000, 30
0 to 5000 people (Figure 12). Then, the etching stopper layer shown in FIG. 12 is formed into the island-shaped etching stopper layer 8 shown in FIG. 4 by a photolithography process (FIG. 13). Next, semiconductor layers a-5i (n) with a film thickness of 200A to 2000A are formed by the PCVD method (FIG. 14). Then, by a photolithography process, the semiconductor layers a -5i(n, a-S 1(
i) is simultaneously formed into an island-like pattern 7 in FIG.
Figure 15). Next, a through hole 9 is opened in the gate oxide film SiNx (FIG. 16). After that, titanium was applied to a film thickness of 50
After sputter deposition at 0 to 5000 A (FIG. 17), titanium, A-5I (n, is formed by a photolithography process in the pattern of the source bus line as shown in FIG. 7), The ITO that becomes the picture element electrode has a film thickness of 30 mm.
After sputter deposition on 0 to 3000 people (Figure 19),
Patterning is performed as shown in the shaded area in FIG. 8 (FIG. 20). The above is the manufacturing process regarding the AA' cross section in FIG. "Finally, for reference, a sectional view taken along line cc in FIG. 1 is shown in FIG. 21. [Effect 1] It is possible to reduce the probability of occurrence of linear defects in an active matrix liquid crystal display device using an active matrix substrate according to the present invention. Therefore, the manufacturing yield of active matrix liquid crystal display devices can be improved.
【図面の簡単な説明】[Brief explanation of the drawing]
第１図は、本発明に係るアクティブマトリクス基板の薄
膜トランジスタの構造図である。
第２図〜第８図はそれぞれ、第１図における薄膜トラン
ジスタアレイ製造プロセスを示す図である。
第９図〜第２０図はそれぞれ、第１図における薄膜トラ
ンジスタアレイのＡ−Ａ’線方向の製造プロセスを示す
断面図である。
第２１図は、第１図における薄膜トランジスタアレイの
ｃ−ｃ’線方向の断面図である。
第２２図は、従来構造の薄膜トランジスタを示す図であ
る。
第２３図は、第２２図における薄膜トランジスタのＢ−
Ｂ’線方向の断面図である。
第２４図は、薄膜トランジスタを含む絵素（Ａ１゜）を
マトリクス状に配置したアクティブマトリクス基板を示
す図である。
■・・・ゲートバスライン、４・・・ゲートバスライン
とソースバスラインとのクロス部、
５・・・ソースバスライン、ｌｌ・・・薄膜トランジス
タ、５０・・・ガラス基板。
特許出願人 シャープ株式会社
代 理 人 弁理士 青白 葆ほか２名第１ｒｌ！
Ｉ
第２図
第３図
第５図
第６図
第７１？Ｉ
第８１４
第２２図
第２３図
８ｇ２４図FIG. 1 is a structural diagram of a thin film transistor on an active matrix substrate according to the present invention. FIGS. 2 to 8 are diagrams showing the thin film transistor array manufacturing process in FIG. 1, respectively. 9 to 20 are cross-sectional views showing the manufacturing process of the thin film transistor array in the direction of line AA' in FIG. 1, respectively. FIG. 21 is a cross-sectional view of the thin film transistor array in FIG. 1 taken along line cc'. FIG. 22 is a diagram showing a thin film transistor with a conventional structure. FIG. 23 shows B- of the thin film transistor in FIG.
FIG. 3 is a cross-sectional view taken along line B'. FIG. 24 is a diagram showing an active matrix substrate in which picture elements (A1°) including thin film transistors are arranged in a matrix. ■...Gate bus line, 4...Cross between gate bus line and source bus line, 5...Source bus line, ll...Thin film transistor, 50...Glass substrate. Patent applicant: Sharp Co., Ltd. Representative Patent attorney: Aobai Ao and 2 others 1st rl!
I Figure 2 Figure 3 Figure 5 Figure 6 Figure 71? I 814 Figure 22 Figure 23 Figure 8g24