JPH0764109A - Liquid crystal display device - Google Patents
Liquid crystal display deviceInfo
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- JPH0764109A JPH0764109A JP21002793A JP21002793A JPH0764109A JP H0764109 A JPH0764109 A JP H0764109A JP 21002793 A JP21002793 A JP 21002793A JP 21002793 A JP21002793 A JP 21002793A JP H0764109 A JPH0764109 A JP H0764109A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、アクティブマトリク
ス型液晶表示装置に係わり、特にその電極構造に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix type liquid crystal display device, and more particularly to an electrode structure thereof.
【０００２】[0002]
【従来の技術】文字や図形などのキャラクター表示用液
晶表示装置としては、所定のピッチで配列された多数の
アドレス配線電極と、このアドレス配線電極と実質的に
直交するように所定のピッチで配列された多数のデータ
配線電極と、このアドレス配線電極とデータ配線電極と
で囲まれる最小区画を画素電極とするアレイ基板と、こ
のアレイ基板に所定の間隔で対向して配置される対向基
板と、前記アレイ基板と対向基板との間隙に配置された
液晶組成物とからなるマトリクス型のものが使用されて
いる。2. Description of the Related Art A liquid crystal display device for displaying characters such as characters and figures has a large number of address wiring electrodes arranged at a predetermined pitch and a predetermined pitch so as to be substantially orthogonal to the address wiring electrodes. A large number of data wiring electrodes, an array substrate having a minimum section surrounded by the address wiring electrodes and the data wiring electrodes as a pixel electrode, and a counter substrate arranged facing the array substrate at a predetermined interval, A matrix type is used which is composed of a liquid crystal composition arranged in a gap between the array substrate and the counter substrate.
【０００３】また、各々の画素に対応して駆動用スイッ
チング素子を配置したアクティブマトリクス型液晶表示
装置も多用されている。このようなスイッチング素子と
しては、非線形抵抗素子（ＭＩＭ）と薄膜トランジスタ
（ＴＦＴ）が代表的であり、中でも薄膜トランジスタは
高速応答性に優れ、フルカラー表示に適している。An active matrix type liquid crystal display device in which a driving switching element is arranged corresponding to each pixel is also widely used. Non-linear resistance elements (MIMs) and thin film transistors (TFTs) are typical examples of such switching elements. Among them, thin film transistors have excellent high-speed response and are suitable for full-color display.
【０００４】このようなアクティブマトリクス型液晶表
示装置のアレイ基板の構成は、例えば、信学技報第92
巻、110 号、19頁に記載されている。図４はこのような
アレイ基板の薄膜トランジスタを含むスイッチング素子
部分の概略断面構成を、図５はアドレス配線電極の概略
断面構成をそれぞれ示す。The structure of the array substrate of such an active matrix type liquid crystal display device is described, for example, in IEICE Technical Report No. 92.
Vol. 110, p. 19. FIG. 4 shows a schematic sectional structure of a switching element portion including a thin film transistor of such an array substrate, and FIG. 5 shows a schematic sectional structure of an address wiring electrode.
【０００５】図４および図５において、ガラスからなる
絶縁性基板１上にはアドレス配線電極を兼ねるゲート電
極２、ゲート絶縁膜3aおよび3b、半導体層４、絶縁保護
膜５、コンタクト層６、画素電極７、ソース電極８、ド
レイン電極９及び保護膜10が順次形成されている。ま
た、アドレス配線電極部分は、ガラスからなる絶縁性基
板１上に、まずスパッタ法によりAl層2aを成膜し、フォ
トリソグラフィ法により所定の形状にパターニングす
る。次いで、MoとTaの合金層2bを同様に成膜し、Alのパ
ターンを完全に被覆するようにパターニングし、アドレ
ス配線電極および補助容量配線電極を形成する。In FIGS. 4 and 5, on the insulating substrate 1 made of glass, the gate electrode 2 also serving as the address wiring electrode, the gate insulating films 3a and 3b, the semiconductor layer 4, the insulating protective film 5, the contact layer 6, and the pixel. An electrode 7, a source electrode 8, a drain electrode 9 and a protective film 10 are sequentially formed. In the address wiring electrode portion, first, the Al layer 2a is formed by the sputtering method on the insulating substrate 1 made of glass, and is patterned into a predetermined shape by the photolithography method. Next, an alloy layer 2b of Mo and Ta is similarly formed and patterned so as to completely cover the pattern of Al to form an address wiring electrode and an auxiliary capacitance wiring electrode.
【０００６】このような薄膜トランジスタおよび各配線
電極を含み、アドレス線の本数が900 本で全体表示面積
の対角が13.8インチサイズのアレイ基板では、画素開口
率が約30％のアクティブマトリクス型液晶表示装置が得
られたとしている。An array substrate including such a thin film transistor and each wiring electrode and having 900 address lines and a diagonal display area of 13.8 inches has an active matrix type liquid crystal display with a pixel aperture ratio of about 30%. The device is said to have been obtained.
【０００７】[0007]
【発明が解決しようとする課題】このようなアクティブ
マトリクス型液晶表示装置は、さらに大画面化および高
精細化が進展しつつある。しかしながら、大画面化に伴
っては当然のことながらアドレス配線長が長くなる。ま
た、高精細化に伴っては画素の数が増大し、一つの画素
の面積も縮小傾向となるが、画素の開口率を一定以上に
確保する必要性からアドレス配線の線幅も縮小傾向とな
る。In such an active matrix type liquid crystal display device, a larger screen and higher definition are being developed. However, as the screen becomes larger, the address wiring length naturally becomes longer. Further, as the number of pixels increases with the increase in definition, the area of one pixel tends to decrease, but the line width of the address wiring also tends to decrease due to the need to secure a pixel aperture ratio above a certain level. Become.
【０００８】即ち、大画面化および高精細化に伴って、
アドレス配線の長さはより長く、線幅はより狭まる方向
とならざるを得ない。電極の抵抗は長さに比例し、断面
積に反比例して増大するから、アドレス配線電極はます
ます高抵抗化することになる。アドレス配線電極の高抵
抗化は、アドレス信号の波形を歪ませ、信号の伝搬遅延
を生ずることになる。これは画像の不均一化となって現
れ、画質低下を招くことになる。この問題に対処するた
めに図５に示したように、アドレス配線電極および補助
容量配線電極をAlと高融点金属の積層構造として、配線
電極抵抗を低減させ、信号の伝搬遅延を小さくすること
が提案されている。That is, with the increase in screen size and definition,
The length of the address wiring is longer and the line width has to be narrowed. Since the resistance of the electrode is proportional to the length and inversely proportional to the cross-sectional area, the address wiring electrode has a higher resistance. The increase in the resistance of the address wiring electrode distorts the waveform of the address signal, resulting in signal propagation delay. This appears as non-uniformity of the image, leading to deterioration in image quality. In order to deal with this problem, as shown in FIG. 5, the address wiring electrode and the auxiliary capacitance wiring electrode may have a laminated structure of Al and a refractory metal to reduce wiring electrode resistance and signal propagation delay. Proposed.
【０００９】しかしながら、スイッチング素子として薄
膜トランジスタを備えたアクティブマトリクス型液晶表
示装置の製造工程からすると、上記のアドレス配線電極
の形成後にゲート絶縁膜を形成しなければならない。こ
のゲート絶縁膜は、通常350℃以上の基板温度で成膜す
る必要がある。この熱工程により、アドレス配線電極を
構成するAlが変形を受ける。即ち、厚さ方向に一部が盛
り上がるAlヒロック現象が生ずる。このため、下地との
密着性の低下により、後工程での膜剥がれや絶縁膜の層
間絶縁性の低下が起こり、アレイ基板の歩留まりを著し
く低下させることになる。However, from the manufacturing process of the active matrix type liquid crystal display device having the thin film transistor as the switching element, the gate insulating film must be formed after the formation of the address wiring electrode. This gate insulating film usually needs to be formed at a substrate temperature of 350 ° C. or higher. By this heating step, Al forming the address wiring electrode is deformed. That is, an Al hillock phenomenon occurs in which a part rises in the thickness direction. For this reason, the adhesion to the underlying layer is reduced, resulting in peeling of the film in the subsequent step and reduction of the interlayer insulating property of the insulating film, resulting in a significant decrease in the yield of the array substrate.
【００１０】この発明は以上の問題に鑑みてなされたも
ので、従来と同等程度の抵抗値を有し、熱工程を経ても
変形することのないアドレス配線電極構造とすることに
よって、アレイ基板の歩留まりの低下を防止した液晶表
示装置を提供することを目的とする。The present invention has been made in view of the above problems and has an address wiring electrode structure which has a resistance value equivalent to that of a conventional one and is not deformed even after a thermal process, thereby forming an array substrate. An object of the present invention is to provide a liquid crystal display device that prevents a decrease in yield.
【００１１】[0011]
【課題を解決するための手段】この発明は、絶縁性基板
上に所定のピツチで規則的に配列形成される多数のアド
レス配線電極と、このアドレス配線電極に実質的に直交
するように所定のピツチで規則的に配列形成される多数
のデータ配線電極と、前記アドレス配線電極とと独立し
て設けられた補助容量配線電極と、前記アドレス配線電
極とデータ配線電極とで囲まれる最小区画からなる画素
電極と、この画素ごとに配置されたスイッチング素子と
を少なくとも備えたアレイ基板と、このアレイ基板に所
定の間隔で対向して配置される対向基板と、前記アレイ
基板と対向基板との間隙に配置された液晶組成物とを少
なくとも備えた液晶表示装置において、前記アドレス配
線電極は低抵抗金属層が高融点金属層に挟持された少な
くとも３層構造からなる液晶表示装置であり、また、前
記アドレス配線電極は低抵抗金属層が高融点金属層に挟
持され、この上層の高融点金属層上にさらに他の高融点
金属層が積層された構造からなる液晶表示装置である。SUMMARY OF THE INVENTION According to the present invention, a large number of address wiring electrodes are formed regularly on an insulating substrate with predetermined pitches, and a predetermined number of address wiring electrodes are formed so as to be substantially orthogonal to the address wiring electrodes. It consists of a large number of data wiring electrodes that are regularly arranged in a pitch, an auxiliary capacitance wiring electrode that is provided independently of the address wiring electrodes, and a minimum section surrounded by the address wiring electrodes and the data wiring electrodes. An array substrate having at least a pixel electrode and a switching element arranged for each pixel, a counter substrate facing the array substrate at a predetermined interval, and a gap between the array substrate and the counter substrate. In a liquid crystal display device including at least a liquid crystal composition arranged, the address wiring electrode has at least a three-layer structure in which a low resistance metal layer is sandwiched between high melting point metal layers. The address wiring electrode has a structure in which a low-resistance metal layer is sandwiched between high-melting-point metal layers, and another high-melting-point metal layer is laminated on the upper-melting-point metal layer. It is a liquid crystal display device.
【００１２】[0012]
【作用】上記Alの変形は、Alの融点が低いためにAlが動
きやすいこと、下地のガラス基板の汚染防止とその保護
を目的として成膜した膜からの脱ガス、Al中に存在する
ガスの放出、およびAlに当接する積層膜の熱応力の大き
さなどの複合作用として生ずる。このため、低抵抗金属
層となるAlの上下を高融点金属層で挟持することによ
り、下地膜の脱ガスを緩和し、以降の加熱工程でAlを動
きにくくし、Alヒロックや膜剥がれおよび層間絶縁性の
低下を防止するものである。The above-mentioned deformation of Al is caused by the fact that Al has a low melting point so that Al easily moves, degassing from the film formed for the purpose of preventing and protecting the underlying glass substrate from contamination, and gas existing in Al. And the magnitude of thermal stress of the laminated film in contact with Al. Therefore, by sandwiching the upper and lower sides of Al, which is the low-resistance metal layer, with the high-melting-point metal layer, degassing of the underlayer film is mitigated, Al is made hard to move in the subsequent heating step, and Al hillocks, film peeling and interlayer It is intended to prevent the insulation from being deteriorated.
【００１３】また、これらの積層上にさらに他の高融点
金属層を成膜し、側縁部をテーパ状に形成することによ
り、アドレス配線電極の厚さによる段差を軽減し、層間
絶縁性の低下を防止することができる。Further, another refractory metal layer is formed on these laminated layers, and the side edge portions are formed in a tapered shape, so that a step due to the thickness of the address wiring electrode is reduced and the interlayer insulating property is improved. The decrease can be prevented.
【００１４】[0014]
【実施例】以下に本発明の実施例について図１乃至図３
を用いて詳細に説明する。図１はアレイ基板の薄膜トラ
ンジスタを含むスイッチング素子部分の概略断面構成
を、図２はアドレス配線電極の概略断面構成を、図３は
アレイ基板の等価回路構成をそれぞれ示す。Embodiments of the present invention will be described below with reference to FIGS.
Will be described in detail. 1 shows a schematic sectional structure of a switching element portion including a thin film transistor of an array substrate, FIG. 2 shows a schematic sectional structure of an address wiring electrode, and FIG. 3 shows an equivalent circuit structure of an array substrate.
【００１５】図１乃至図３において、透明ガラス基板11
上に所定のピッチで配列された多数のアドレス配線電極
12と、このアドレス配線電極12と実質的に直交するよう
に所定のピッチで配列された多数のデータ配線電極13と
がマトリクス状に配設され、補助容量配線電極14がアド
レス配線電極12にほぼ平行に形成されている。そしてこ
のアドレス配線電極12とデータ配線電極13とで囲まれる
最小区画に画素電極16が形成される。1 to 3, the transparent glass substrate 11
A large number of address wiring electrodes arranged at a predetermined pitch on top
12 and a large number of data wiring electrodes 13 arrayed at a predetermined pitch so as to be substantially orthogonal to the address wiring electrodes 12 are arranged in a matrix, and the auxiliary capacitance wiring electrodes 14 are arranged on the address wiring electrodes 12 substantially. It is formed in parallel. Then, the pixel electrode 16 is formed in the minimum section surrounded by the address wiring electrode 12 and the data wiring electrode 13.
【００１６】さらに、両配線電極の各交差部近傍にはス
イッチング素子としての薄膜トランジスタ15が形成され
ている。薄膜トランジスタ15のドレイン電極17はデータ
配線電極13に接続され、ゲート電極はアドレス配線電極
12と同時一体形成されている。また、薄膜トランジスタ
15のソース電極には各画素の表示電極16と液晶容量17お
よび補助容量配線電極14と画素電極16とで形成される補
助容量18が接続されている。Further, a thin film transistor 15 as a switching element is formed near each intersection of both wiring electrodes. The drain electrode 17 of the thin film transistor 15 is connected to the data wiring electrode 13, and the gate electrode is the address wiring electrode.
Simultaneously formed with 12. Also, thin film transistor
The source electrode of 15 is connected to the display electrode 16 of each pixel, the liquid crystal capacitance 17, and the auxiliary capacitance 18 formed of the auxiliary capacitance wiring electrode 14 and the pixel electrode 16.
【００１７】次に、上記のようなアレイ基板の薄膜トラ
ンジスタ部分とアドレス配線電極の構成を製造工程順に
説明する。まず、ガラス基板11からの汚染防止とガラス
基板11の保護を目的として、スパッタ法またはＣＶＤ法
などにより、絶縁膜21を300ｎｍ成膜する。この上にス
パッタ法により、第１の高融点金属層22としてMoを30ｎ
ｍ、低抵抗金属層23としてAlを200 ｎｍ、第２の高融点
金属層24としてMoを30ｎｍの膜厚に連続的に成膜する。
この時、Al膜はAl合金、例えば、Cu 1原子％、Si 0.5原
子％を含むAl合金膜でも可能である。Next, the structure of the thin film transistor portion of the array substrate and the address wiring electrodes as described above will be described in the order of manufacturing steps. First, for the purpose of preventing contamination from the glass substrate 11 and protecting the glass substrate 11, an insulating film 21 is formed to a thickness of 300 nm by a sputtering method or a CVD method. Then, 30n of Mo is formed as the first refractory metal layer 22 on this by sputtering.
and Al as the low-resistance metal layer 23 to a thickness of 200 nm and Mo as the second refractory metal layer 24 to a thickness of 30 nm.
At this time, the Al film may be an Al alloy film, for example, an Al alloy film containing 1 atomic% Cu and 0.5 atomic% Si.
【００１８】この積層膜をフォトリソグラフィ法により
燐酸、硝酸、酢酸の混酸を用いてエッチングし、アドレ
ス配線電極パターンと補助容量配線電極パターンを所定
の形状に加工形成する。この時、低抵抗金属層23として
のAl膜と第２の高融点金属層24としてのMo膜とはエッチ
ング速度の違いにより、その側縁部はテーパ形状にエッ
チングされる。しかし、第１の高融点金属層22としての
Mo膜はサイドエッチングが入らないので第１の高融点金
属層22の側縁部はテーパ形状とはならない。This laminated film is etched by a photolithography method using a mixed acid of phosphoric acid, nitric acid and acetic acid to form an address wiring electrode pattern and an auxiliary capacitance wiring electrode pattern into a predetermined shape. At this time, the side edges of the Al film as the low resistance metal layer 23 and the Mo film as the second high melting point metal layer 24 are etched in a tapered shape due to the difference in etching rate. However, as the first refractory metal layer 22
Since the Mo film does not include side etching, the side edge portion of the first refractory metal layer 22 does not have a tapered shape.
【００１９】次に、スパッタ法により、第３の高融点金
属層25としてMoとTaの合金層を300ｎｍの膜厚に成膜す
る。そして、フォトリソグラフィ法によりCF4 と O2 の
混合ガスのケミカルドライエッチング（ＣＤＥ）を用い
てエッチングし、その側縁部が30度以下のテーパ形状と
なるように加工形成する。この時のエッチング条件は、
例えば、 O2 流量320 SCCM、CF4 流量160 SCCM、エッチ
ング圧力30Paである。Next, an alloy layer of Mo and Ta is deposited to a thickness of 300 nm as the third refractory metal layer 25 by the sputtering method. Then, it is etched by photolithography using chemical dry etching (CDE) of a mixed gas of CF 4 and O 2 , and its side edge is processed and formed so as to have a tapered shape of 30 degrees or less. The etching conditions at this time are
For example, the O 2 flow rate is 320 SCCM, the CF 4 flow rate is 160 SCCM, and the etching pressure is 30 Pa.
【００２０】以上のプロセスにより、アドレス配線電極
パターンと補助容量配線電極パターンを完成させる。
尚、アドレス配線電極を形成する第１の高融点金属層22
−低抵抗金属層23−第２の高融点金属層24−第３の高融
点金属層25は、スイッチング素子としての薄膜トランジ
スタ15のゲート電極を兼ねている。また、薄膜トランジ
スタのゲート電極およびアドレス配線電極を第１の高融
点金属層22−低抵抗金属層23−第２の高融点金属層24の
３層構成としてもよい。By the above process, the address wiring electrode pattern and the auxiliary capacitance wiring electrode pattern are completed.
The first refractory metal layer 22 that forms the address wiring electrode
-Low resistance metal layer 23-Second refractory metal layer 24-Third refractory metal layer 25 also serves as a gate electrode of the thin film transistor 15 as a switching element. Further, the gate electrode and the address wiring electrode of the thin film transistor may have a three-layer structure of first refractory metal layer 22-low resistance metal layer 23-second refractory metal layer 24.
【００２１】続いて、薄膜トランジスタ15を形成するた
めに、プラズマ・ケミカルベーパデポジション（ＣＶ
Ｄ）法により、ゲート絶縁膜26、27としてのSiOx、SiN
x、半導体層28としてのアモルファスシリコン（ａ−S
i）、エッチングストッパ層を兼ねる絶縁保護膜29とし
てのSiNxの４層を連続成膜する。そして、上層の絶縁保
護膜29としてのSiNxを所定の形状にパターニングし、前
処理を施した後、ソース・ドレイン電極のコンタクト層
30としてのｎ+ ａ−SiをプラズマＣＶＤ法により成膜す
る。尚、ゲート絶縁膜26としてのSiOxの替わりに熱ＣＶ
Ｄ法による SiO2 を用いてもよい。Subsequently, in order to form the thin film transistor 15, plasma chemical vapor deposition (CV
D) method, SiOx, SiN as the gate insulating films 26 and 27
x, amorphous silicon (a-S
i), four layers of SiNx as the insulating protection film 29 which also serves as an etching stopper layer are continuously formed. Then, after patterning SiNx as the upper insulating protection film 29 into a predetermined shape and performing pretreatment, the contact layer of the source / drain electrodes is formed.
N + a-Si as 30 is deposited by the plasma CVD method. It should be noted that thermal CV is used instead of SiOx as the gate insulating film 26.
It may be used SiO 2 by D method.
【００２２】次に、半導体層28としてのａ−Si膜を所定
の形状にパターニングし、表示電極となる透明画素電極
31としてのインジウム・ティン・オキサイド（ＩＴＯ）
を成膜し、所定の形状にパターニングする。尚、この電
極は補助容量の一方の電極の一部としても使用される。
続いて、アドレス配線パッド部の開口をHF系エッチング
液で加工形成する。Next, the a-Si film as the semiconductor layer 28 is patterned into a predetermined shape to form a transparent pixel electrode to be a display electrode.
Indium Tin Oxide (ITO) as 31
Is formed and patterned into a predetermined shape. This electrode is also used as a part of one electrode of the auxiliary capacitance.
Then, the opening of the address wiring pad portion is processed and formed using an HF-based etching solution.
【００２３】続いて、スパッタ法により、Mo、Al、Moの
３層を積層成膜し、これをデータ配線、ソース電極32お
よびドレイン電極33として所定の形状にパターニングす
る。この後、リアクティブ・イオンエッチング（ＲＩ
Ｅ）法により、バックチャネル上のｎ+ ａ−Si膜を除去
する。次にパッシベーションとしての保護膜34となるSi
Nxを成膜し、所定の形状にパターニングする。Subsequently, three layers of Mo, Al, and Mo are laminated and formed by a sputtering method, and this is patterned into a predetermined shape as a data wiring, a source electrode 32 and a drain electrode 33. After this, reactive ion etching (RI
By the method E), the n + a-Si film on the back channel is removed. Next, Si that becomes the protective film 34 as passivation
A film of Nx is formed and patterned into a predetermined shape.
【００２４】そして最後に、ポリイミドからなる配向膜
を全面に被着し（図示せず）、綿布などを用いて一方向
にこするラビング配向処理を施すことによって薄膜トラ
ンジスタを含むアレイ基板が完成する。次に、もう１枚
のガラス基板上にＩＴＯからなる対向電極を所定の形状
に形成し、ポリイミドからなる配向膜を全面に被着し、
ラビング配向処理を施すことによって対向基板が完成す
る。Finally, an alignment film made of polyimide is applied to the entire surface (not shown), and a rubbing alignment treatment of rubbing in one direction with a cotton cloth or the like is performed to complete an array substrate including thin film transistors. Next, a counter electrode made of ITO is formed in a predetermined shape on another glass substrate, and an alignment film made of polyimide is applied to the entire surface,
The counter substrate is completed by performing a rubbing orientation process.
【００２５】これらの両基板はラビング配向方向が互い
に直交するように所定の間隔で対向配置され、一部の注
入口を残して基板周辺部で接着固定される。そして、注
入口からネマチック型の液晶組成物が注入され、最後に
注入口かシールされる。さらに、両基板の外側にはそれ
ぞれのラビング配向方向に沿う偏光板が配置されて、90
度ねじれのTN型液晶表示装置が完成する。These two substrates are arranged facing each other at a predetermined interval so that the rubbing orientation directions are orthogonal to each other, and are bonded and fixed at the peripheral portion of the substrate, leaving a part of the injection port. Then, the nematic liquid crystal composition is injected through the injection port, and finally the injection port is sealed. Furthermore, polarizing plates are arranged outside the both substrates along the respective rubbing alignment directions.
A twisted TN type liquid crystal display device is completed.
【００２６】この液晶表示装置を通常の駆動条件で駆動
させ画像を表示させた結果、アドレス配線電極の層剥が
れや層間絶縁性の低下による画像欠陥は生じていないこ
とが確認された。因みに、アドレス配線電極は、配線電
極の長さが20ｃｍ、平均電極の幅が10μｍで、アドレス
配線抵抗は約９ＫΩを示し、従来と同等の抵抗値であっ
た。As a result of driving this liquid crystal display device under a normal driving condition to display an image, it was confirmed that no image defect due to layer peeling of the address wiring electrode or deterioration of interlayer insulating property occurred. Incidentally, the address wiring electrode had a length of the wiring electrode of 20 cm, an average electrode width of 10 μm, and an address wiring resistance of about 9 KΩ, which was a resistance value equivalent to the conventional value.
【００２７】[0027]
【発明の効果】以上のように本発明によれば、アドレス
配線電極として低抵抗金属層を高融点金属層で挟持する
多層構造とすることにより、アドレス配線抵抗を従来と
同等に維持するとともに、以降の熱処理工程による低抵
抗金属層の層欠陥の発生を効果的に抑制し、アドレス配
線電極の段差などによる層間絶縁性の低下も防止するこ
とができる。As described above, according to the present invention, the address wiring resistance is maintained at the same level as that of the conventional one by using the multi-layer structure in which the low resistance metal layer is sandwiched between the high melting point metal layers as the address wiring electrode. It is possible to effectively suppress the generation of layer defects in the low-resistance metal layer due to the subsequent heat treatment process, and prevent the deterioration of the interlayer insulating property due to the steps of the address wiring electrodes.
【図１】本発明の実施例のアレイ基板の薄膜トランジス
タを含むスイッチング素子部分を示す概略断面構成。FIG. 1 is a schematic sectional configuration showing a switching element portion including a thin film transistor of an array substrate according to an embodiment of the present invention.
【図２】本発明の実施例のアドレス配線電極部分を示す
断面構成図。FIG. 2 is a cross-sectional configuration diagram showing an address wiring electrode portion of an embodiment of the present invention.
【図３】本発明の実施例のアレイ基板を示す等価回路構
成図。FIG. 3 is an equivalent circuit configuration diagram showing an array substrate according to an embodiment of the present invention.
【図４】従来のアレイ基板の薄膜トランジスタを含むス
イッチング素子部分を示す概略断面構成。FIG. 4 is a schematic sectional configuration showing a switching element portion including a thin film transistor of a conventional array substrate.
【図５】従来の実施例のアドレス配線電極部分を示す断
面構成図。FIG. 5 is a cross-sectional configuration diagram showing an address wiring electrode portion of a conventional example.
11…ガラス基板 12…アドレス配線電極 13…データ配線電極 14…補助容量配線 15…薄膜トランジスタ 16…表示画素電極 21…絶縁膜 22…第１の高融点金属層 23…低抵抗金属層 24…第２の高融点金属層 25…第３の高融点金属層 11 ... Glass substrate 12 ... Address wiring electrode 13 ... Data wiring electrode 14 ... Auxiliary capacitance wiring 15 ... Thin film transistor 16 ... Display pixel electrode 21 ... Insulating film 22 ... First refractory metal layer 23 ... Low resistance metal layer 24 ... Second Refractory metal layer 25 ... Third refractory metal layer
Claims (2)
配列形成される多数のアドレス配線電極と、このアドレ
ス配線電極に実質的に直交するように所定のピツチで規
則的に配列形成される多数のデータ配線電極と、前記ア
ドレス配線電極と独立して設けられた補助容量配線電極
と、前記アドレス配線電極とデータ配線電極とで囲まれ
る最小区画からなる画素電極と、この画素ごとに配置さ
れたスイッチング素子とを少なくとも備えたアレイ基板
と、このアレイ基板に所定の間隔で対向して配置される
対向基板と、前記アレイ基板と対向基板との間隙に配置
された液晶組成物とを少なくとも備えた液晶表示装置に
おいて、前記アドレス配線電極は低抵抗金属層が高融点
金属層に挟持された少なくとも３層構造からなることを
特徴とする液晶表示装置。1. A large number of address wiring electrodes which are regularly arrayed and formed on an insulating substrate with predetermined pitches, and regularly arrayed and formed with predetermined pitches so as to be substantially orthogonal to the address wiring electrodes. A large number of data wiring electrodes, an auxiliary capacitance wiring electrode provided independently of the address wiring electrode, a pixel electrode formed of a minimum section surrounded by the address wiring electrode and the data wiring electrode, and arranged for each pixel. An array substrate including at least the switching element, a counter substrate arranged to face the array substrate at a predetermined distance, and a liquid crystal composition arranged in a gap between the array substrate and the counter substrate. In a liquid crystal display device provided with the liquid crystal display device, the address wiring electrode has at least a three-layer structure in which a low resistance metal layer is sandwiched between high melting point metal layers. apparatus.
前記アドレス配線電極は低抵抗金属層が高融点金属層に
挟持され、この上層の高融点金属層上にさらに他の高融
点金属層が積層された構造からなることを特徴とする液
晶表示装置。2. The liquid crystal display device according to claim 1,
The address wiring electrode has a structure in which a low-resistance metal layer is sandwiched between high-melting-point metal layers, and another high-melting-point metal layer is further laminated on the upper-melting-point metal layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21002793A JPH0764109A (en) | 1993-08-25 | 1993-08-25 | Liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21002793A JPH0764109A (en) | 1993-08-25 | 1993-08-25 | Liquid crystal display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0764109A true JPH0764109A (en) | 1995-03-10 |
Family
ID=16582609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21002793A Pending JPH0764109A (en) | 1993-08-25 | 1993-08-25 | Liquid crystal display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0764109A (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5825437A (en) * | 1995-11-21 | 1998-10-20 | Lg Electronics Inc. | Structure of a liquid crystal display device and a method of manufacturing same |
| JPH11258632A (en) * | 1998-03-13 | 1999-09-24 | Toshiba Corp | Array substrate for display device |
| US6175393B1 (en) | 1995-09-28 | 2001-01-16 | Sharp Kabushiki Kaisha | Active-matrix type liquid crystal display device and method of compensating for defective pixel |
| US6255706B1 (en) | 1999-01-13 | 2001-07-03 | Fujitsu Limited | Thin film transistor and method of manufacturing same |
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-
1993
- 1993-08-25 JP JP21002793A patent/JPH0764109A/en active Pending
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