JPH07114043A - Liquid crystal display device and its production - Google Patents

Liquid crystal display device and its production

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Publication number
JPH07114043A
JPH07114043A JP25977493A JP25977493A JPH07114043A JP H07114043 A JPH07114043 A JP H07114043A JP 25977493 A JP25977493 A JP 25977493A JP 25977493 A JP25977493 A JP 25977493A JP H07114043 A JPH07114043 A JP H07114043A
Authority
JP
Japan
Prior art keywords
layer
substrate
scanning line
array substrate
liquid crystal
Prior art date
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Pending
Application number
JP25977493A
Other languages
Japanese (ja)
Inventor
Akira Kubo
明 久保
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Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Publication of JPH07114043A publication Critical patent/JPH07114043A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To obviate the generation of hillocks on a surface by adopting a laminated structure composed of a first layer consisting of a low-resistance metal forming scanning lines and recognition signals and a second layer consisting of the oxidized film of the low-resistance metal. CONSTITUTION:The first layer 2 and second layer 3 laminated on a transparent glass substrate 1 are etched by a liquid mixture composed of a nitric acid and hydrofluoric acid. The scanning line in common use as a gate electrode of such a shape as to extend in one way and the recognition mark exclusive of the effective region of the substrate 1 are simultaneously obtd. in this state. The oxidized films are grown in the tapered parts on both flanks of the layer 2. The layer 2 including the tapered parts on both flanks is coated with the oxidized film of the layer 3. The films of an SiNx layer 5 and a semiconductor layer 6 are formed by a plasma CVD method. Further, the film of the SiNx layer is formed as a protective film 7. Pixel display electrodes 9 are then formed and source electrodes 10 and drain electrodes 11 are patterned. The array substrate having thin-film transistors is completed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は薄膜トランジスタを備
えた液晶表示装置及びその製造方法に係わり、特にその
アレイ基板に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device having a thin film transistor and a manufacturing method thereof, and more particularly to an array substrate thereof.

【0002】[0002]

【従来の技術】液晶表示装置を用いた画像表示装置は、
基板上に一方向に延伸し所定のピッチで配列された走査
線及び信号線等の電極で区画された最小領域を画素と
し、両基板間にネマチック型などの液晶組成物を挟持し
たマトリクス型の液晶表示装置が一般に用いられてい
る。中でもテレビ画像やグラフィックディスプレイなど
を指向した大容量で高精細の液晶表示装置としては、ク
ロストークのない高コントラスト表示が行えるように、
各画素の駆動と制御手段として各画素ごとにスイッチン
グ素子を配置したアクティブマトリクス型の液晶表示装
置が実用化されている。 このようなスイッチング素子
としては、コントラスト比の高さおよび応答速度の点か
ら3端子型の薄膜トランジスタが多用されている。ま
た、この薄膜トランジスタとしては、非晶質シリコン
(a−Si)系の半導体層が用いられ、活生層である非
晶質シリコン層を挟んで下層にゲート電極、上層にソー
ス電極及びドレイン電極を配置した逆スタガード構造を
採用している場合が多い。
2. Description of the Related Art An image display device using a liquid crystal display device is
A minimum area defined by electrodes such as scanning lines and signal lines which are extended in one direction on a substrate and arranged at a predetermined pitch is used as a pixel, and a nematic liquid crystal composition is sandwiched between both substrates to form a matrix type. Liquid crystal display devices are commonly used. Among them, as a large-capacity, high-definition liquid crystal display device for TV images and graphic displays, it is possible to perform high-contrast display without crosstalk.
An active matrix type liquid crystal display device in which a switching element is arranged for each pixel as a driving and controlling means for each pixel has been put into practical use. As such a switching element, a three-terminal thin film transistor is often used in terms of high contrast ratio and response speed. As the thin film transistor, an amorphous silicon (a-Si) based semiconductor layer is used, and a gate electrode is formed in a lower layer and a source electrode and a drain electrode are formed in an upper layer with an amorphous silicon layer as an active layer interposed therebetween. In many cases, an inverted staggered structure is used.

【0003】このようなアクティブマトリクス型の液晶
表示装置において、近年ますます大画面化や高精細化が
要求されているが、これに伴い走査線の長さが長くなる
とともに、画素の開口率をほぼ一定に保つ必要性から走
査線の幅も細くせざるを得ない。しかしながら、走査線
の抵抗値は長さに比例し、且つ断面積(幅)に反比例し
て高くなる。走査線の高抵抗化は走査信号の波形を歪ま
せ、信号の伝搬遅延を生じ、画像の不均一や画質低下を
もたらす。
In recent years, in such an active matrix type liquid crystal display device, a larger screen and a higher definition have been required, and with this, the length of the scanning line becomes longer and the aperture ratio of the pixel is increased. Since it is necessary to keep the scanning line almost constant, the width of the scanning line must be narrowed. However, the resistance value of the scanning line increases in proportion to the length and in inverse proportion to the cross-sectional area (width). The increase in the resistance of the scanning line distorts the waveform of the scanning signal, causes a signal propagation delay, and causes non-uniformity of the image and deterioration of the image quality.

【0004】このような問題に対しては、まず走査線の
抵抗を下げるために走査線の材質として低抵抗の、例え
ばアルミニウム(Al)を用いることが考えられる。しかし
ながら、薄膜トランジスタの製造工程では、例えばゲー
ト絶縁膜は基板温度を300 ℃以上として形成するなど熱
処理工程が不可欠である。走査線としてAlを単独で用い
た場合、製造工程中での熱は基板との熱膨脹の差に起因
すると考えられる熱応力によりアルミヒロックが発生
し、層間絶縁性が著しく損なわれる。
To solve such a problem, it is possible to use low-resistance aluminum, for example, as the material of the scanning line in order to reduce the resistance of the scanning line. However, in the manufacturing process of the thin film transistor, a heat treatment process such as forming the gate insulating film at a substrate temperature of 300 ° C. or higher is indispensable. When Al is used alone as the scanning line, heat generated during the manufacturing process causes aluminum hillocks due to thermal stress that is considered to be due to the difference in thermal expansion from the substrate, and the interlayer insulating property is significantly impaired.

【0005】このようなアルミヒロックを防止するため
には、Alをヒロックを生じ難い材質の層で被覆すればよ
い。その一手段として、Alの陽極酸化法によりAlの表面
に酸化膜を形成する方法も考えられる。陽極酸化法と
は、化成液に侵漬した金属を陽極電極として電圧を印加
し、金属表面に電気化学的に反応させて酸化膜を成長さ
せる方法である。
In order to prevent such aluminum hillocks, Al may be coated with a layer made of a material which hardly causes hillocks. As one of the means, a method of forming an oxide film on the surface of Al by the anodizing method of Al can be considered. The anodic oxidation method is a method in which a metal immersed in a chemical conversion solution is used as an anode electrode to apply a voltage and cause an electrochemical reaction on the metal surface to grow an oxide film.

【0006】しかしながら、Al表面が陽極酸化膜で覆わ
れるのは給電用端子と電気的に接続している部分のみで
ある。従って、給電用端子と電気的に接続されていない
部分ではAlは露出している状態となり、Alヒロックや薬
液による腐食を生ずることになる。これを避けるには給
電用端子と電気的に接続されていない部分をAlヒロック
や薬液による腐食を生ずることのない金属、例えば高融
点金属膜で形成すればよい。
However, the surface of the Al is covered with the anodic oxide film only at the portion electrically connected to the power supply terminal. Therefore, Al is exposed in a portion that is not electrically connected to the power supply terminal, which causes corrosion due to Al hillocks and chemicals. In order to avoid this, the portion not electrically connected to the power supply terminal may be formed of a metal that does not cause corrosion by Al hillock or chemicals, for example, a high melting point metal film.

【0007】図2及び図3にこのような例を示す。図2
はアレイ基板全体の平面構成の概略を、図3(A)乃至
(F)はアレイ基板の製造工程を説明するための工程図
をそれぞれ示す。尚、図3の左側は薄膜トランジスタ部
分を、右側は基板の有効領域外の認識記号部分をそれぞ
れ示す。
2 and 3 show such an example. Figure 2
3A to 3F are process diagrams for explaining a manufacturing process of the array substrate, respectively. 3 shows the thin film transistor portion on the left side and the recognition symbol portion outside the effective area of the substrate on the right side.

【0008】まず、図3(A)に示すようにアレイ基板
1上に高融点金属、例えばCr膜15をスパッタ法により成
膜する。そして、図3(B)に示すようにアレイ基板1
の有効領域外に認識記号14をリソグラフィ法によりパタ
ーニングする。この時、薄膜トランジスタ部分に成膜さ
れたCr膜は全て除去される。この認識記号14は図2に示
すような形状であり、以降の工程でのリソグラフィ法の
露光時の位置合わせマークおよびずれ測定マークとなる
ものである。
First, as shown in FIG. 3A, a refractory metal such as a Cr film 15 is formed on the array substrate 1 by a sputtering method. Then, as shown in FIG. 3B, the array substrate 1
The recognition symbol 14 is patterned by a lithographic method outside the effective area of. At this time, the Cr film formed on the thin film transistor portion is entirely removed. The recognition symbol 14 has a shape as shown in FIG. 2 and serves as an alignment mark and a displacement measurement mark at the time of exposure in the lithography method in the subsequent steps.

【0009】次に、図3(C)に示すようにアレイ基板
1上にゲート電極2を兼ねる走査線2となる低抵抗金
属、例えばAl膜15をスパッタ法により成膜する。そし
て、図3(D)に示すようにリソグラフィ法により所定
の形状にパターニングする。この時、認識記号14部分に
成膜されたCr膜14は全て除去され、Cr膜14は露出した状
態となっている。
Next, as shown in FIG. 3C, a low resistance metal such as an Al film 15 to be the scanning line 2 which also serves as the gate electrode 2 is formed on the array substrate 1 by the sputtering method. Then, as shown in FIG. 3D, patterning is performed by a lithography method into a predetermined shape. At this time, the Cr film 14 formed on the part of the recognition symbol 14 is completely removed, and the Cr film 14 is exposed.

【0010】次に図3(E)に示すように、酒石酸など
の化成液を用いて陽極酸化用給電端子12を介してAl膜2
の表面に陽極酸化膜3を生成し、Al膜2の表面を陽極酸
化膜3で被覆する。この時、陽極酸化用給電端子12は認
識記号14部分には接続されていないので、Cr膜14は露出
したままの状態となっている。
Next, as shown in FIG. 3E, an Al film 2 is formed by using a chemical conversion liquid such as tartaric acid via the power supply terminal 12 for anodic oxidation.
An anodic oxide film 3 is formed on the surface of the Al film 2 and the surface of the Al film 2 is covered with the anodic oxide film 3. At this time, since the anodic oxidation power supply terminal 12 is not connected to the identification mark 14 portion, the Cr film 14 is left exposed.

【0011】その後、図3(F)に示すように、プラズ
マCVD法により、ゲート絶縁層としてSiOx層4、およ
びSiNx層5を成膜し、SiNx層5を所定の形状に形成して
後、半導体層としてa−Si膜6および保護膜7を積層
し、それぞれ所定の形状にパターニングする。次に、低
抵抗の非結質シリコン(n+ a−Si)8を成膜し、半導
体パターンを形成する。さらに、画素表示電極9として
インジウム・錫酸化膜(ITO )をスパッタリング法によ
り成膜し、パターン形成する。
After that, as shown in FIG. 3F, a SiOx layer 4 and a SiNx layer 5 are formed as a gate insulating layer by a plasma CVD method, and the SiNx layer 5 is formed into a predetermined shape. An a-Si film 6 and a protective film 7 are stacked as a semiconductor layer and patterned into a predetermined shape. Next, low resistance non-binding silicon (n + a-Si) 8 is deposited to form a semiconductor pattern. Further, an indium tin oxide film (ITO) is formed as a pixel display electrode 9 by a sputtering method to form a pattern.

【0012】そして、ソース電極10またはドレイン電極
11を兼ねる信号線を成膜し、パターン形成することによ
って、一方のアレイ基板が完成する。この時、認識記号
14部分はSiOx層4の成膜後の積層膜は全て除去され、認
識記号14部分の表面は最終的にSiOx層4のままの状態と
なっている。
The source electrode 10 or the drain electrode
One array substrate is completed by forming a signal line also serving as 11 and forming a pattern. At this time, the recognition symbol
The laminated film after the formation of the SiOx layer 4 is completely removed in the 14th part, and the surface of the identification symbol 14 part is finally in the state where the SiOx layer 4 remains as it is.

【0013】[0013]

【発明が解決しようとする課題】このように、ゲート電
極を兼ねる走査電極に低抵抗金属としてAlを用いて低抵
抗化した場合、以降の熱工程によるAlヒロックや薬液に
よる腐食を防止するためにAl膜の表面を陽極酸化法によ
り被覆する構成を取っている。しかしながら、アレイ基
板の有効領域外の認識記号はAlヒロックや薬液による腐
食にさらされることになり、認識記号が以降の工程で部
分的にせよ欠落した状態では製造工程上重要な支障とな
る。
As described above, when Al is used as the low resistance metal for the scanning electrode which also serves as the gate electrode to reduce the resistance, it is necessary to prevent corrosion due to Al hillocks and chemicals due to the subsequent thermal process. The structure is such that the surface of the Al film is covered by the anodic oxidation method. However, the recognition symbol outside the effective area of the array substrate is exposed to corrosion by Al hillocks and chemicals, and if the recognition symbol is partially missing in the subsequent steps, it becomes an important obstacle in the manufacturing process.

【0014】これを避けるために、認識記号をヒロック
や薬液による腐食に強い高融点金属で形成する場合、ま
ず高融点金属による認識記号を形成して後、低抵抗金属
からなるゲート電極を兼ねる走査電極を形成しなければ
ならない。即ち、2回のリソグラフィ法によるパターニ
ングが必要となり、製造工程数の増加とコスト上昇をも
たらす。
In order to avoid this, when the recognition symbol is formed of a refractory metal that is resistant to corrosion by hillocks or chemicals, first, the recognition symbol is formed of a refractory metal and then scanning also serves as a gate electrode made of a low resistance metal. The electrodes must be formed. That is, patterning by the lithographic method is required twice, resulting in an increase in the number of manufacturing steps and an increase in cost.

【0015】本発明は以上の問題に鑑みてなされたもの
で、低抵抗金属からなるゲート電極を兼ねる走査電極お
よび認識記号を形成してもその表面にヒロックを生ずる
ことのない構成と、且つアレイ基板のプロセス整合性の
高い簡便な製造方法を提供することを目的とする。
The present invention has been made in view of the above problems, and has a structure in which a hillock does not occur on the surface even if a scanning electrode also serving as a gate electrode made of a low resistance metal and an identification symbol are formed, and an array. It is an object of the present invention to provide a simple manufacturing method having high substrate process consistency.

【0016】[0016]

【課題を解決するための手段】本発明は、基板上に一方
向に延伸しゲート電極を兼ねる走査線と、この走査線を
覆うゲート絶縁層と、このゲート絶縁層の上に前記ゲー
ト電極に対応して形成された薄膜トランジスタと、この
薄膜トランジスタのソースまたはドレイン電極に接続さ
れる画素表示電極と、前記基板の有効領域外に形成され
た認識記号とを少なくとも有するアレイ基板と、このア
レイ基板に所定の間隔で対向配置された対向基板と、前
記アレイ基板と対向基板との間に挟持された液晶組成物
とを少なくとも備えた液晶表示装置において、前記走査
線と前記認識記号は低抵抗金属からなる第1の層と、前
記低抵抗金属の酸化膜からなる第2の層との積層構造か
らなる液晶表示装置であり、また、前記走査線と前記認
識記号とを形成する工程は、前記基板上に低抵抗金属か
らなる第1の層を成膜する工程と、この第1の層の表面
に前記低抵抗金属の酸化膜からなる第2の層を形成する
工程と、前記第1の層と前記第2の層を所定の形状にパ
ターニングするともに前記第1の層と第2の層の厚さ方
向側面の基板との成す角度が鋭角となるように形成する
工程と、前記走査線の厚さ方向の側面に前記第2の層と
同一の酸化膜を形成し前記走査線の第1の層を前記第2
の層で被覆する工程とからなる液晶表示装置の製造方法
である。
According to the present invention, a scanning line extending in one direction on a substrate and also serving as a gate electrode, a gate insulating layer covering the scanning line, and a gate electrode on the gate insulating layer are provided. An array substrate having at least a thin film transistor formed correspondingly, a pixel display electrode connected to the source or drain electrode of the thin film transistor, and an identification symbol formed outside the effective region of the substrate, and a predetermined array substrate. In a liquid crystal display device comprising at least a counter substrate arranged to face each other at an interval of, and a liquid crystal composition sandwiched between the array substrate and the counter substrate, the scanning line and the recognition symbol are made of a low resistance metal. A liquid crystal display device having a laminated structure of a first layer and a second layer made of the low resistance metal oxide film, wherein the scanning line and the identification mark are formed. A step of forming a first layer made of a low resistance metal on the substrate, and a step of forming a second layer made of an oxide film of the low resistance metal on the surface of the first layer; Patterning the first layer and the second layer into a predetermined shape, and forming the first layer and the second layer so that the angle formed between the side surfaces in the thickness direction of the substrate is an acute angle; An oxide film that is the same as the second layer is formed on a side surface of the scanning line in the thickness direction, and the first layer of the scanning line is formed into the second layer.
The method for producing a liquid crystal display device, which comprises the step of coating with a layer of.

【0017】[0017]

【作用】本発明のゲート電極を兼ねる走査線電極は、低
抵抗からなる第1の層の両側面の基板との成す角度が鋭
角となるようにテーパ状に形成される。このテーパ状
は、低抵抗からなる第1の層の表面にまず第2の層とし
ての酸化膜を形成し、リソグラフィ法により走査線電極
の幅に相当する部分を形成する際に容易に得られる。
The scanning line electrode also serving as the gate electrode of the present invention is formed in a tapered shape so that the angle formed between the both side surfaces of the first layer having a low resistance and the substrate is an acute angle. This taper is easily obtained when an oxide film as the second layer is first formed on the surface of the first layer having a low resistance, and a portion corresponding to the width of the scanning line electrode is formed by the lithography method. .

【0018】そして、低抵抗からなる走査線電極の第1
の層の形成と同時に、アレイ基板の有効領域外の認識記
号も同一材料で形成され、走査線電極と同様にその表面
には第2の層としての酸化膜が形成される。この後、走
査線電極のテーパ状部分に相当する第1の層の露出した
表面は、再度酸化膜を形成することで完全に被覆され
る。このような構成および製造方法とすることによっ
て、テーパ状部分は従来よりもその表面積が広いことに
加えて、走査線電極による厚み部分の段差がなだらかと
なるので、熱処理工程中の第1の層のヒロックを生ずる
こともなく、上部に積層する配線電極の断線やクロスシ
ョートを生ずることもない。また、走査線電極と認識記
号の形成には酸化工程が1回加わるだけなのでアレイプ
ロセスとの整合性の高い簡便な製造方法とすることが出
来る。
The first scanning line electrode of low resistance is formed.
Simultaneously with the formation of the above layer, the recognition symbol outside the effective area of the array substrate is also formed of the same material, and an oxide film as the second layer is formed on the surface thereof similarly to the scanning line electrode. After that, the exposed surface of the first layer corresponding to the tapered portion of the scanning line electrode is completely covered by forming an oxide film again. With such a configuration and manufacturing method, the tapered portion has a larger surface area than before, and the step of the thickness portion due to the scanning line electrode becomes gentle, so that the first layer during the heat treatment step is formed. No hillocks are generated, and there is no disconnection or cross-shorting of the wiring electrodes laminated on top. In addition, since the oxidation process is added only once to form the scanning line electrodes and the recognition symbols, a simple manufacturing method having high compatibility with the array process can be obtained.

【0019】[0019]

【実施例】以下に本発明の実施例について詳細に説明す
る。図1(A)乃至(D)は本発明の一実施例として、
逆スタガー型の薄膜トランジスタを有するアレイ基板の
製造工程を説明するための概略構成図である。尚、図1
の左側は薄膜トランジスタ部分を、右側は基板の有効領
域外の認識記号部分をそれぞれ示す。
EXAMPLES Examples of the present invention will be described in detail below. 1A to 1D show an embodiment of the present invention.
It is a schematic structure figure for explaining a manufacturing process of an array substrate which has a reverse stagger type thin film transistor. Incidentally, FIG.
The left side shows the thin film transistor portion, and the right side shows the recognition symbol portion outside the effective area of the substrate.

【0020】まず、アレイ基板となる透明ガラス基板1
上に、ゲート電極を兼ねる走査線の第1の層2としてス
パッタ法によりAlを300 nm成膜する。この時、基板1の
有効領域外の部分にもAlを同時に成膜させる。このAlの
材質は、例えば銅を1原子%、シリコンを0.5 原子%含
むアルミニウム合金でも可能である。次いで、図1
(A)に示すように、この第1の層2のAlの表面に、酒
石酸3%溶液中で化成電圧71Vを印加して陽極酸化を行
い、基板1の有効領域外の部分を含めて第2の層3とし
て100 nmのAlの酸化膜を成長させた。
First, the transparent glass substrate 1 to be the array substrate.
An Al film having a thickness of 300 nm is formed on the first layer 2 as the first layer 2 of the scanning line which also serves as the gate electrode by the sputtering method. At this time, Al is simultaneously formed on a portion of the substrate 1 outside the effective region. The Al material may be, for example, an aluminum alloy containing 1 atomic% of copper and 0.5 atomic% of silicon. Then, FIG.
As shown in (A), the surface of Al of the first layer 2 is anodized by applying a formation voltage of 71 V in a 3% tartaric acid solution, and the first layer 2 including the portion outside the effective region of the substrate 1 is subjected to anodization. As the second layer 3, a 100 nm Al oxide film was grown.

【0021】その後、フォトリソグラフィ法により、第
1の層2と第2の層3の積層を、例えば、硝酸と弗酸の
5:1の混合液でエッチングを行う。この工程により、
図1(B)に示すように、一方向に延伸するような所定
の形状のゲート電極を兼ねる走査線と基板1の有効領域
外の認識記号が同時に得られる。このエッチング工程に
より、第1の層2の両側面の基板1との成す角度は約30
度のテーパ状が形成される。次いで、再度同じ化成液中
で化成電圧110 Vで陽極酸化を行い、図1(C)に示す
ように、走査線電極の第1の層2の両側面のテーパ状部
分に150 nmの酸化膜を成長させる。この工程により、走
査線電極の第1の層2は両側面のテーパ状部分を含めて
第2の層3の酸化膜で完全に被覆される。
After that, the lamination of the first layer 2 and the second layer 3 is etched by a photolithography method using, for example, a 5: 1 mixture of nitric acid and hydrofluoric acid. By this process,
As shown in FIG. 1B, a scanning line also serving as a gate electrode having a predetermined shape that extends in one direction and a recognition symbol outside the effective region of the substrate 1 can be obtained at the same time. Due to this etching process, the angle between the both sides of the first layer 2 and the substrate 1 is about 30.
A degree taper is formed. Then, anodic oxidation is performed again in the same chemical solution at a chemical conversion voltage of 110 V, and as shown in FIG. 1C, a 150 nm oxide film is formed on the tapered portions on both side surfaces of the first layer 2 of the scanning line electrode. Grow. By this step, the first layer 2 of the scanning line electrode is completely covered with the oxide film of the second layer 3 including the tapered portions on both side surfaces.

【0022】続いて、プラズマCVD法により、ゲート
絶縁層4としてSiOx層を成膜する。そして、同じくプラ
ズマCVD法により、SiNx層5及び半導体層6として非
晶質シリコンからなるa−Si層を成膜する。さらに、保
護膜7としてSiNx層を同様に成膜し、ゲート電極に対応
してフォトリソグラフィ法により所定の形状に形成す
る。保護膜7の前処理後に、ソース電極及びドレイン電
極のコンタクトとして低抵抗の非晶質シリコンからなる
n+ a−Si層8をプラズマCVD法により成膜し、半導
体層6とともにフォトリソグラフィ法により所定の形状
に形成する。
Then, a SiOx layer is formed as the gate insulating layer 4 by the plasma CVD method. Then, similarly, an a-Si layer made of amorphous silicon is formed as the SiNx layer 5 and the semiconductor layer 6 by the plasma CVD method. Further, a SiNx layer is similarly formed as the protective film 7 and is formed into a predetermined shape by photolithography corresponding to the gate electrode. After the pretreatment of the protective film 7, an n + a-Si layer 8 made of low-resistance amorphous silicon is formed as a contact between the source electrode and the drain electrode by a plasma CVD method, and is formed together with the semiconductor layer 6 by a photolithography method. Formed in the shape of.

【0023】次に、画素表示電極9としてインジウム・
錫酸化膜(ITO )をスパッタ法により成膜し、走査線パ
ッド部の開口をHF系エッチング液でパターニングす
る。そして、スパッタ法によりAlを成膜し、ソース電極
10及びドレイン電極11としてパターニングする。その
後、リアクティブイオンエッチング(RIE )により、バ
ックチャネル上のn+ a−Si層8を除去することによっ
て、図1(D)に示すように薄膜トランジスタを有する
アレイ基板が完成する。尚、認識記号部分の表面はゲー
ト絶縁層4としてSiOx層を同時に成膜するが、その後に
積層される成膜は全て除去される。
Next, as the pixel display electrode 9, indium
A tin oxide film (ITO) is formed by a sputtering method, and the opening of the scanning line pad portion is patterned with an HF-based etching solution. Then, an Al film is formed by the sputtering method, and the source electrode
10 and the drain electrode 11 are patterned. Thereafter, reactive ion etching (RIE) is performed to remove the n + a-Si layer 8 on the back channel, thereby completing the array substrate having thin film transistors as shown in FIG. 1 (D). Note that a SiOx layer is simultaneously formed as the gate insulating layer 4 on the surface of the recognition symbol portion, but any film formed thereafter is removed.

【0024】次に、もう一方の対向基板(図示せず)に
はアレイ基板の画素に対応するITO電極が形成され、
アレイ基板及び対向基板の表面にポリイミドからなる配
向膜を形成し、一方向に沿ったラビング処置が施され
る。そして、両基板のラビング方向が互いに直交するよ
うに所定の間隔で対向配置され、周縁部を接着固定した
後、両基板間に例えばネマチック型の液晶組成物が注入
され、液晶表示装置が完成する(図示せず)。
Next, ITO electrodes corresponding to the pixels of the array substrate are formed on the other counter substrate (not shown),
An alignment film made of polyimide is formed on the surfaces of the array substrate and the counter substrate, and a rubbing treatment along one direction is performed. Then, the rubbing directions of the two substrates are opposed to each other at a predetermined interval so that the rubbing directions are orthogonal to each other, the peripheral portions are bonded and fixed, and, for example, a nematic liquid crystal composition is injected between the two substrates to complete a liquid crystal display device. (Not shown).

【0025】以上のようにして形成された液晶表示装置
のアレイ基板において、走査線を長さ20cm、幅30μm
とした時、走査線の抵抗は約1kΩを示し、高精細表示
の駆動が可能な充分な低抵抗値が得られた。また、走査
線および認識記号は酸化膜で被覆されているため、王水
系、燐酸・硝酸系、ドライエッチングのいずれのエッチ
ング液に対しても侵されることなく、断線や欠落は生じ
なかった。さらに、走査線の両側面はテーパ状に形成さ
れているので、走査線の段差部分はなだらかとなり、ヒ
ロックなどによる層間ショートや断線なども生じなかっ
た。
In the array substrate of the liquid crystal display device formed as described above, the scanning line has a length of 20 cm and a width of 30 μm.
Then, the resistance of the scanning line was about 1 kΩ, and a sufficiently low resistance value capable of driving high-definition display was obtained. Further, since the scanning lines and the recognition symbols are covered with an oxide film, they were not affected by any of the aqua regia-based, phosphoric acid / nitric acid-based, and dry etching solutions, and no disconnection or chipping occurred. Further, since both side surfaces of the scanning line are formed in a tapered shape, the step portion of the scanning line becomes gentle, and no interlayer short circuit or disconnection due to hillock or the like occurs.

【0026】[0026]

【発明の効果】以上のように本発明によれば、液晶表示
装置のアレイ基板において、ゲート電極を兼ねる走査線
および認識記号を低抵抗の第1の層で形成し、この第1
の層の表面に陽極酸化法により第2の層としての酸化膜
を形成し、エッチング液により両側面をテーパ状に加工
した後、再度の陽極酸化で両側面をも酸化膜で完全に被
覆する。この時、同時にアレイ基板の有効領域外の認識
記号もパターン形成を行うことで、パターニング工程を
増加させることなく、以降の工程で認識記号がAlヒロッ
クや薬液による腐食を生ずることがなく、認識記号の欠
落を防止することができる。
As described above, according to the present invention, in the array substrate of the liquid crystal display device, the scanning line also serving as the gate electrode and the recognition symbol are formed of the first layer of low resistance.
An oxide film as a second layer is formed on the surface of the layer by the anodizing method, both side surfaces are tapered by an etching solution, and then both side surfaces are completely covered with the oxide film by anodic oxidation again. . At this time, the recognition symbol outside the effective area of the array substrate is also patterned at the same time, so that the recognition symbol does not cause corrosion by Al hillocks or chemicals in the subsequent steps without increasing the patterning process. Can be prevented.

【0027】また、走査線および認識記号として耐薬品
性に優れた酸化膜により層間ショートや断線を防止する
ことが出来る。また、走査線の材質としてAlなどの低抵
抗金属を用いても、酸化膜で完全に被覆されていること
と、両側面がテーパ状に形成されていることから、ヒロ
ックによる層間ショートや断線を防止することが出来
る。
Further, the oxide film having excellent chemical resistance as the scanning line and the recognition symbol can prevent interlayer short circuit and disconnection. Even if a low resistance metal such as Al is used as the material of the scanning line, it is completely covered with an oxide film and both side surfaces are formed in a tapered shape. It can be prevented.

【図面の簡単な説明】[Brief description of drawings]

【図1】(A)乃至(D)は本発明の一実施例として、
逆スタガー型の薄膜トランジスタを有するアレイ基板の
製造工程を説明するための概略構成図。
1A to 1D are views showing an embodiment of the present invention.
FIG. 6 is a schematic configuration diagram for explaining a manufacturing process of an array substrate having an inverted stagger type thin film transistor.

【図2】アレイ基板の全体構成を示す概略平面図。FIG. 2 is a schematic plan view showing the overall configuration of an array substrate.

【図3】(A)乃至(F)は従来の逆スタガー型の薄膜
トランジスタを有するアレイ基板の製造工程を説明する
ための概略構成図。
3A to 3F are schematic configuration diagrams for explaining a manufacturing process of a conventional array substrate having an inverted stagger type thin film transistor.

【符号の説明】[Explanation of symbols]

1…ガラス基板 2…第1の層 3…第2の層 4…ゲート絶縁層 5…SiNx層 6…半導体層 7…保護膜 8…n+ a−Si膜 9…画素表示電極 10…ソース電極 11…ドレイン電極 12…陽極酸化用給電端子 13…薄膜トランジスタ 14…認識記号 15…Cr膜 DESCRIPTION OF SYMBOLS 1 ... Glass substrate 2 ... 1st layer 3 ... 2nd layer 4 ... Gate insulating layer 5 ... SiNx layer 6 ... Semiconductor layer 7 ... Protective film 8 ... N + a-Si film 9 ... Pixel display electrode 10 ... Source electrode 11 ... Drain electrode 12 ... Anodizing power supply terminal 13 ... Thin film transistor 14 ... Recognition symbol 15 ... Cr film

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 基板上に一方向に延伸しゲート電極を兼
ねる走査線と、この走査線を覆うゲート絶縁層と、この
ゲート絶縁層の上に前記ゲート電極に対応して形成され
た薄膜トランジスタと、この薄膜トランジスタのソース
またはドレイン電極に接続される画素表示電極と、前記
基板の有効領域外に形成された認識記号とを少なくとも
有するアレイ基板と、このアレイ基板に所定の間隔で対
向配置された対向基板と、前記アレイ基板と対向基板と
の間に挟持された液晶組成物とを少なくとも備えた液晶
表示装置において、前記走査線と前記認識記号は低抵抗
金属からなる第1の層と、前記低抵抗金属の酸化膜から
なる第2の層との積層構造からなることを特徴とする液
晶表示装置。
1. A scanning line extending in one direction on a substrate and also serving as a gate electrode, a gate insulating layer covering the scanning line, and a thin film transistor formed on the gate insulating layer corresponding to the gate electrode. An array substrate having at least a pixel display electrode connected to a source or drain electrode of the thin film transistor, and an identification symbol formed outside the effective area of the substrate, and an array substrate opposed to the array substrate at a predetermined interval. In a liquid crystal display device including at least a substrate and a liquid crystal composition sandwiched between the array substrate and a counter substrate, the scan line and the identification symbol are a first layer made of a low resistance metal, A liquid crystal display device comprising a laminated structure with a second layer made of a resistance metal oxide film.
【請求項2】 基板上に一方向に延伸しゲート電極を兼
ねる走査線と、この走査線を覆うゲート絶縁層と、この
ゲート絶縁層の上に前記ゲート電極に対応して形成され
た薄膜トランジスタと、この薄膜トランジスタのソース
またはドレイン電極に接続される画素表示電極と、前記
基板の有効領域外に形成された認識記号とを少なくとも
有するアレイ基板と、このアレイ基板に所定の間隔で対
向配置された対向基板と、前記アレイ基板と対向基板と
の間に挟持された液晶組成物とを少なくとも備えた液晶
表示装置の製造方法において、前記走査線と前記認識記
号とを形成する工程は、前記基板上に低抵抗金属からな
る第1の層を成膜する工程と、この第1の層の表面に前
記低抵抗金属の酸化膜からなる第2の層を形成する工程
と、前記第1の層と前記第2の層を所定の形状にパター
ニングするともに前記第1の層と第2の層の厚さ方向側
面の基板との成す角度が鋭角となるように形成する工程
と、前記走査線の厚さ方向の側面に前記第2の層と同一
の酸化膜を形成し前記走査線の第1の層を前記第2の層
で被覆する工程とからなることを特徴とする液晶表示装
置の製造方法。
2. A scanning line extending in one direction on a substrate and also serving as a gate electrode, a gate insulating layer covering the scanning line, and a thin film transistor formed on the gate insulating layer corresponding to the gate electrode. An array substrate having at least a pixel display electrode connected to a source or drain electrode of the thin film transistor, and an identification symbol formed outside the effective area of the substrate, and an array substrate opposed to the array substrate at a predetermined interval. In a method of manufacturing a liquid crystal display device comprising at least a substrate and a liquid crystal composition sandwiched between the array substrate and a counter substrate, the step of forming the scanning line and the identification symbol is performed on the substrate. Forming a first layer made of a low resistance metal, forming a second layer made of an oxide film of the low resistance metal on the surface of the first layer, and forming the first layer Patterning the second layer into a predetermined shape and forming an angle between the first layer and the substrate on the side surface in the thickness direction of the second layer to form an acute angle; and the thickness of the scanning line. Forming the same oxide film as the second layer on the side surface in the vertical direction and covering the first layer of the scanning line with the second layer. .
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* Cited by examiner, † Cited by third party
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