JPH0113219B2 - - Google Patents
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- JPH0113219B2 JPH0113219B2 JP55080040A JP8004080A JPH0113219B2 JP H0113219 B2 JPH0113219 B2 JP H0113219B2 JP 55080040 A JP55080040 A JP 55080040A JP 8004080 A JP8004080 A JP 8004080A JP H0113219 B2 JPH0113219 B2 JP H0113219B2
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- Japan
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- lead
- film
- semiconductor chip
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/79—Apparatus for Tape Automated Bonding [TAB]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置に係り、特に熱抵抗の低
い多端子の低価格の該装置に関するものである。
い多端子の低価格の該装置に関するものである。
近年に於ける半導体技術の急速な進歩は、極め
て集積度の高い集積回路（以下LSIという）の実
現を可能としているが、このようなLSIを実装す
る手段が充分確立されているとは言い難い。これ
は、LSIが一般的に多数の端子を必要とするこ
と、消費電力が大きく放熱が困難であつたこと、
従つて実現が技術上難しく、実装装置が高価にな
るなどの理由があげられる。従来半導体チツプの
実装は、多く気密封止ケースやモールドケースが
使用されているが、端子が２列となつたデユアル
インラインの構造であるため、端子数は40〜70端
子に制限され、しかも相当大きくプリント基板に
実装した場合、実装密度が上らない欠点があつ
た。また、安価なモールドケースでは、放熱効果
が小さく、許容される消費電力が小さいため、実
装可能なLSIは大幅な制約を受けていた。
て集積度の高い集積回路（以下LSIという）の実
現を可能としているが、このようなLSIを実装す
る手段が充分確立されているとは言い難い。これ
は、LSIが一般的に多数の端子を必要とするこ
と、消費電力が大きく放熱が困難であつたこと、
従つて実現が技術上難しく、実装装置が高価にな
るなどの理由があげられる。従来半導体チツプの
実装は、多く気密封止ケースやモールドケースが
使用されているが、端子が２列となつたデユアル
インラインの構造であるため、端子数は40〜70端
子に制限され、しかも相当大きくプリント基板に
実装した場合、実装密度が上らない欠点があつ
た。また、安価なモールドケースでは、放熱効果
が小さく、許容される消費電力が小さいため、実
装可能なLSIは大幅な制約を受けていた。
本発明はこれらの欠点を改善し、多端子で熱抵
抗の小さい半導体装置を提供するものである。
抗の小さい半導体装置を提供するものである。
本発明によれば、フイルムキヤリヤー上に実装
された半導体チツプを熱伝導性の秀れた材料にフ
イルムのまま接着実装した第一の部体と多数本の
リードを有し表面にリードが貫通し、該複数本の
リードを固定した第２の部体とを含み、該第一の
部体及び第二の部体を電気的に接続した構造が得
られる。
された半導体チツプを熱伝導性の秀れた材料にフ
イルムのまま接着実装した第一の部体と多数本の
リードを有し表面にリードが貫通し、該複数本の
リードを固定した第２の部体とを含み、該第一の
部体及び第二の部体を電気的に接続した構造が得
られる。
次に図面により本発明を詳細に説明する。
第１図ａはいわゆるフイルムキヤリヤーと呼ば
れる半導体チツプ実装法の概要を示す上面図で、
第１図ｂはその断面図を示している。第１図ａに
於いて半導体チツプ１は、フイルムベース２上の
銅箔パターン６にボンデイングされ、半導体チツ
プ１の電極はフイルムベース２上のテストパツド
４に電気的に接続される。３はフイルム送りの穴
であるが、本発明に本質的に関係するものではな
い。５はフイルムに抜かれた穴であり、ここに半
導体チツプ１が実装される。第１図ｂはフイルム
キヤリヤーの断面を示す図であり、フイルムベー
ス２上の銅箔パターンリード６が半導体チツプ１
の電極部でボンデイングされている様子を示して
いる。フイルムキヤリヤーは実装密度が向上する
ため最近各種装置に導入させる傾向があるが、特
殊な実装技術や微細な多層セラミツク基板等を必
要とするため、容易に使用できない欠点がある。
本発明は、この使用容易性についても改善するも
ので、基板としては従来のプリント基板をそのま
ま使用できる長所も有している。また上記一般の
フイルムキヤリヤー使用法に於ては、半導体チツ
プ１は、フイルム中央部の穴５の内側でリードを
切断されるから、半導体チツプを外したフイルム
ベースは不要廃棄されるだけであり、材料を有効
に利用する点からも難があつた。本発明に於ても
フイルムキヤリヤー実装法を利用するが、フイル
ムベースも最後まで利用する所に本発明の特徴が
ある。第２図は本発明で利用するフイルムキヤリ
ヤーの構造を示すもので、第２図のものは、第１
図の連続したフイルムキヤリヤーをパツド４を含
めて切り離すことにより得ることができる。第３
図は本発明による第一の部体の構造図を示すもの
で、熱伝導のよい材料（例えばアルミや銅などの
金属）１１に前記第２図のフイルムキヤリヤを接
着した状態を示している。半導体チツプ１は、例
えば導電性接着剤１２により該材料１１に接着さ
れ、更にフイルムベース２は適当な接着剤１３に
より、銅箔パツド４や銅箔リード６を表側にして
接着される。第３図では半導体チツプ１実装個所
が凹んだ状態であるが、後述するように必ずしも
凹んでいる必要はなく、全く無加工の適当に切断
された金属板も利用できる。第４図は、多数のリ
ード２２を例えば樹脂などの材料２１により固定
した第２の部体を示す側面図で、特徴は該材料２
１の表面に該リード２２の端部２３が現われてい
ることである。第４図の如き部体は金型内に固定
されたリードにモールド用樹脂を注入し、固化す
ることにより容易に安価に製造することができ
る。リード２２の位置は、第３図の銅箔パツド４
に対応して準備させる。また、第３図で前述の平
担は金属板等が使用された場合は、第４図一点鎖
線２４で示したような穴を中央部にうがち（モー
ルド方法を利用すれば、金型の一部を細工するこ
とで容易に実現できる）、これを使用することも
可能である。第５図は本発明による一実施例の完
成図を示すもので、第３図の該第１の部体を第４
図の該第２の部体が、導電性材料３１によつて電
気的に接続された状態を示している。導電性材料
３１としては、例えばハンダなどを利用すること
ができる。第５図に於て、半導体チツプ１で発生
した熱は低熱抵抗材料１１を介して容易に空気中
へ放熱することができるので本発明の実装装置
は、大きな消費電力チツプを実装することが可能
である。材料１１の表面に於ける放熱で不足の場
合は、更に該表面に表面積の大きいフイン等も取
り付け可能である。従つて従来にない大きな消費
電力チツプを実装できる特徴を持つ。リード２２
は、マトリツクス状に埋め込むことが可能であ
り、プリント基板への実装ピツチが許す範囲でリ
ード２２を並べることができるので、小占有面積
で極めて多数ピンを利用できる。また本発明によ
る材料はフイルムキヤリヤーを除き、複雑な加工
を必要とせず、従来のケースで行なわれていた、
金属配線も一切使用していないので、安価に出来
る特徴も有している。さらに、テストパツドを利
用して、基板実装前のチツプテストを完全に行う
ことができる。例えば、機能試験、直流特性試験
は言うまでもなく、動特性試験をも実施すること
ができる。したがつて、基板実装後の歩留りを向
上させることができる。
れる半導体チツプ実装法の概要を示す上面図で、
第１図ｂはその断面図を示している。第１図ａに
於いて半導体チツプ１は、フイルムベース２上の
銅箔パターン６にボンデイングされ、半導体チツ
プ１の電極はフイルムベース２上のテストパツド
４に電気的に接続される。３はフイルム送りの穴
であるが、本発明に本質的に関係するものではな
い。５はフイルムに抜かれた穴であり、ここに半
導体チツプ１が実装される。第１図ｂはフイルム
キヤリヤーの断面を示す図であり、フイルムベー
ス２上の銅箔パターンリード６が半導体チツプ１
の電極部でボンデイングされている様子を示して
いる。フイルムキヤリヤーは実装密度が向上する
ため最近各種装置に導入させる傾向があるが、特
殊な実装技術や微細な多層セラミツク基板等を必
要とするため、容易に使用できない欠点がある。
本発明は、この使用容易性についても改善するも
ので、基板としては従来のプリント基板をそのま
ま使用できる長所も有している。また上記一般の
フイルムキヤリヤー使用法に於ては、半導体チツ
プ１は、フイルム中央部の穴５の内側でリードを
切断されるから、半導体チツプを外したフイルム
ベースは不要廃棄されるだけであり、材料を有効
に利用する点からも難があつた。本発明に於ても
フイルムキヤリヤー実装法を利用するが、フイル
ムベースも最後まで利用する所に本発明の特徴が
ある。第２図は本発明で利用するフイルムキヤリ
ヤーの構造を示すもので、第２図のものは、第１
図の連続したフイルムキヤリヤーをパツド４を含
めて切り離すことにより得ることができる。第３
図は本発明による第一の部体の構造図を示すもの
で、熱伝導のよい材料（例えばアルミや銅などの
金属）１１に前記第２図のフイルムキヤリヤを接
着した状態を示している。半導体チツプ１は、例
えば導電性接着剤１２により該材料１１に接着さ
れ、更にフイルムベース２は適当な接着剤１３に
より、銅箔パツド４や銅箔リード６を表側にして
接着される。第３図では半導体チツプ１実装個所
が凹んだ状態であるが、後述するように必ずしも
凹んでいる必要はなく、全く無加工の適当に切断
された金属板も利用できる。第４図は、多数のリ
ード２２を例えば樹脂などの材料２１により固定
した第２の部体を示す側面図で、特徴は該材料２
１の表面に該リード２２の端部２３が現われてい
ることである。第４図の如き部体は金型内に固定
されたリードにモールド用樹脂を注入し、固化す
ることにより容易に安価に製造することができ
る。リード２２の位置は、第３図の銅箔パツド４
に対応して準備させる。また、第３図で前述の平
担は金属板等が使用された場合は、第４図一点鎖
線２４で示したような穴を中央部にうがち（モー
ルド方法を利用すれば、金型の一部を細工するこ
とで容易に実現できる）、これを使用することも
可能である。第５図は本発明による一実施例の完
成図を示すもので、第３図の該第１の部体を第４
図の該第２の部体が、導電性材料３１によつて電
気的に接続された状態を示している。導電性材料
３１としては、例えばハンダなどを利用すること
ができる。第５図に於て、半導体チツプ１で発生
した熱は低熱抵抗材料１１を介して容易に空気中
へ放熱することができるので本発明の実装装置
は、大きな消費電力チツプを実装することが可能
である。材料１１の表面に於ける放熱で不足の場
合は、更に該表面に表面積の大きいフイン等も取
り付け可能である。従つて従来にない大きな消費
電力チツプを実装できる特徴を持つ。リード２２
は、マトリツクス状に埋め込むことが可能であ
り、プリント基板への実装ピツチが許す範囲でリ
ード２２を並べることができるので、小占有面積
で極めて多数ピンを利用できる。また本発明によ
る材料はフイルムキヤリヤーを除き、複雑な加工
を必要とせず、従来のケースで行なわれていた、
金属配線も一切使用していないので、安価に出来
る特徴も有している。さらに、テストパツドを利
用して、基板実装前のチツプテストを完全に行う
ことができる。例えば、機能試験、直流特性試験
は言うまでもなく、動特性試験をも実施すること
ができる。したがつて、基板実装後の歩留りを向
上させることができる。
以上の説明から明らかなように本発明は、熱抵
抗の低い多端子の低価格の半導体装置であり、今
後LSIの進歩と共に有用な実装法となるものであ
る。
抗の低い多端子の低価格の半導体装置であり、今
後LSIの進歩と共に有用な実装法となるものであ
る。
第１図ａはフイルムキヤリヤーの実装を示す平
面図、第１図ｂは第１図ａの断面図、第２図は本
発明に利用されるフイルムキヤリヤーの一構成例
を示す斜視図、第３図は本発明の実施例による第
一の部体を示す断面図、第４図は本発明の実施例
による第二の部体１を示す側面図、第５図は本発
明の実施例による半導体装置を示す側面図であ
る。 尚図において、１……半導体チツプ、２……フ
イルムベース、３……フイルム送り用穴（スプロ
ケツトホール）、４……銅箔パツド、５……フイ
ルムベース中央部穴（チツプが実装される）、６
……銅箔リード、１１……低熱伝導材料、１２，
１３……接着剤、２１……リード固定用材料、２
２……リード、２３……リード端部、３１……導
電性材料（例えばハンダ等）。
面図、第１図ｂは第１図ａの断面図、第２図は本
発明に利用されるフイルムキヤリヤーの一構成例
を示す斜視図、第３図は本発明の実施例による第
一の部体を示す断面図、第４図は本発明の実施例
による第二の部体１を示す側面図、第５図は本発
明の実施例による半導体装置を示す側面図であ
る。 尚図において、１……半導体チツプ、２……フ
イルムベース、３……フイルム送り用穴（スプロ
ケツトホール）、４……銅箔パツド、５……フイ
ルムベース中央部穴（チツプが実装される）、６
……銅箔リード、１１……低熱伝導材料、１２，
１３……接着剤、２１……リード固定用材料、２
２……リード、２３……リード端部、３１……導
電性材料（例えばハンダ等）。
Claims (1)
- １ フイルムベース表面に設けられフイルムベー
スの中央部の穴に突出したボンデイング部と前記
ボンデイング部より幅広のフイルムベース上のパ
ツド部とを含む金属箔リードパターンを複数有す
るフイルムベースの裏面と前記金属箔リードパタ
ーンのボンデイング部にボンデイングされた半導
体チツプの裏面とが放熱体に接着された第１の部
体と、前記フイルムベース表面上の複数のパツド
部の位置に対応した位置に端部が露出するように
絶縁体に埋め込まれた複数の金属リードを有する
第２の部体とを有し、前記第１の部体の金属箔リ
ードのパツド部と前記第２の部体の金属リードの
前記露出した端部とを接続したことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8004080A JPS5720440A (en) | 1980-06-13 | 1980-06-13 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8004080A JPS5720440A (en) | 1980-06-13 | 1980-06-13 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5720440A JPS5720440A (en) | 1982-02-02 |
| JPH0113219B2 true JPH0113219B2 (ja) | 1989-03-03 |
Family
ID=13707126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8004080A Granted JPS5720440A (en) | 1980-06-13 | 1980-06-13 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5720440A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0815167B2 (ja) * | 1986-03-26 | 1996-02-14 | 株式会社日立製作所 | 半導体装置 |
| US4999700A (en) * | 1989-04-20 | 1991-03-12 | Honeywell Inc. | Package to board variable pitch tab |
-
1980
- 1980-06-13 JP JP8004080A patent/JPS5720440A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5720440A (en) | 1982-02-02 |
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