JP2831971B2 - 半導体素子搭載用プリント配線板およびその製造方法 - Google Patents
半導体素子搭載用プリント配線板およびその製造方法Info
- Publication number
- JP2831971B2 JP2831971B2 JP8096722A JP9672296A JP2831971B2 JP 2831971 B2 JP2831971 B2 JP 2831971B2 JP 8096722 A JP8096722 A JP 8096722A JP 9672296 A JP9672296 A JP 9672296A JP 2831971 B2 JP2831971 B2 JP 2831971B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring board
- semiconductor element
- printed wiring
- metal plate
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
ト配線板およびその製造方法に関する。
図13に示すように、放熱性を向上させるべく、配線板
12の裏面側に金属板14を接着剤により固定したもの
が知られている。配線板12には半導体素子収納孔1
5、搭載される半導体素子17とワイヤ等により電気的
に接続される配線パターン18が形成されている。半導
体素子収納孔15に対応する金属板14の面が半導体素
子搭載部に形成されている。ところで、従来の上記半導
体素子搭載用プリント配線板10では、上記半導体素子
収納孔15、配線パターン18を形成した配線板12を
形成し、この個片の配線板12の裏面側に金属板14を
接着剤により固定するようにしていたため、生産効率に
劣る問題点があった。
4に示すように、半導体素子収納孔15および搭載され
る半導体素子と電気的に接続される配線パターン18か
らなる単位パターンAが複数並設された共通の配線板1
2を形成し、この配線板12の裏面に共通の放熱用の金
属板14を接着剤により固定した後、各単位パターンA
の境界部において、ルーター、ダイス、プレス機等を用
いて個片のプリント配線板に切断、分離することを試み
た。この方法によれば、金属板14を一時に接着剤によ
って固定できるので、生産効率が向上する。しかし、上
記方法では、図15に示すように切断面に沿ってバリ1
9が発生しやすいという新たな問題点が発生した。
されたもので、その目的とするところは、バリの発生の
ない半導体素子搭載用プリント配線板およびその製造方
法を提供するにある。
するため次の構成を備える。すなわち、本発明に係る半
導体素子搭載用プリント配線板によれば、半導体素子と
電気的に接続される所要数の配線パターンからなる単位
パターンと、半導体素子を収納する半導体素子収納孔と
が複数並設された配線板と、該配線板の裏面に固定され
た放熱用の金属板と、前記単位パターンの境界部となる
部位に前記配線板側から前記金属板に至るよう形成され
たVノッチとからなり、該Vノッチが形成されることに
より形成される前記金属板の薄肉部により単位プリント
配線板が連結されていることを特徴としている。この構
成を採用すれば単位パターンの境界部において、前記配
線板側から前記金属板側に至るようにVノッチを形成し
て単位プリント配線板が前記金属板の薄肉部で繋がるよ
うにしたから、バリの発生のほとんどない半導体素子搭
載用プリント配線板を提供できる。また、上記の半導体
素子搭載用プリント配線板の単位プリント配線板が前記
金属板の薄肉部において切断されて個片に分離され、側
壁に前記Vノッチによる面取部が形成されていることを
特徴としている。前記放熱用の金属板の外表面に凹溝を
形成するとさらに放熱効果を高めることができる。
ント配線板の製造方法によれば、半導体素子と電気的に
接続される所要数の配線パターンからなる単位パターン
と、半導体素子を収納する半導体素子収納孔とが複数並
設された配線板を形成する工程と、該配線板の裏面に放
熱用の金属板を固定する工程と、前記単位パターンの境
界部となる部位に前記配線板側から前記金属板に至るよ
うにVノッチを形成し、該Vノッチが形成されることに
より形成される前記金属板の薄肉部により単位プリント
配線板を連結する工程と、前記金属板の薄肉部を切断し
て個片の単位プリント配線板に分離する工程とを具備す
ることを特徴としている。この構成を採用すればVノッ
チを形成する箇所が、前記配線板側からであって前記金
属板側からは形成しないため、Vノッチを形成するため
のカッターを低減でき、底面である金属板側が凹凸のな
い平面となるので該半導体素子搭載用プリント配線板の
生産ライン上での走行が安定する。また薄肉部で切断、
分離することで容易に単位プリント配線板に形成でき、
単位プリント配線板の断面形状が台形となるため安定し
た構造になり、生産効率の向上も図ることができる。
図面に基づいて詳細に説明する。図1は配線板20の断
面図を示す。配線板20は、基板23に、半導体素子収
納孔21、配線パターン22を具備する単位パターンA
が複数並設して形成される。配線パターン22は基板
(樹脂基板)23上に貼着された銅等の金属箔をエッチ
ング加工して形成される。配線板20は単層の場合、概
ね厚さが0.3 〜0.5 mm程度のものが用いられる。な
お、配線板20は多層のものに形成してもよい。
属板25が半導体素子収納孔21を覆って接着剤26に
より固定される(図2)。この金属板25の、半導体素
子収納孔21に対応する露出面が半導体素子搭載部24
に形成される。金属板25の厚さは特に限定されない
が、概ね0.5 mm程度に設定される。次に図3に示すよ
うに、単位パターンAの境界部となる配線板20の部位
および金属板25の部位にVノッチ27を形成し、薄肉
部28により複数の単位プリント配線板29が繋がった
形状に形成する。この複数の単位プリント配線板29が
金属板25の薄肉部28により繋がったものでユウーザ
ーに供給される。もちろん薄肉部28で切断して、個片
の単位プリント配線板29としてもユウーザーに供給で
きる(図4)。この単位プリント配線板29はVノッチ
27による面取部27aが側壁に形成された形状とな
る。
厚さを0.1 〜0.2 mm程度とするのが好ましい。もちろ
んプレス機等で簡単に切断するようにしてもよい。薄肉
部28の切断であるから、切断によるバリ発生はほとん
ど無い。個片に形成されたプリント配線板29には、図
5に示すように半導体素子搭載部24に半導体素子30
を搭載し、ワイヤ等にて配線パターン22と電気的接続
をとり、さらにポッティング樹脂32等により半導体素
子30を気密に封止する。また配線パターン22にピン
あるいははんだボール(図示せず)等による外部接続端
子33が固定されて半導体装置34に形成される。
9の金属板25の外面側に凹溝35を形成することによ
りさらに放熱性を向上させることができる。上記実施の
形態では、単位プリント配線板29に1つの半導体素子
30を搭載する例について説明したが、図7に示すよう
に複数の所要数の半導体素子30を搭載するMCM(マ
ルチ ティップ モジュール)タイプのものに形成して
もよい。この場合図3において形成するVノッチ27
は、所要複数の半導体素子収納孔21およびこれと対応
する配線パターン22が単位パターンAを構成するもの
であり、この単位パターンAの境界部にVノッチ27を
形成することはもちろんである。
を添付図面に基づいて詳細に説明する。なお上記第1の
実施の形態にて使用した符号で同一のものの説明は省略
する。図8はVノッチ40を、単位パターンAの境界部
に配線板20側から金属板25に至るように形成し、金
属板25の薄肉部28により複数の単位プリント配線板
42が繋がった形状に形成したものである。この複数の
単位プリント配線板42が薄肉部28により繋がったも
のでユウーザーに供給される。もちろん薄肉部28で切
断して、個片の単位プリント配線板42としてもユウー
ザーにも供給できる(図9)。この単位プリント配線板
42はVノッチ40による面取部40aが側壁に形成さ
れた形状となる。
は、図10に示すように半導体素子搭載部24に半導体
素子30を搭載し、ワイヤ等にて配線パターン22と電
気的接続をとり、さらにポッティング樹脂32等により
半導体素子30を気密に封止する。また配線パターン2
2にピンあるいははんだボール(図示せず)等による外
部接続端子33が固定されて半導体装置44に形成され
る。
線板42の金属板25の外面側に凹溝35を形成するこ
とによりさらに放熱性を向上させることができる。上記
実施の形態では、単位プリント配線板42に1つの半導
体素子30を搭載する例について説明したが、図12に
示すように複数の所要数の半導体素子30を搭載するM
CM(マルチ ティップ モジュール)タイプのものに
形成してもよい。この場合図8において形成するVノッ
チ40は、所要複数の半導体素子収納孔21およびこれ
と対応する配線パターン22が単位パターンAを構成す
るものであり、この単位パターンAの境界部にVノッチ
40を形成することはもちろんである。
は、配線板20に半導体素子収納孔(キャビティ)21
を設けて、孔底面となる金属板25の露出部を半導体素
子搭載部24としたが、配線板20に半導体素子収納孔
を設けず、配線板の上に直接半導体素子を搭載するよう
にしてもよい(図示せず)。すなわち、半導体素子搭載
部を配線板に設けるのである。金属板は半導体素子搭載
部を設けた面と反対側となる配線板の面に固着するよう
にする。すなわち、所要数の半導体素子搭載部および該
半導体素子搭載部に搭載される各半導体素子と電気的に
接続される所要数の配線パターンからなる単位パターン
が複数並設された配線板と、該配線板の前記半導体素子
搭載部と反対側の面に固定された放熱用の金属板と、前
記単位パターンの境界部となる部位に、前記配線板およ
び前記金属板の両側から、もしくは前記配線板側から前
記金属板に至るように形成されたVノッチを有し、該V
ノッチが形成されることにより形成される薄肉部により
単位プリント配線板が連結されている半導体素子搭載用
プリント配線板である。
線板の単位プリント配線板が前記薄肉部において切断さ
れて個片に分離され、側壁に前記Vノッチによる面取部
が形成されている半導体素子搭載用プリント配線板であ
る。さらに、前記放熱用の金属板の外表面に凹溝が形成
されている半導体素子搭載用プリント配線板である。
載部および該半導体素子搭載部に搭載される各半導体素
子と電気的に接続される所要数の配線パターンからなる
単位パターンが複数並設された配線板を形成する工程
と、該配線板の前記半導体素子搭載部と反対側の面に放
熱用の金属板を固定する工程と、前記単位パターンの境
界部となる部位に前記配線板および前記金属板の両側か
ら、もしくは前記配線板側から前記金属板に至るように
形成されたVノッチを有し、該Vノッチが形成されるこ
とにより形成される薄肉部により単位プリント配線板を
連結する工程と、前記薄肉部を切断して個片の単位プリ
ント配線板に分離する工程とを具備する。
々説明したが、本発明はこの実施例に限定されるもので
はなく、発明の精神を逸脱しない範囲内で多くの改変を
施し得るのはもちろんである。
配線板によれば、単位パターンの境界部において、半導
体素子収納孔、配線パターンが形成された配線板から金
属板に至るようにVノッチを形成して単位プリント配線
板が金属板の薄肉部で繋がるようにしたから、バリの発
生のほとんどない半導体素子搭載用プリント配線板を提
供できる。また金属板の薄肉部で切断、分離することで
容易に単位プリント配線板に形成でき、生産効率の向上
も図ることができる。 該Vノッチを形成する箇所が、前
記配線板側からであって前記金属板側からは形成しない
ため、Vノッチを形成するためのカッターを低減でき、
底面である金属板側が凹凸のない平面となるので該半導
体素子搭載用プリント配線板の生産ライン上での走行が
安定する。また薄肉部で切断、分離することで容易に単
位プリント配線板に形成でき、単位プリント配線板の断
面形状が台形となるため安定した構造になり、生産効率
の向上も図ることができる。
線板の断面説明図である。
図である。
おいて、配線板、金属板にVノッチを入れた説明図であ
る。
面説明図である。
る。
説明図である。
置に形成した説明図である。
おいて、配線板、金属板にVノッチを入れた説明図であ
る。
面説明図である。
ある。
た説明図である。
装置に形成した説明図である。
明図である。
Claims (4)
- 【請求項1】 半導体素子と電気的に接続される所要数
の配線パターンからなる単位パターンと、半導体素子を
収納する半導体素子収納孔とが複数並設された配線板
と、 該配線板の裏面に固定された放熱用の金属板と、 前記単位パターンの境界部となる部位に前記配線板側か
ら前記金属板に至るよう形成されたVノッチとからな
り、 該Vノッチが形成されることにより形成される前記金属
板の薄肉部により単位プリント配線板が連結されている
ことを特徴とする半導体素子搭載用プリント配線板。 - 【請求項2】 請求項1記載の半導体素子搭載用プリン
ト配線板の単位プリント配線板が前記金属板の薄肉部に
おいて切断されて個片に分離され、側壁に前記Vノッチ
による面取部が形成されていることを特徴とする半導体
素子搭載用プリント配線板。 - 【請求項3】 前記放熱用の金属板の外表面に凹溝が形
成されていることを特徴とする請求項1または2記載の
半導体素子搭載用プリント配線板。 - 【請求項4】 半導体素子と電気的に接続される所要数
の配線パターンからなる単位パターンと、半導体素子を
収納する半導体素子収納孔とが複数並設された配線板を
形成する工程と、 該配線板の裏面に放熱用の金属板を固定する工程と、 前記単位パターンの境界部となる部位に前記配線板側か
ら前記金属板に至るようにVノッチを形成し、該Vノッ
チが形成されることにより形成される前記金属板の薄肉
部により単位プリント配線板を連結する工程と、 前記金属板の薄肉部を切断して個片の単位プリント配線
板に分離する工程とを具備することを特徴とする半導体
素子搭載用プリント配線板の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8096722A JP2831971B2 (ja) | 1995-04-28 | 1996-04-18 | 半導体素子搭載用プリント配線板およびその製造方法 |
TW086104555A TW382736B (en) | 1996-04-18 | 1997-04-09 | Circuit board for a semiconductor device and method of making the same |
US08/834,480 US5824964A (en) | 1996-04-18 | 1997-04-11 | Circuit board for a semiconductor device and method of making the same |
US09/095,068 US6239381B1 (en) | 1996-04-18 | 1998-06-10 | Circuit board for a semiconductor device and method of making the same |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7-106026 | 1995-04-28 | ||
JP10602695 | 1995-04-28 | ||
JP8096722A JP2831971B2 (ja) | 1995-04-28 | 1996-04-18 | 半導体素子搭載用プリント配線板およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0917905A JPH0917905A (ja) | 1997-01-17 |
JP2831971B2 true JP2831971B2 (ja) | 1998-12-02 |
Family
ID=26437897
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8096722A Expired - Lifetime JP2831971B2 (ja) | 1995-04-28 | 1996-04-18 | 半導体素子搭載用プリント配線板およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2831971B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6783620B1 (en) | 1998-10-13 | 2004-08-31 | Matsushita Electronic Materials, Inc. | Thin-laminate panels for capacitive printed-circuit boards and methods for making the same |
US6114015A (en) * | 1998-10-13 | 2000-09-05 | Matsushita Electronic Materials, Inc. | Thin-laminate panels for capacitive printed-circuit boards and methods for making the same |
CN109152214B (zh) * | 2017-06-19 | 2023-02-24 | 松下知识产权经营株式会社 | 布线基板及其制造方法 |
JP7117597B2 (ja) * | 2017-06-19 | 2022-08-15 | パナソニックIpマネジメント株式会社 | 配線基板およびその製造方法とその配線基板を用いた自動車のヘッドライト |
-
1996
- 1996-04-18 JP JP8096722A patent/JP2831971B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0917905A (ja) | 1997-01-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5721454A (en) | Integrated circuit package with a plurality of vias that are electrically connected to an internal ground plane and thermally connected to an external heat slug | |
JP3713088B2 (ja) | 表示装置 | |
JPH0669402A (ja) | プリント基板およびその製造方法 | |
US6535396B1 (en) | Combination circuit board and segmented conductive bus substrate | |
JP2799472B2 (ja) | 電子部品搭載用基板 | |
EP0330372A2 (en) | Hybrid ic with heat sink | |
US5844779A (en) | Semiconductor package, and semiconductor device using the same | |
JPH10223817A (ja) | 側面型電子部品の電極構造及びその製造方法 | |
JPH0922963A (ja) | 半導体回路素子搭載基板フレームの製造方法 | |
JPH0529537A (ja) | 半導体モジユール構造 | |
JP2831971B2 (ja) | 半導体素子搭載用プリント配線板およびその製造方法 | |
JPH07105461B2 (ja) | 半導体装置用絶縁基板の製造方法およびそのための金属パターン板 | |
JPH11340609A (ja) | プリント配線板、および単位配線板の製造方法 | |
JP2911265B2 (ja) | 表面実装型半導体装置 | |
JP2001077228A (ja) | 半導体パッケージ用プリント配線板およびその製造方法 | |
JPH0787223B2 (ja) | プリント基板及びその製造方法 | |
JPH0878795A (ja) | チップ状部品搭載用プリント基板およびその製造方法 | |
KR20000071430A (ko) | 땜납 및 이에 상응하는 장착 공정으로 지지체 상에 장착된전력용 소자 | |
JPS63114299A (ja) | プリント配線板 | |
JPH10209642A (ja) | 混成集積回路 | |
JP2000340732A (ja) | 半導体装置用リードフレーム及びこれを用いた半導体装置 | |
JP2001077508A (ja) | 半導体素子搭載用プリント配線板およびその製造方法 | |
JPH0653383A (ja) | 半導体素子搭載用基板の製造方法 | |
JPH1051094A (ja) | プリント配線板及びその製造方法 | |
JP2753764B2 (ja) | 電子部品搭載用基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070925 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080925 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090925 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100925 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100925 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110925 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120925 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120925 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130925 Year of fee payment: 15 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |