JPH01129293A - 表示クロック再生装置 - Google Patents
表示クロック再生装置Info
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- JPH01129293A JPH01129293A JP28730587A JP28730587A JPH01129293A JP H01129293 A JPH01129293 A JP H01129293A JP 28730587 A JP28730587 A JP 28730587A JP 28730587 A JP28730587 A JP 28730587A JP H01129293 A JPH01129293 A JP H01129293A
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- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
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- 101100488882 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) YPL080C gene Proteins 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
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- 230000004044 response Effects 0.000 description 1
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パーソナルコンピュータから出力すれる表示
信号の処理装置に係わり、特に、該表示信号が供給され
る表示装置やメモリなどのための表示クロック再生装置
に関する。
信号の処理装置に係わり、特に、該表示信号が供給され
る表示装置やメモリなどのための表示クロック再生装置
に関する。
パーソナルコンピュータの表示装置としては、従来、C
RT (陰極線管)表示装置を用いるのが一般的であり
、このために、従来では、パーソナルコンピュータには
CRT表示装置のみが接続可能な表示信号の出力端子が
設けられ、これから出力される表示信号も、ビデオ信号
に水平、垂直同期信号が付加されてCRT表示装置に適
用可能な形式となっていた。
RT (陰極線管)表示装置を用いるのが一般的であり
、このために、従来では、パーソナルコンピュータには
CRT表示装置のみが接続可能な表示信号の出力端子が
設けられ、これから出力される表示信号も、ビデオ信号
に水平、垂直同期信号が付加されてCRT表示装置に適
用可能な形式となっていた。
一方、近年では、薄形化、省電力化などの観点から液晶
表示装置が用いられてきている。しかしながら、かかる
表示装置では、CR’l’表示装置とは異なり、画像表
示には表示クロックを必要とするために、ビデオ信号に
水平、垂直同期信号が付加された形式の表示信号を出力
するパーソナルコンピュータには、液晶表示装置を接続
することができなかった。
表示装置が用いられてきている。しかしながら、かかる
表示装置では、CR’l’表示装置とは異なり、画像表
示には表示クロックを必要とするために、ビデオ信号に
水平、垂直同期信号が付加された形式の表示信号を出力
するパーソナルコンピュータには、液晶表示装置を接続
することができなかった。
これに対し、上記形式の表示信号から表示クロックを形
成する表示クロック再生装置を設け、この表示信号によ
って画像表示を可能とした液晶表示装置が提案された(
特開昭61−174595号公報)。この表示クロック
再生装置はPLL(フェーズ・ロックド・ループ)回路
を構成するものであり、以下、これを第2図によって説
明する。
成する表示クロック再生装置を設け、この表示信号によ
って画像表示を可能とした液晶表示装置が提案された(
特開昭61−174595号公報)。この表示クロック
再生装置はPLL(フェーズ・ロックド・ループ)回路
を構成するものであり、以下、これを第2図によって説
明する。
同図において、入力端子1には、パーソナルコンピュー
タ(同系せず)から出力される表示信号の水平あるいは
垂直同期信号A(以下、同期信号という)が入力される
。vcosは画像表示のための表示クロックと同一また
は非常に近い周波数のクロックBを発生しており、この
クロックは分周器4でN分周されて入力端子1からの同
期信号と同一あるいは非常に近い周波数の信号Cが形成
される。同期信号Aと分周期4の出力信号Cとは位相比
較器5で位相比較され、位相差あるいは周波数差を表わ
す信号が出力される。位相比較器5の出力信号DI’i
L P F 6を介してvcosに供給される。’/C
O5はLPF5の出力信号に従って発振周波数を変動し
、定常状D(フェーズロック状態)となる。この状態で
のVCO5の出力信号は入力同期信号Aと同期し、同期
信号Aを有する表示信号で画像表示を行なう液晶表示装
置での画像表示に必要な表示クロックと同一周波数であ
り、これが再生クロック信号として出力端子2から出力
されて表示クロックに用いられる。
タ(同系せず)から出力される表示信号の水平あるいは
垂直同期信号A(以下、同期信号という)が入力される
。vcosは画像表示のための表示クロックと同一また
は非常に近い周波数のクロックBを発生しており、この
クロックは分周器4でN分周されて入力端子1からの同
期信号と同一あるいは非常に近い周波数の信号Cが形成
される。同期信号Aと分周期4の出力信号Cとは位相比
較器5で位相比較され、位相差あるいは周波数差を表わ
す信号が出力される。位相比較器5の出力信号DI’i
L P F 6を介してvcosに供給される。’/C
O5はLPF5の出力信号に従って発振周波数を変動し
、定常状D(フェーズロック状態)となる。この状態で
のVCO5の出力信号は入力同期信号Aと同期し、同期
信号Aを有する表示信号で画像表示を行なう液晶表示装
置での画像表示に必要な表示クロックと同一周波数であ
り、これが再生クロック信号として出力端子2から出力
されて表示クロックに用いられる。
以上のようにして、同期信号を入力するだけで、表示装
置の表示クロックを再生することが可能であり、現在の
一般的なパーソナルコンピュータでは表示装置接続端子
に表示クロックが出力されてないものが多いために、か
かる従来技術は、表示クロックを必要とする液晶表示装
置やメモリなどの表示データ取り込み装置には不可欠な
ものである。
置の表示クロックを再生することが可能であり、現在の
一般的なパーソナルコンピュータでは表示装置接続端子
に表示クロックが出力されてないものが多いために、か
かる従来技術は、表示クロックを必要とする液晶表示装
置やメモリなどの表示データ取り込み装置には不可欠な
ものである。
ところで、上記従来技術では、分周器4の分周比が入力
同期信号AとVCO3の出力クロックBとの周波数比に
固定される。一方、パーソナルコンピュータには種々の
機種があり、これに応じて表示仕様も異なる。このため
に、この分周比に応じた同期信号の周波数の表示信号を
出力するパーソナルコンピュータしか液晶表示装置を用
いることができない、したがって、画像表示可能なパー
ソナルコンピュータか否かを判定する次めに、表示クロ
ックの周波数やこれと表示信号の同期信号周波数との比
などを予め知っておく必要がある。
同期信号AとVCO3の出力クロックBとの周波数比に
固定される。一方、パーソナルコンピュータには種々の
機種があり、これに応じて表示仕様も異なる。このため
に、この分周比に応じた同期信号の周波数の表示信号を
出力するパーソナルコンピュータしか液晶表示装置を用
いることができない、したがって、画像表示可能なパー
ソナルコンピュータか否かを判定する次めに、表示クロ
ックの周波数やこれと表示信号の同期信号周波数との比
などを予め知っておく必要がある。
また、この周波数比が異なるパーソナルコンピュータを
接続可能とするためには、分周器4の分周比を設定し直
すという手間が必要となる。
接続可能とするためには、分周器4の分周比を設定し直
すという手間が必要となる。
本発明の目的は、かかる問題点を解消し、異なる同期信
号周波数の表示信号に対して自動的に所定周波数の表示
クロックを発生可能とした表示クロック再生装置を提供
することにある。
号周波数の表示信号に対して自動的に所定周波数の表示
クロックを発生可能とした表示クロック再生装置を提供
することにある。
上記目的を達成するために、本発明は、表示信号の同期
信号を入力とするPLL回路に、該表示信号の画像信号
と該PLL回路におけるVCOからの再生クロック信号
との位相を比較する位相比較手段と、該位相比較手段の
出力信号により再生クロック信号を分周する該PLL回
路の分周器の分周比を設定する自動設定手段とを設ける
。
信号を入力とするPLL回路に、該表示信号の画像信号
と該PLL回路におけるVCOからの再生クロック信号
との位相を比較する位相比較手段と、該位相比較手段の
出力信号により再生クロック信号を分周する該PLL回
路の分周器の分周比を設定する自動設定手段とを設ける
。
表示信号の画像信号は2値信号であり、位相比較手段は
該画像信号のレベルの変化点(エツジ)とvCOの出力
信号とを位相比較し、再生クロックの立上がりエツジと
の位相を比較し、位相差が0か常に一定であった場合は
何も出力しないが、これら間の位相差が変動している場
合にのみ検出信号を出力する。分周比自動設定手段では
、この検出信号が入力されると分周比の設定値を適□宜
変更し、検出信号がなくなるまでこの設定値の変更を続
ける。
該画像信号のレベルの変化点(エツジ)とvCOの出力
信号とを位相比較し、再生クロックの立上がりエツジと
の位相を比較し、位相差が0か常に一定であった場合は
何も出力しないが、これら間の位相差が変動している場
合にのみ検出信号を出力する。分周比自動設定手段では
、この検出信号が入力されると分周比の設定値を適□宜
変更し、検出信号がなくなるまでこの設定値の変更を続
ける。
かかる動作により、画像信号の表示の最小単位の周波数
とVCOの出力信号の周波数とが自動的に一致する。し
たがって、コンピュータにおけるドツトクロックと表示
信号の同期信号との周波数比が変わっても、分周器の分
周比は自動的にこの周波数比に一致することになる。
とVCOの出力信号の周波数とが自動的に一致する。し
たがって、コンピュータにおけるドツトクロックと表示
信号の同期信号との周波数比が変わっても、分周器の分
周比は自動的にこの周波数比に一致することになる。
以下、本発明の実施例を図面を用いて説明する。
第1図は本発明による表示クロック再生装置の一実施例
を示すブロック図であって、1は水平同期信号の入力端
子、2は再生クロック信号の出力端子、3はVCo、4
は分周器、5は位相比較器、6はLPF、7は画像信号
の入力端子、8は位相比較器、9は分周比自動設定回路
である。
を示すブロック図であって、1は水平同期信号の入力端
子、2は再生クロック信号の出力端子、3はVCo、4
は分周器、5は位相比較器、6はLPF、7は画像信号
の入力端子、8は位相比較器、9は分周比自動設定回路
である。
同図において、分周器4では、自動設定回路9からの設
定値Eに応じた分周比Nが設定されている。vcosが
出力するクロック信号Bは分周器4でN分周される。こ
の分周器4の出力信号Cは入力端子1からの表示信号の
同期信号Aと位相比較器5で位相比較される。これらの
位相差あるいは周波数差を表わす位相比較器7の出力信
号りは、LPF6を介してVCo3に供給され、これK
よってVCo3は出力位相あるいは出力周波数が制御さ
れる。
定値Eに応じた分周比Nが設定されている。vcosが
出力するクロック信号Bは分周器4でN分周される。こ
の分周器4の出力信号Cは入力端子1からの表示信号の
同期信号Aと位相比較器5で位相比較される。これらの
位相差あるいは周波数差を表わす位相比較器7の出力信
号りは、LPF6を介してVCo3に供給され、これK
よってVCo3は出力位相あるいは出力周波数が制御さ
れる。
このように、VCo3、分周器4、位相比較器5、LP
F 6がPLL回路を構成しておシ、そのループゲイン
はLPF6によって決定される。
F 6がPLL回路を構成しておシ、そのループゲイン
はLPF6によって決定される。
一方、入力端子7から表示信号のうちの同期信号を含ま
ない2値の画像信号Fが供給され、VCo3よシ発生し
たクロック信号Bと画像信号Fとが位相比較器8で位相
比較される。この位相比較はクロックBと画像信号Fと
の位相の差が常に一定かどうかを検出するものであり、
分周器4の分周比と、接続されたパーソナルコンピュー
タ(図示せず)内のドツトクロックと同期信号Aの周波
数比とが一致していないときには、位相比較器8から検
出信号Gが出力される。この検出信号Gは自動設定回路
11に供給され、これに応じた設定数Eが出力されて分
周器4の分周比が変えられる、これにより、分周器4に
は−ドツトクロックと同期信号Aの周波数比に等しい分
周比Nが設定され、VCo3から出力されるクロック信
号は、再生クロック信号Aとして出力端子2から出力さ
れ、液晶表示装置の表示クロックとして用いられる。こ
の表示クロックにより、液晶表示装置では、表示信号に
よる画像表示を可能となる。
ない2値の画像信号Fが供給され、VCo3よシ発生し
たクロック信号Bと画像信号Fとが位相比較器8で位相
比較される。この位相比較はクロックBと画像信号Fと
の位相の差が常に一定かどうかを検出するものであり、
分周器4の分周比と、接続されたパーソナルコンピュー
タ(図示せず)内のドツトクロックと同期信号Aの周波
数比とが一致していないときには、位相比較器8から検
出信号Gが出力される。この検出信号Gは自動設定回路
11に供給され、これに応じた設定数Eが出力されて分
周器4の分周比が変えられる、これにより、分周器4に
は−ドツトクロックと同期信号Aの周波数比に等しい分
周比Nが設定され、VCo3から出力されるクロック信
号は、再生クロック信号Aとして出力端子2から出力さ
れ、液晶表示装置の表示クロックとして用いられる。こ
の表示クロックにより、液晶表示装置では、表示信号に
よる画像表示を可能となる。
第3図は第1図における位相比較器8と分周比自動設定
回路9の一具体例を示す構成図であって、10〜12は
入力端子、15.14はEX−OR(排他的論理和回路
)、15〜21はD−FF(D型フリップフロップ回路
)、22はANDゲート、23はカウンタである。
回路9の一具体例を示す構成図であって、10〜12は
入力端子、15.14はEX−OR(排他的論理和回路
)、15〜21はD−FF(D型フリップフロップ回路
)、22はANDゲート、23はカウンタである。
同図において、入力端子7からは画像信号Fが入力され
、入力端子10からのVCo3(7g1図)が出力する
再生クロック信号Bが人力される。また、入力端子11
からは表示信号の水平同期信号が負極性(H8YNC)
で入力され、入力端子12からは第1図に示したPLL
回路から出力される7工−ズクロツク信号が入力される
。D−FF17〜21はこれに供給されるCK大入力立
上りエツジで動作し、これらのうちD−FF17〜21
はクリア端子CLRを有している。
、入力端子10からのVCo3(7g1図)が出力する
再生クロック信号Bが人力される。また、入力端子11
からは表示信号の水平同期信号が負極性(H8YNC)
で入力され、入力端子12からは第1図に示したPLL
回路から出力される7工−ズクロツク信号が入力される
。D−FF17〜21はこれに供給されるCK大入力立
上りエツジで動作し、これらのうちD−FF17〜21
はクリア端子CLRを有している。
次に、第4図を用いてこの具体例の動作を説明する。な
お、第4図は第3図の各部の信号波形を示すものであっ
て、第3図に対応する信号には同一符号をつけている。
お、第4図は第3図の各部の信号波形を示すものであっ
て、第3図に対応する信号には同一符号をつけている。
入力端子7から入力される画像信号はD入力としてD−
FF15.15に供給される。入力端子1゜から入力さ
れる再生クロック信号Bはデユーティ比が50%とし、
+5Vの”H“(高レベル)信号とともにEx−OR1
3に供給され、また、OVの“L”(低レベル)信号と
Fix−OR14に供給される。
FF15.15に供給される。入力端子1゜から入力さ
れる再生クロック信号Bはデユーティ比が50%とし、
+5Vの”H“(高レベル)信号とともにEx−OR1
3に供給され、また、OVの“L”(低レベル)信号と
Fix−OR14に供給される。
したがって、EX−OR13からは再生クロック信号B
と逆相のクロックB′が出力され、Ex−OR14から
は再生クロック信号Bと同相のクロックBrrが出力さ
れる。クロックB′はD−FF15.17のGK大入力
なシ、クロックB″はD−FF16のGK大入力なる。
と逆相のクロックB′が出力され、Ex−OR14から
は再生クロック信号Bと同相のクロックBrrが出力さ
れる。クロックB′はD−FF15.17のGK大入力
なシ、クロックB″はD−FF16のGK大入力なる。
D−FF15,17はGK大入力立上りエツジで動作す
るから、再生クロック信号Bの立下りエツジで動作する
ことになり、D−FF16 、18は同様にして、再生
クロック信号Bの立上りエツジを動作することになる。
るから、再生クロック信号Bの立下りエツジで動作する
ことになり、D−FF16 、18は同様にして、再生
クロック信号Bの立上りエツジを動作することになる。
そこで、D−FF15は再生クロック信号Bの立下りエ
ツジで画像信号r′f、ラッチし、この結果、そのQ出
力Q1は、画像信号Fの立上りエツジ後の再生クロック
信号Bの最初の立下クエッジで立上り、画像信号Fの立
下りエツジ後の再生クロック信号Bの最初の立下りエツ
ジで立下がる。D−F’F16は再生クロック信号Bの
立上夛エツジで画像信号をラッチし、この結果、そのQ
出力Q4は、画像信号Fの立上りエツジ後の再生クロッ
ク信号Bの最初の立上りエツジで立上り、画像信号Fの
立下りエツジ後の再生クロック信号Bの最初の立上りエ
ツジで立上がる。したがって、D−FF’15のQ出力
Q1とD−FF16のQ出力Q4とは、立上りエツジ、
立下りエツジが夫々再生クロック信号Bの1/2周期だ
け位相が異なる。
ツジで画像信号r′f、ラッチし、この結果、そのQ出
力Q1は、画像信号Fの立上りエツジ後の再生クロック
信号Bの最初の立下クエッジで立上り、画像信号Fの立
下りエツジ後の再生クロック信号Bの最初の立下りエツ
ジで立下がる。D−F’F16は再生クロック信号Bの
立上夛エツジで画像信号をラッチし、この結果、そのQ
出力Q4は、画像信号Fの立上りエツジ後の再生クロッ
ク信号Bの最初の立上りエツジで立上り、画像信号Fの
立下りエツジ後の再生クロック信号Bの最初の立上りエ
ツジで立上がる。したがって、D−FF’15のQ出力
Q1とD−FF16のQ出力Q4とは、立上りエツジ、
立下りエツジが夫々再生クロック信号Bの1/2周期だ
け位相が異なる。
D−FF15のQ出力Q1はD−FF17のD入力とな
り、D−FF16の゛Q出力Q4はD−FF’18のD
入力となる。ここで、D−]’F’15 、16は、夫
々、CI、R入力が″L”のときQ出力が@L”となる
ようにクリアされる。D−F’F17のCLR入力はD
−FF18のQ出力Q5であり、D−FF18のCLR
入力はD−F’F17のQ出力Q5である。
り、D−FF16の゛Q出力Q4はD−FF’18のD
入力となる。ここで、D−]’F’15 、16は、夫
々、CI、R入力が″L”のときQ出力が@L”となる
ようにクリアされる。D−F’F17のCLR入力はD
−FF18のQ出力Q5であり、D−FF18のCLR
入力はD−F’F17のQ出力Q5である。
ここで、第4図に示すように、画像信号Fの立上りエツ
ジが再生クロック信号Bの立上シエッジよりも遅れ、次
の立下りエツジよシも進んでいるとすると、D−FF1
5のQ出力Q1がD−FF 16のQ出力Q4よりも再
生クロック信号Bの1/2周期だけ進むことになる。こ
のために、D−FF17には、D−FF18よりも早く
、D−FF15のQ出力Q1の@H′が供給される。そ
こで、まず、D−FF17がD−F’F15の@H″の
Q出力Q1をラッチし、これとともに、そのQ出力Q2
は′″H#、Q出力Q2¥′i@L”となシ、D−F’
F18はクリア状帖となる。このために、D−FF16
がH”のQ出力Q4が供給されても、そのQ出力Q5は
L#、Q出力Q5はH#に保持される。つまり、D−F
’F17から、D−F’F15のQ出力Q1が再生クロ
ック信号Bの1周期だけ遅れ、Q出力Q2として出力さ
れるが、D−FFj6からD入力があっても、D−F’
F1BのQ出力Q5は1L”に保持される。
ジが再生クロック信号Bの立上シエッジよりも遅れ、次
の立下りエツジよシも進んでいるとすると、D−FF1
5のQ出力Q1がD−FF 16のQ出力Q4よりも再
生クロック信号Bの1/2周期だけ進むことになる。こ
のために、D−FF17には、D−FF18よりも早く
、D−FF15のQ出力Q1の@H′が供給される。そ
こで、まず、D−FF17がD−F’F15の@H″の
Q出力Q1をラッチし、これとともに、そのQ出力Q2
は′″H#、Q出力Q2¥′i@L”となシ、D−F’
F18はクリア状帖となる。このために、D−FF16
がH”のQ出力Q4が供給されても、そのQ出力Q5は
L#、Q出力Q5はH#に保持される。つまり、D−F
’F17から、D−F’F15のQ出力Q1が再生クロ
ック信号Bの1周期だけ遅れ、Q出力Q2として出力さ
れるが、D−FFj6からD入力があっても、D−F’
F1BのQ出力Q5は1L”に保持される。
D−FF’17のQ出力Q2、D−F’F18のQ出力
Q5は、夫々、D−FF19,20のCK大入力なる。
Q5は、夫々、D−FF19,20のCK大入力なる。
これらD−FF19,20は、夫々、+5VO”H”(
7)D入力が与えられ、また、入力端子11からの負極
性の水平同期信号H3YNCによって、Q出力が″L#
となるように、クリアされる。すなわち、D−FF19
.20は表示信号の各水平走査期間の開始毎にクリアさ
れる。
7)D入力が与えられ、また、入力端子11からの負極
性の水平同期信号H3YNCによって、Q出力が″L#
となるように、クリアされる。すなわち、D−FF19
.20は表示信号の各水平走査期間の開始毎にクリアさ
れる。
そこで、D−FF19.20がクリアされた後、上記の
ように、D−F’F17から“H”のQ出力Q2が出力
され、D−FF18のQ出力Q5がL“に保持されてい
るとすると、D−F’F’19のQ出力Q3はD−FF
17のQ出力Q2の立上りエツジで“L#から“H#に
反転し、D−FF20のQ出力Q6はL”のままに保持
される。したがって、ANDゲート22の出力Iは″L
”である。
ように、D−F’F17から“H”のQ出力Q2が出力
され、D−FF18のQ出力Q5がL“に保持されてい
るとすると、D−F’F’19のQ出力Q3はD−FF
17のQ出力Q2の立上りエツジで“L#から“H#に
反転し、D−FF20のQ出力Q6はL”のままに保持
される。したがって、ANDゲート22の出力Iは″L
”である。
また、第4図とは逆に、画像信号Fの立上りエツジが再
生クロック信号Bの立下りエツジよシも遅れ、次の立上
りエツジよりも進んでいるときには、上記の動作とは逆
になり、D−FF19のQ出力Q3171”I、’に保
持され、D−FF20のQ出力Q6は“L2から1H#
に反転するが、ANDゲート22の出カニはやはりL#
となる。
生クロック信号Bの立下りエツジよシも遅れ、次の立上
りエツジよりも進んでいるときには、上記の動作とは逆
になり、D−FF19のQ出力Q3171”I、’に保
持され、D−FF20のQ出力Q6は“L2から1H#
に反転するが、ANDゲート22の出カニはやはりL#
となる。
画像信号Fの立上りエツジ、立下りエツジはバー7ナル
コンピユータ内のドツトクロックの立上υエツジ(また
は、立下シエッジ)と位相が一致している。そこで、画
像信号Fの立上シ、立下りエツジが再生クロック信号B
の立上夛、立下9エツジと常に一定の位相関係にあるな
らば、パーソナルコンピュータ内のドツトクロックと再
生クロ、り信号Bとは同一または非常に近い周波数で位
相が同期していることになり、このときには、D−FF
17.18の一方がマスクされてそのQ出力は′L#に
保持され、ANDゲート22の出力Iは1L#に保持さ
れる。
コンピユータ内のドツトクロックの立上υエツジ(また
は、立下シエッジ)と位相が一致している。そこで、画
像信号Fの立上シ、立下りエツジが再生クロック信号B
の立上夛、立下9エツジと常に一定の位相関係にあるな
らば、パーソナルコンピュータ内のドツトクロックと再
生クロ、り信号Bとは同一または非常に近い周波数で位
相が同期していることになり、このときには、D−FF
17.18の一方がマスクされてそのQ出力は′L#に
保持され、ANDゲート22の出力Iは1L#に保持さ
れる。
しかしながら、パーソナルコンピュータ内のドツトクロ
ックと再生クロック信号との周波数が異なり、画像信号
Fと再生クロック信号Bとのエツジの位相関係が一定で
ない場合には、ANDゲート22の出力信号工は“H’
となるが、これを第5図によって説明する。
ックと再生クロック信号との周波数が異なり、画像信号
Fと再生クロック信号Bとのエツジの位相関係が一定で
ない場合には、ANDゲート22の出力信号工は“H’
となるが、これを第5図によって説明する。
いま、表示信号の同一水平走査期間内において、時刻t
、における画像信号Fの立上りエツジは再生クロック信
号Bの立上シエッジの後で次の立下りエツジの前にあり
、時刻t2における画像信号Fの立上りエツジは再生ク
ロック信号Bの立下り工。
、における画像信号Fの立上りエツジは再生クロック信
号Bの立上シエッジの後で次の立下りエツジの前にあり
、時刻t2における画像信号Fの立上りエツジは再生ク
ロック信号Bの立下り工。
ジの後で次の立上シエッジの前とする。
このような画像信号Fが入力端子7から入力されると、
その時刻t、での立上りにより、まず、D−1’F15
のQ出力Q1が立上り、次いで、D−FF16のQ出力
Q4が立上がる。これにより、D −F’F18はD−
1’F’17のQ出力口によってマスクされ、D−FF
19のQ出力Q3が@L#から′″H#に反転してD−
FF20のQ出力Q6は1L#のままに保持される。し
たがって、このときには、ANDゲート22の出カニは
@L”のままである。
その時刻t、での立上りにより、まず、D−1’F15
のQ出力Q1が立上り、次いで、D−FF16のQ出力
Q4が立上がる。これにより、D −F’F18はD−
1’F’17のQ出力口によってマスクされ、D−FF
19のQ出力Q3が@L#から′″H#に反転してD−
FF20のQ出力Q6は1L#のままに保持される。し
たがって、このときには、ANDゲート22の出カニは
@L”のままである。
D−FF19のQ出力Q3は、入力端子11からの負極
性の水平同期信号H8YNCが入力されるまで、すなわ
ち、水平走査期間が終るまで′″H”に保持される。
性の水平同期信号H8YNCが入力されるまで、すなわ
ち、水平走査期間が終るまで′″H”に保持される。
次に、同じ水平走査期間内の時刻t2で画像信号Fが立
上がると、このときには、まず、D−F’F16のQ出
力Q4が立上が9、次いでD−FF15のQ出力Q1が
立上がる。これによfi、D−FF17はD−FF18
のQ出力q5によってマスクされ、D−FF20のQ出
力Q6は1L”から1H′に反転する。このとき、D−
FF20のQ出力Q3も”H#であるから、ANDゲー
ト22の出カニは@L1から1H1に反転する。
上がると、このときには、まず、D−F’F16のQ出
力Q4が立上が9、次いでD−FF15のQ出力Q1が
立上がる。これによfi、D−FF17はD−FF18
のQ出力q5によってマスクされ、D−FF20のQ出
力Q6は1L”から1H′に反転する。このとき、D−
FF20のQ出力Q3も”H#であるから、ANDゲー
ト22の出カニは@L1から1H1に反転する。
このようにして、パーソナルコンピュータ内のドツトク
ロックと再生クロック信号Bとの周波数が異なる場合に
は、ANDゲート22の出力信号工は@L”から1H”
に反転する。この出力信号工の立上りは水平走査期間毎
だ生ずる。したがって、ANDゲート22の出力信号I
は、パーソナルコンピュータ内のドツトクロックと再生
クロック信号Bとが同一あるいは非常に近い周波数で位
相差が常に一定であるか否かを表わしている。
ロックと再生クロック信号Bとの周波数が異なる場合に
は、ANDゲート22の出力信号工は@L”から1H”
に反転する。この出力信号工の立上りは水平走査期間毎
だ生ずる。したがって、ANDゲート22の出力信号I
は、パーソナルコンピュータ内のドツトクロックと再生
クロック信号Bとが同一あるいは非常に近い周波数で位
相差が常に一定であるか否かを表わしている。
INDゲートの出力信号IはCK大入力してD−FF2
1に供給される。D−FF21は+5vのH#のD入力
が与えられ、また、第1図に示したPLL回路がロック
したときに@H′、ロックがはずれたときに@L”とな
る7工−ズロツクド信号Jにより、PLL回路がロック
がはずれたときクリアされ、ロックしたときクリアが解
除されて動作待ち状態となる。なお、PLL回路のロッ
クには、表示信号の1水平走査期間以上を要するものと
する。
1に供給される。D−FF21は+5vのH#のD入力
が与えられ、また、第1図に示したPLL回路がロック
したときに@H′、ロックがはずれたときに@L”とな
る7工−ズロツクド信号Jにより、PLL回路がロック
がはずれたときクリアされ、ロックしたときクリアが解
除されて動作待ち状態となる。なお、PLL回路のロッ
クには、表示信号の1水平走査期間以上を要するものと
する。
そこで、PLL回路にロックがロックし、D−FF21
がリセット解除された後、ANDゲート22の出力信号
工が′″L”から“H”に反転すると、その立上りエツ
ジでD−FF21のQ出力Q7は@L#から”H″に反
転する。カラ/り23はこのQ出力Q7の立上りエツジ
で1だけカウントアツプし、分周比設定値Eを1だけ増
やす。これにより、分周器4の分周比Nが1だけ増加す
る。DLL回路はこの更新された分周比Nで動作し、ロ
ックがはずれてフェーズロックド信号Jを@L”にする
。これによりD−FF21はクリアされる。しかる後、
PLL回路がロックすると、フェーズロックド信号Jは
1H”となり、D−F’F21はクリアが解除されて再
び上記の動作を繰9返す。
がリセット解除された後、ANDゲート22の出力信号
工が′″L”から“H”に反転すると、その立上りエツ
ジでD−FF21のQ出力Q7は@L#から”H″に反
転する。カラ/り23はこのQ出力Q7の立上りエツジ
で1だけカウントアツプし、分周比設定値Eを1だけ増
やす。これにより、分周器4の分周比Nが1だけ増加す
る。DLL回路はこの更新された分周比Nで動作し、ロ
ックがはずれてフェーズロックド信号Jを@L”にする
。これによりD−FF21はクリアされる。しかる後、
PLL回路がロックすると、フェーズロックド信号Jは
1H”となり、D−F’F21はクリアが解除されて再
び上記の動作を繰9返す。
以上の動作は、パーソナルコンピュータ内のドツトクロ
ックと再生クロック信号Bとが同一あるいは非常に近い
周波数となり、画像信号Aと再生クロック信号Bとの位
相差が常に一定になるような分周比Nが設定されるまで
、繰り返される。
ックと再生クロック信号Bとが同一あるいは非常に近い
周波数となり、画像信号Aと再生クロック信号Bとの位
相差が常に一定になるような分周比Nが設定されるまで
、繰り返される。
この実施例によれば、非常に小規模なデジタル回路で実
現しているため、ゲートアレイ化やカスタムICへの組
み込みが容易である。また分周比設定用カクンタのビッ
ト数を増減することによシ、接続するパーソナルコンピ
ュータの水平総ドツト数に適したハードウェアを作成で
きる。すなわち、水平総ドツト数の大きいパーソナルコ
ンピュータに対しては、ビット数を増やすことによシ、
いくらでも対応可能であシ、水平総ドツト数の小さいパ
ーソナルコンピュータに対しては、ビット数を少なくす
ることにより、設定時間が短くできるという効果がある
。
現しているため、ゲートアレイ化やカスタムICへの組
み込みが容易である。また分周比設定用カクンタのビッ
ト数を増減することによシ、接続するパーソナルコンピ
ュータの水平総ドツト数に適したハードウェアを作成で
きる。すなわち、水平総ドツト数の大きいパーソナルコ
ンピュータに対しては、ビット数を増やすことによシ、
いくらでも対応可能であシ、水平総ドツト数の小さいパ
ーソナルコンピュータに対しては、ビット数を少なくす
ることにより、設定時間が短くできるという効果がある
。
以上説明したように、本発明によれば、水平同期信号と
表示りaツクの周波数比が予じめ判っていなくても、水
平同期信号と画像信号という一般的な表示インターフェ
ースの入力で表示クロックを再生することが可能であり
、また、上記周波数比が異なるパーソナルコンピュータ
を接続しても、自動的に表示クロックの再生を行なえる
ように分周比の変更を行ない、使用者がパーソナルコン
ピュータの表示仕様を意識する必要がないという優れた
効果が得られる。
表示りaツクの周波数比が予じめ判っていなくても、水
平同期信号と画像信号という一般的な表示インターフェ
ースの入力で表示クロックを再生することが可能であり
、また、上記周波数比が異なるパーソナルコンピュータ
を接続しても、自動的に表示クロックの再生を行なえる
ように分周比の変更を行ない、使用者がパーソナルコン
ピュータの表示仕様を意識する必要がないという優れた
効果が得られる。
第1図は本発明による表示クロック再生装置の一実施例
を示すブロック図、第2図は従来の表示クロック再生装
置の一例を示すブロック図、第3図は第1図における位
相比較器と自動設定回路の−具体例を示す構成図、W、
4図および第5図は第3図に示した具体例の動作説明図
である。 1・・・同期信号の入力端子 2・・・再生クロック信号の出力端子 3・・・電圧制御型発振器 4・・・分周器 5・・・位相比較器 6・・・ローパスフィルタ 7・・・画像信号の入力端子 8・・・位相比較器 9・・・目動設定回路。 い−1 (−一〆′ 莞1図 第2画 第 3 図 第41¥1 Q3 α6 エ LL (:DOj茗 Jこ−
を示すブロック図、第2図は従来の表示クロック再生装
置の一例を示すブロック図、第3図は第1図における位
相比較器と自動設定回路の−具体例を示す構成図、W、
4図および第5図は第3図に示した具体例の動作説明図
である。 1・・・同期信号の入力端子 2・・・再生クロック信号の出力端子 3・・・電圧制御型発振器 4・・・分周器 5・・・位相比較器 6・・・ローパスフィルタ 7・・・画像信号の入力端子 8・・・位相比較器 9・・・目動設定回路。 い−1 (−一〆′ 莞1図 第2画 第 3 図 第41¥1 Q3 α6 エ LL (:DOj茗 Jこ−
Claims (1)
- 1、電圧制御型発振器と、該電圧制御型発振器の出力信
号を分周する分周器と、該分周器の出力信号とコンピュ
ータから出力される表示信号の同期信号とを位相比較す
る位相比較器と、該位相比較器の出力信号を該電圧制御
型発振器の制御電圧にするローパスフィルタとからなる
フェーズ・ロックド・ループ回路でもって構成され、該
電圧制御型発振器の出力信号を該表示信号による画像表
示もしくは該表示信号のメモリ蓄積のための表示クロッ
クとする表示クロック再生装置において、該電圧制御型
発振器の出力信号と該表示信号の画像信号とを位相比較
する第1の手段と、該第1の手段の出力信号に応じて前
記分周器の分周比を変化させる第2の手段とを設け、前
記分周器の分周比を前記コンピュータにおけるドットク
ロックと前記表示信号の同期信号との周波数比に等しく
設定可能に構成したことを特徴とする表示クロック再生
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28730587A JPH01129293A (ja) | 1987-11-16 | 1987-11-16 | 表示クロック再生装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28730587A JPH01129293A (ja) | 1987-11-16 | 1987-11-16 | 表示クロック再生装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01129293A true JPH01129293A (ja) | 1989-05-22 |
Family
ID=17715650
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28730587A Pending JPH01129293A (ja) | 1987-11-16 | 1987-11-16 | 表示クロック再生装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01129293A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7319464B2 (en) | 1996-02-22 | 2008-01-15 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
-
1987
- 1987-11-16 JP JP28730587A patent/JPH01129293A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7319464B2 (en) | 1996-02-22 | 2008-01-15 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
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