JPH01126776A - アドレス発生回路 - Google Patents

アドレス発生回路

Info

Publication number
JPH01126776A
JPH01126776A JP28435487A JP28435487A JPH01126776A JP H01126776 A JPH01126776 A JP H01126776A JP 28435487 A JP28435487 A JP 28435487A JP 28435487 A JP28435487 A JP 28435487A JP H01126776 A JPH01126776 A JP H01126776A
Authority
JP
Japan
Prior art keywords
address
coordinates
coordinate
selector
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP28435487A
Other languages
English (en)
Inventor
Masayuki Okamoto
雅之 岡本
Kazuyuki Tanaka
和幸 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Fujitsu Microcomputer Systems Ltd
Original Assignee
Fujitsu Ltd
Fujitsu Microcomputer Systems Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd, Fujitsu Microcomputer Systems Ltd filed Critical Fujitsu Ltd
Priority to JP28435487A priority Critical patent/JPH01126776A/ja
Publication of JPH01126776A publication Critical patent/JPH01126776A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Image Processing (AREA)
  • Image Input (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術(第8図〜第13図) 発明が解決しようとする問題点 問題点を解決するための手段(第1図)実施例(第2図
〜第7図) 発明の効果 〔概 要〕 文字、図形等のパターン情報を屈曲点データとしてベク
トル化し、これにより、パターン情報を圧縮して保持す
るパターン情報圧縮方式等に用いられるアドレス発生回
路に関し、 1つ前の座標のメモリ空間のアドレスをも発生可能にし
、他の処理たとえば判別点定義処理も簡単且つ迅速に行
えるようにすることを目的とし、始点座標(X3.YS
)に対応するメモリ空間のアドレスを保持する始点保持
部と、アドレス保持部と、アドレス保持部に保持された
メモリ空間のアドレスを該アドレスの座標の移動方向指
示に応じて所定量加減算することにより、該座標の隣接
座標のメモリ空間のアドレスを演算する演算部と、演算
部のアドレスもしくは始点アドレス保持部のアドレスの
一方をアドレス保持部に供給する入力セレクタと、演算
部のアドレスもしくはアドレス保持部のアドレスの一方
を送出する出力セレクタとを具備するように構成する。
〔産業上の利用分野〕
本発明は文字、図形等のパターン情報を屈曲点データと
してベクトル化し、これにより、パターン情報を圧縮し
て保持するパターン情報圧縮方式等に用いられるアドレ
ス発生回路に関する。
〔従来の技術〕
本願出願人はパターン情報の復元時に拡大、縮小、回転
等が容易なパターン情報圧縮方式として、パターン情報
の輪郭データのうち屈曲点データのみを保持することを
既に提案している(参照:特開昭61−208184号
公報)。すなわち、第8図(A)に示す原パターン情報
が与えられたときには、第8図(B)に示す輪郭データ
を決定し、この輪郭データのうち第8図(C)に示す屈
曲点データを決定する。従って、第8図(A)に示す原
パターン情報については第8図(C)に示す屈曲点デー
タのみを記憶していればよいので、大きなデータ圧縮が
達成できる。しかも、復元データの拡大、縮小、回転等
を行う際には、単に屈曲点データに単純な1次変換を行
えばよい。
逆に、屈曲点データ(圧縮データ)からパターン情報を
復元する際には、初めに、第8図(C)に示す屈曲点デ
ータ間にディジタル線分発生部により線分データを発生
することにより第8図(B)に示す輪郭データを復元し
、次に、輪郭データのうち判別点を定義し、さらに第8
図(A)に示すごとく、判別点間に画素を設定すること
により輪郭内部を塗り潰し、これにより、原パターン情
報を復元していた(参照二本願出願人による特開昭61
−208172号公報)。
上述のパターン情報圧縮方式において、パターン情報は
、第9図に示すように、2次元座標(X。
Y)によって与えられ、メモリ(RAM)をアクセスす
る場合には、メモリ空間のアドレスが必要である。しか
し、メモリ空間は第10図に示すごとく、1次元的な空
間である。このため、座標(X 、 Y)からメモリ空
間のアドレスADDを、ADD=X+Y−M+BA ただし、Mはメモリ幅 BAはベースアドレスであって、 メモリ空間の基準位置 により演算する。このように座標(X 、 Y)からメ
モリ空間のアドレスを演算するためには、乗算器が必要
となる。しかし、乗算器を備えることはハードウェア構
成を複雑化することになる。そこで、ディジタル線分発
生部により線分データを発生する際には、次に発生され
る座標は、第11図に示すごとく、現在の座標に対して
必ず8近傍の座標となることに着目する。これら8近傍
の座標に対するメモリ空間のアドレスは、現在の座標の
メモリ空間アドレスに対して加減算のみで求めることが
できる。
つまり、位置Iのアドレス:+1 位置■のアドレスニー1 位置■のアドレスニーメモリ幅M 位置■のアドレス:+メモリ幅M 位置V:+1−メモリ幅M 位置■:+1+メモリ幅M 位置■ニー1−メモリ幅M 位置■ニー1+メモリ幅M 従って、このような演算を行う演算部を設けたアドレス
発生回路を設け、これにディジタル線分発生部は次の座
標がどちらの方向に動くかを与えることにより、メモリ
空間のアドレスは容易に演算できる。このためのアドレ
ス発生回路は第12図に示される。
第12図において、1は始点アドレス保持部であって、
第13図の始点座標(X3.YS)に対応するメモリ空
間のアドレスを保持するもの、2は入力セレクタ、3は
アドレス保持部、4はディジタル線分発生部DDAの移
動方向指示にもとづいてアドレス保持部3に保持された
アドレスに対して加減算を行い新しいアドレスを発生す
る演算部である。第12図においては、始点座標(X、
Yil)に対するメモリ空間のアドレスは予め図示しな
いCPUにより上述の式を用いて演算され、始点アドレ
ス保持部1に保持され、次いで、CPUは入力セレクタ
2を下側に傾倒させてアドレス保持部3に始点座標(X
S、YS)に対応するメモリ空間のアドレスが格納され
る。なお、入力セレクタ2は始点アドレス保持部1に始
点座標(Xs。
ys)に対応するアドレスが格納された時点のみ下側に
傾倒され、それ以外は上側に傾倒されている。この状態
で、演算部4はディジタル線分発生部DDAの出力に応
じて次の座標に対応するメモリ空間のアドレスを演算し
て出力すると共に、該アドレスは入力セレクタ2を介し
て再びアドレス保持部3に格納される。このような動作
が繰返され、第13図に示す終点座標(XE  、 Y
E )に対応するメモリ空間のアドレスが発生し、従っ
て、ディジタル線分発生部DDAにより第13図に示す
ディジタル線分に対応するメモリ空間のアドレスが発生
する。
〔発明が解決しようとする問題点〕
しかしながら、上述のアドレス発生回路においては、デ
ィジタル線分発生部DDAにより座標の移動方向指示し
か演算部4に入力されず、且つ入力された時点で前の座
標のアドレスは変更されて存在しなくなる。この結果、
たとえば、上述の判別点定義処理を同時に行うことは困
難であった。
すなわち、判別点定義処理の1方法としては、後述のご
とく、3つの連続する座標(Xi  、 Yi )。
(Xj 、y、)+ (Xk  、Yk )を用いて1
つ前の座標(XJ 、Yj)に対して行われるので1つ
前の座標(X、、Y、)に対応したアドレスが存在しな
い場合には、処理が複雑且つ遅延することになる。
従って、本発明の目的は、1つ前の座標のメモす空間の
アドレスをも発生可能にし、他の処理たとえば判別点定
義処理も簡単且つ迅速に行えるようにすることにある。
〔問題点を解決するための手段〕
上述の問題点を解決するための手段は第1図に示される
。すなわち、第12図の構成要件に出力セレクタ5を付
加し、メモリ空間のアドレスとしてアドレス保持部3の
アドレス(1つ前の座標に対応)と演算部4のアドレス
(現在の座標に対応)とを切替可能にしたものである。
〔作 用〕 上述の手段によれば、現在の座標たとえば(Xk。
Yk)に対応したアドレスが演算部4から出力された時
点では、1つ前の座標たとえば(XJ 。
Yj)に対応したアドレスをも出力可能であり、従って
、座標(X、、Y、)に対応したアドレスに対してたと
えば判別点定義処理が可能となる。
従って、ディジタル線分発生部DDAが座標のアドレス
を演算する毎に他の処理たとえば判別点定義処理も同時
に行うことができる。
〔実施例〕
第2図は本発明に係るアドレス発生回路が適用されるパ
ターン情報圧縮システムを示すブロック回路図である。
第2図において、11はホストCPUとのシステムバス
・インターフェイス、12は各種の制御用データを格納
するレジスタファイル(群)、13は屈曲点データ/生
成パターンデータ格納部(RAM) 19とのローカル
・バス・インターフェイス、14は各ブロックの制御お
よび制御プログラムによる各処理を実行する制御部(C
PU) 、15は制御プログラムを格納する制御プログ
ラム格納部、16は2点間のドツトの座標を発生する輪
郭復元部(ディジタル線分発生部)、17は各ラスタご
とに塗り潰す範囲を定義する判別点定義部、18は判別
点定義部で定義される範囲を塗り潰す塗り潰し処理部で
ある。本発明に係るアドレス発生回路131はローカル
・バス・インターフェイス13内に設けられている。
第3図は第2図のディジタル線分発生部16の詳細なブ
ロック回路図である。第3図において、301 、30
2は始点のX座標xS、y座標Y3を記憶するXs レ
ジスタ、Y3レジスタ、303 、304は終点のX座
標XE 、Y座標Y2を記憶するXFレジスタ、YE 
レジスタである。また、305は始点終点間距離ΔX、
ΔYおよび増分値ΔX 、Δyを算出する算出部、30
6は主座標、従座標を決定する決定部、307はカウン
タ部308のカウント動作制御信号XEN 、 YEN
を送出するカウンタ制御部である。さらに、309〜3
12は発生したディジタル線分データ(ドツト座標)の
現在の座標に対する移動方向を記憶するレジスタ、31
3はレジスタ309〜312に移動方向が格納されたこ
とを示すフラグを記憶するステータスレジスタである。
レジスタ309〜312は次のごとく定義する。
XENレジスタ309はX方向に移動した場合に信号X
□(−“1”)を送出する。
XUDレジスタ310はX方向に移動した場合にあって
、左方向(減少方向)の場合に信号XUD(=“1”)
を送出する。
YENレジスタ311はX方向に移動した場合に信号Y
□(−“1”)を送出する。
XUDレジスタ312はX方向に移動した場合にあって
、上方向(減少方向)の場合に信号YUD(=“1”)
を送出する。
従って、第11図の移動方向■〜■とレジスタ309〜
312の出力との関係は次のどと(なる。
第3図の回路動作を説明すると、第2図の制御部4はレ
ジスタファイル2に記憶されたパターン情報のコードに
よりRAM 19 (第2図)から2つの屈曲点データ
が始点座標(xs、ys)および終点座標(XE  、
YE )としてレジスタ301〜304に与えられる。
この結果、算出部305は終点座標(Xi、YS)のド
ツト面積の最遠点と終点座標(XE、YE)のドツト面
積の最遠点との距離ΔX、ΔYを、 ΔX←l XE  ’Xs l +1 ΔY←1yt−ysl+i により演算する(第4図参照)。さらに、算出部305
は増分値dxを座標値XS、XEの比較結果に応じて算
出する。つまり、 XE >Xl+のとき    dx=1XE=X5のと
き    dx=O XE<XSのとき    dx=−1 とする。同様に、増分値dyを座標値Y、、YEの比較
結果に応じて演算する。つまり、YE>Y、のとき  
  dy=1 Y E = Y sのとき    dy=0YE<YS
のとき    dy=−1 とする。
決定部306においては、X方向距離ΔX、Y方向距離
ΔYの比較結果に応じて主座標、従座標を決定する。つ
まり、ΔX〉ΔYのときには、X座標を主座標とし、X
座標を従座標とし、さらに、BASE←ΔX MOVE←ΔY とする。逆に、ΔX≦ΔYのときには、X座標を主座標
とし、X座標を従座標とし、さらに、BASE←ΔY MOVE←ΔX とする。この結果、カウンタ制御部307はカウンタ3
08にカウント動作制御信号XEN 、 YENを送出
する。たとえば、X座標が主座標であれば、信号XEN
O数は信号YENの数より大きく、その比はBASE/
MOVB (−八X/ΔY)で決定される。
カウンタ部308は座標数カウンタを有し、このカウン
タの初期値として、BASE座標の距離たとえばΔXが
設定される。そして、信号XENを受信毎にdxO値に
応じてレジスタ309〜312に値(X□、X、、、、
、Y□、Yuo)を設定する。すなわち、dx=1であ
れば移動方向Iの値(“1°゛。
“0″5“0”、−)を設定し、dx−−1であれば移
動方向■の値(“1”、“1”、“0”。
−)を設定する。また、信号YENを受信毎にdyO値
に応じてレジスタ309〜312に値(XEN。
Xun 、 YEN 、 Yon)を設定する。すなわ
ち、dy=1であれば移動方向■の値(“o”、−、“
J”。
“1”)を設定し、ay−−1であれば移動方向■の値
じO”、−2“1”、“0”)を設定する。さらに、信
号XEN 、 YENを同時に受信毎にdx 、dyO
値に応じてレジスタ309〜312に値(XEN 、 
XL+D 、 YEN 、 Yun)を設定する。すな
わち、dx=dy=lであれば移動方向■の値(′1”
、“0”、“1”、“0”)を設定し、dx=l 、d
y−−1であれば移動方向■の値(“1″、“0”、“
1”、“1”)を設定し、dx−−1、dy=1であれ
ば移動方向■の値(“1″、 ” 1 ” 、 ” 1
″、“0”)を設定し、dx−−1+dy−1であれば
移動方向■の値(“1”、1” l11+1.“1”)
を設定する。
また、信号XEN 、 YENのいずれか一方もしくは
同時の受信毎に、座標数カウンタは一1減算される。ま
た、同時に、ステータスレジスタ313に座標書込み完
了フラグをセットする。
このように、ステータスレジスタ313がセットされる
と、ローカル・バス・インターフェイス13のアドレス
発生回路131の演算部31が動作して次のメモリ空間
のアドレスを発生する。そして、ステータスレジスタ3
13はリセットされる。
上述のカウンタ部308の動作は座標数カウンタの値が
Oとなるまで続く。つまり、座標数カウンタの値がOと
なると、レジスタ309〜312の更新およびステータ
スレジスタ313のリセットは終了する。
第5図は第1図の演算部4の詳細なブロック図である。
第4図において、41はメモリ幅Mを格納するレジスタ
である。42は符号反転回路であって、信号YUDによ
り制御される。たとえば、信号YUIlが“1″の場合
には、Y座標が減少している。このため、アドレスは、
レジスタ41に設定された値付だけ、減少しなくてはな
らない。つまり、信号YUDが“1”の場合には、符号
反転回路42は、レジスタ41より入力され値の符号を
反転して出力する。逆に、信号Yonが“0”の場合に
は、Y座標が増加している。このため、アドレスは、レ
ジスタ41に設定された値付だけ、増加しなくてはなら
ない。つまり、信号YUDが“0”の場合には、符号反
転回路42は、レジスタ41より入力された値をそのま
ま出力する。
43はアドレス保持部3のアドレスと符号反転回路42
からのアドレスとを加算する加算回路である。
44はセレクタであって、信号YENにより制御される
。たとえば信号YENが1”の場合には、Y座標の移動
がある場合である。このため、アドレスは、符号反転回
路42を通過した値付だけ変化した側を選択しなければ
ならない。つまり、信号YENが“1”の場合には、セ
レクタ44は、加算回路43より入力された値を出力す
る。逆に、信号YENが“0”の場合には、Y座標の移
動がない場合である。このため、アドレスは変化してい
ない側を選択しなければならない。つまり、信号YEN
が“0”の場合には、セレクタ44は、アドレス保持部
3より入力された値を出力する。
45は±1回路であって、信号XLIDにより制御され
る。たとえば、信号XLI11が1″の場合には、X座
標が減少している。このため、アドレスは、1だけ減少
しなくてはならない。つまり、信号xonが0″の場合
には、±1回路45は、セレクタ44より入力され値に
対してデクリメントした結果を出力する。逆に、信号x
unが“0”の場合には、X座標が増加している。この
ため、アドレスは、1だけ増加しなくてはならない。つ
まり、信号XUDが“O”の場合には、±1回路45は
1、セレクタ44より入力された値に対してインクリメ
ントした結果を出力する。
46はセレクタであって、信号X□により制御される。
たとえば、信号XENが“1”の場合には、X座標の移
動がある場合である。このためアドレスは、±1回路4
5を通過し、変化した側を選択しなければならない。つ
まり、信号X!Nが“1”の場合には、セレクタ46は
、±1回路45より入力された値を出力する。逆に、信
号XENが“0”の場合には、X座標の移動がない場合
である。このため、アドレスは、変化していない側を選
択しなければならない。つまり、信号X□が“0”の場
合には、セレクタ46は、セレクタ44より入力された
値を出力する。
第5図の動作を説明する。
アドレス保持部3から入力されたアドレスに対して、始
めにX方向の移動に対する処理を行なう。
X方向の処理は、信号YENによりX方向に移動がある
かないかによりセレクタ44が選択され、もし、X方向
に移動していない場合には、セレクタ44はアドレス保
持部3のアドレスを選択して出力する。逆に、X方向に
移動している場合には、セレクタ44は加算回路43の
出力を選択する。
この場合に加算回路43には、信号YLIDにより符号
を決定され°たレジスタ41の値とアドレス保持部3よ
り入力されたアドレスを加算した結果で出力する加算回
路43の出力が接続されている。このために、セレクタ
44の出力は、X方向の移動分に対応したアドレスが出
力される。
さらに、セレクタ44の出力に対しては、X方向の移動
に対する処理が行なわれる。X方向の処理は信号XEN
によりX方向に移動があるかないかによりセレクタ46
が選択され、もし、X方向に移動していない場合には、
セレクタ46はセレクタ44の出力を選択して出力する
。このため、セレクタ46はX方向に対する処理を行な
われないものを出力する。逆に、X方向に移動している
場合には、セレクタ46は±1回路45の出力を選択す
る。この場合には、セレクタ46には、信号xunによ
り入力された値を増減する±1回路44からの出力が接
続されている。このために、セレクタ46は、X方向の
移動分に対応したアドレスを出力する。
このようにして、線分データとしてのメモリ空間のアド
レスが発生すると、第2図の判別点定義部7も同時に動
作する。つまり、第6A図〜第6J図に示すように、3
つの連続する座標Pi(Xi 。
Y+ )、Pj(Xj 、Yj)、P’k(Xm  、
Yk)から、座標(Xj  、 Yi )が判別点か否
かを判別し、判別点を定義する。この場合、座標(Xh
  、Yk)を読んだ時点で1つ前の座標である(xJ
、Yj)。
に対して処理が行なわれるため、本発明によるアドレス
発生回路が有効となる。
さらに、第2図の塗り潰し処理部8は、RAM 9の生
成パターンデータ領域に書込まれた判別点データに対し
て塗り潰し処理を行う。この塗り潰し処理は、第7図(
A)に示す判別点がRAM Q上に定義された場合には
、第7図(B)に示すごとく行われる。
なお、RAM 9の生成パターンデータ領域のデータは
図示しない回路によって必要に応じてデイスプレィ装置
等に表示される。
上述の第1の実施例はハードウェアで構成されているが
、本発明はソフトウェアでも行うことができる。この場
合には、第2図におけるディジタル線分発生部6、判別
点定義部7、塗り潰し処理部8は、制御プログラム格納
部5にプログラムとして格納される。
〔発明の効果〕
以上説明したように、本発明に係るアドレス発生回路は
、始点座標を終点座標との間の順座標に対応するメモリ
空間のアドレスを発生する際に、その直前で発生した座
標に対応するアドレスも保持しているので、他の処理た
とえば判別点定義処理も同時に行うことができ、従って
、処理の簡略化且つ迅速化に役立つものである。
【図面の簡単な説明】
第1図は本発明の原理構成を示すブロック図、第2図は
本発明に係るアドレス発生回路が適用されるパターン情
報圧縮システムを示すブロック回路図、 第3図は第2図の部分詳細図、 第4図は第3図の動作を説明するグラフ、第5図は第1
図の演算部の詳細なブロック図、第6A図〜第6に図は
第2図の判別定義部の動作を説明するグラフ、 第7図は第2図の塗り潰し処理部の動作を説明する図、 第8図は従来のパターン情報圧縮方式を説明する図、 第9図は一般的な2次元パターン情報(座標)を示す図
、 第10図は一般的なメモリ空間を示す図、第11図は座
標の8近傍図、 第12図は従来のアドレス発生回路のブロック回路図、 第13図は第12図を補足説明する図である。 1・・・始点アドレス保持部、 2・・・入力セレクタ、   3・・・アドレス保持部
、4・・・演算部、      5・・・出力セレクタ
、14・・・制御部、 16・・・輪郭復元部(ディジタル線分発生部)、17
・・・判別点定義部、18・・・塗り潰し部。 区 −糠 ・ 0 → O 埼 ァ、−区 −罎 @@ @@ @ 1・#書@ ■ ・@ @e*+e*e+@ @・        ・@ O・@ @・・Q・・・Φ・Q@ 設定された判別点 家− ¥− 家寡寡寥才寡一 オ寧寧− !寥寡家家寡家寒− 第7図 第8図 2次元パターン情報 第9図 メモリ空間

Claims (1)

  1. 【特許請求の範囲】 1、始点座標(X_s、Y_s)に対応するメモリ空間
    のアドレスを保持する始点保持部(1)と、アドレス保
    持部(3)と、 該アドレス保持部に保持されたメモリ空間のアドレスを
    該アドレスの座標の移動方向指示に応じて所定量加減算
    することにより、該座標の隣接座標のメモリ空間のアド
    レスを演算する演算部(4)と、 該演算部のアドレスもしくは前記始点アドレス保持部の
    アドレスの一方を前記アドレス保持部に供給する入力セ
    レクタ(2)と、 前記演算部のアドレスもしくは前記アドレス保持部のア
    ドレスの一方を送出する出力セレクタ(5)と を具備するアドレス発生回路。
JP28435487A 1987-11-12 1987-11-12 アドレス発生回路 Pending JPH01126776A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP28435487A JPH01126776A (ja) 1987-11-12 1987-11-12 アドレス発生回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP28435487A JPH01126776A (ja) 1987-11-12 1987-11-12 アドレス発生回路

Publications (1)

Publication Number Publication Date
JPH01126776A true JPH01126776A (ja) 1989-05-18

Family

ID=17677503

Family Applications (1)

Application Number Title Priority Date Filing Date
JP28435487A Pending JPH01126776A (ja) 1987-11-12 1987-11-12 アドレス発生回路

Country Status (1)

Country Link
JP (1) JPH01126776A (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6188379A (ja) * 1984-10-05 1986-05-06 Mitsubishi Electric Corp 画像処理装置
JPS61241880A (ja) * 1985-04-19 1986-10-28 Hitachi Ltd 閉図形塗りつぶし装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6188379A (ja) * 1984-10-05 1986-05-06 Mitsubishi Electric Corp 画像処理装置
JPS61241880A (ja) * 1985-04-19 1986-10-28 Hitachi Ltd 閉図形塗りつぶし装置

Similar Documents

Publication Publication Date Title
JPS6131489B2 (ja)
JPS63198174A (ja) 図形処理装置
JPH0916146A (ja) 文字・記号パターン発生装置
US20050024385A1 (en) Method and apparatus for interpolating pixel parameters based on a plurality of vertex values
JPH01126776A (ja) アドレス発生回路
JPS62169282A (ja) 線描画方法
JPH03144782A (ja) 三次元図形処理装置
US5261034A (en) Graphics microcomputer for generating geometric figures
JPH0368086A (ja) 直線補間回路
CA2308249C (en) Triangle strip length maximization
JPH0424774A (ja) 曲線描画機能を備えた情報処理装置および処理方法
EP3917014A1 (en) Data processing system and method
JPS63259777A (ja) 線表示方法および装置
JPH0261779A (ja) 座標データ処理装置
JP2650271B2 (ja) 輪郭情報の格納方法
JP2994376B1 (ja) 画像生成における三角形ポリゴンの面積算出方法及びその装置並びに情報記録媒体
JPH0683972A (ja) 曲線発生装置
JP2006201331A (ja) デジタル画像表示方法、デジタル画像表示装置、デジタル画像表示プログラム、デジタル画像表示プログラムを記録した記録媒体
JPH03202916A (ja) 座標入力装置
JPH04289983A (ja) ディジタル線分発生回路
JPS63169880A (ja) テレビジヨン映像信号特殊効果装置
JPH01222384A (ja) 図形描画アドレス発生装置
JPH0480428B2 (ja)
JPH04178886A (ja) 図形表示方式
JPH1153578A (ja) 形状変換方法、該方法の処理手順を記録した記録媒体、および形状変換装置