JPH01123353A - マルチプロセッサ間の通信制御方式 - Google Patents
マルチプロセッサ間の通信制御方式Info
- Publication number
- JPH01123353A JPH01123353A JP62281074A JP28107487A JPH01123353A JP H01123353 A JPH01123353 A JP H01123353A JP 62281074 A JP62281074 A JP 62281074A JP 28107487 A JP28107487 A JP 28107487A JP H01123353 A JPH01123353 A JP H01123353A
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- 238000004891 communication Methods 0.000 title claims abstract description 21
- 238000000034 method Methods 0.000 claims description 4
- 238000012546 transfer Methods 0.000 abstract description 8
- 238000006243 chemical reaction Methods 0.000 abstract description 5
- 238000012545 processing Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマルチプロセッサ間の通信制御方式％式％
〔従来の技術〕
従来、この種のマルチプロセッサ間の通信制御は、複数
のうちいずれかのプロセッサがマスターとなり、各プロ
セッサをポーリングしていき２通信したいプロセッサが
あると、そのプロセッサと通信を開始するという制御方
式を採っていた。
のうちいずれかのプロセッサがマスターとなり、各プロ
セッサをポーリングしていき２通信したいプロセッサが
あると、そのプロセッサと通信を開始するという制御方
式を採っていた。
上述した従来のマルチプロセッサ間の通信制御方式は、
各プロセッサ（二対してポーリングを行い、メツセージ
送出時のプロセッサがあるかないかを確認してからメソ
セージ通信を始めていた。したがって全てのプロセッサ
をポーリングしないと２次にメツセージ通信ができない
為。
各プロセッサ（二対してポーリングを行い、メツセージ
送出時のプロセッサがあるかないかを確認してからメソ
セージ通信を始めていた。したがって全てのプロセッサ
をポーリングしないと２次にメツセージ通信ができない
為。
プロセッサの数が極端に大きい場合、ポーリング周期が
大きくなり、装置全体のスループットが極端に悪くなる
という問題がある。又、プロセラｆ障害が起きた場合、
それを認識するまでにポーリングのタイムアウトが数回
分かかり。
大きくなり、装置全体のスループットが極端に悪くなる
という問題がある。又、プロセラｆ障害が起きた場合、
それを認識するまでにポーリングのタイムアウトが数回
分かかり。
時間が非常（＝かかることになる。更に、プロセッサ障
害が回復したことを確認する為、そのプロセッサのポー
リングを続けなければならないといった問題点がある。
害が回復したことを確認する為、そのプロセッサのポー
リングを続けなければならないといった問題点がある。
本発明は従来のもののこのような問題点を解決したマル
チプロセッサ間の通信制御方式を提供するものである。
チプロセッサ間の通信制御方式を提供するものである。
本発明（＝よると、複数のプロセッサから構成されるマ
ルチプロセッサシステムにおいて、プロセッサの状態を
マスタープロセッサ（＝伝えるステータスバスと、メツ
セージ通信を行う為のメツセージパスとを有することを
特徴とするマルチプロセッサ間の通信制御方式が得られ
る。
ルチプロセッサシステムにおいて、プロセッサの状態を
マスタープロセッサ（＝伝えるステータスバスと、メツ
セージ通信を行う為のメツセージパスとを有することを
特徴とするマルチプロセッサ間の通信制御方式が得られ
る。
次（二２本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成図である。
この例において、メツセージ通信を行う時、プロセッサ
６のＣＰＵ ６−１が並列−直列変換（ｐ−ｓ）回路６
−６にメツセージ転送要求（ステータス）を与えると、
その要求はステータスバス１１を通してマスタープロセ
ッサＭの直列−並列変換（ｓ−ｐ）回路Ｍ−３（−転送
される。転送されたステータスは一旦メモリＭ−４にＤ
ＭＡ転送され、その後読み出されてマスタープロセッサ
ＭのＣＰＵ Ｍ−１で受けられ。
６のＣＰＵ ６−１が並列−直列変換（ｐ−ｓ）回路６
−６にメツセージ転送要求（ステータス）を与えると、
その要求はステータスバス１１を通してマスタープロセ
ッサＭの直列−並列変換（ｓ−ｐ）回路Ｍ−３（−転送
される。転送されたステータスは一旦メモリＭ−４にＤ
ＭＡ転送され、その後読み出されてマスタープロセッサ
ＭのＣＰＵ Ｍ−１で受けられ。
メソセージ転送要求が認識される。メツセージ通信は、
メソセージパス１２を介して通信回路Ｍ−２と６−２と
の間で行われる。
メソセージパス１２を介して通信回路Ｍ−２と６−２と
の間で行われる。
第２図はプロセッサが複数Ｎ個接続された場合のマスタ
ープロセッサＭのメモ！Ｊ Ｍ−４への転送順を示す。
ープロセッサＭのメモ！Ｊ Ｍ−４への転送順を示す。
プロセッサ０はメモ！ＪＭ−４のアドレス０へ、プロセ
ッサ１はアドレス１へといったよう（−１各メモリアド
レスへ書き込まれる。このメモリアドレスによってどの
プロセッサからの要求かを識別することができる。
ッサ１はアドレス１へといったよう（−１各メモリアド
レスへ書き込まれる。このメモリアドレスによってどの
プロセッサからの要求かを識別することができる。
第６図は、複数のプロセッサが接続されている時のステ
ータスバス上のステータスのタイミングを示す。図のよ
うに、同期パルスを各プロセッサへ与えること（二より
、どのプロセッサがステータスバスをアクセスしている
かを認識することができる。
ータスバス上のステータスのタイミングを示す。図のよ
うに、同期パルスを各プロセッサへ与えること（二より
、どのプロセッサがステータスバスをアクセスしている
かを認識することができる。
易下糸臼
〔発明の効果〕
以上説明したよう（二２本発明は複数のプロセッサから
構成されるマルチプロセッサ間ッサ間の通信制御を行う
時、メツセージ転送要求やプロセッサステータスをステ
ータスノ（スな用いて転送すること（二より、ステータ
スで要求のあったプロセッサだ（す（ニポーリングすれ
ば良いから、メツセージ転送時の通信処理時間を短縮す
せ、マルチプロセッサシステムのスル−ブツトを最大限
（二発揮させることができると１／）う効果がある。又
、障害時（＝おいてもステータスを監視するだけでポー
リングを常（二行う必要カーなくなり、無駄な処理を減
らすことカーできる効果がある。
構成されるマルチプロセッサ間ッサ間の通信制御を行う
時、メツセージ転送要求やプロセッサステータスをステ
ータスノ（スな用いて転送すること（二より、ステータ
スで要求のあったプロセッサだ（す（ニポーリングすれ
ば良いから、メツセージ転送時の通信処理時間を短縮す
せ、マルチプロセッサシステムのスル−ブツトを最大限
（二発揮させることができると１／）う効果がある。又
、障害時（＝おいてもステータスを監視するだけでポー
リングを常（二行う必要カーなくなり、無駄な処理を減
らすことカーできる効果がある。
第１図は本発明の一実施例のプロ・ツク構成図。
第２図は第１図の実施例Ｃ二おいて複数のプロセッサが
接続された時のメモリ内のステータスの一例を示す構造
図、第５図はステータスノ（スのタイミングを示すチャ
ートである。 図において２Ｍはマスタープロセッサ、Ｍ−１はＣＰＵ
、Ｍ−２は通信回路９Ｍ−３は直列−並列変換回路２Ｍ
−４はメモリ、Ｏ〜２．６．Ｎはプロセッサ、６−１は
ＣＰＵ、６−２は通信回路。 ６−３．５０〜５２．５Ｎは並列−直列変換回路である
。 第１図
接続された時のメモリ内のステータスの一例を示す構造
図、第５図はステータスノ（スのタイミングを示すチャ
ートである。 図において２Ｍはマスタープロセッサ、Ｍ−１はＣＰＵ
、Ｍ−２は通信回路９Ｍ−３は直列−並列変換回路２Ｍ
−４はメモリ、Ｏ〜２．６．Ｎはプロセッサ、６−１は
ＣＰＵ、６−２は通信回路。 ６−３．５０〜５２．５Ｎは並列−直列変換回路である
。 第１図
Claims (1)
- １、複数のマルチプロセッサから構成されるマルチプロ
セッサシステムにおいて、プロセッサの状態をマスター
プロセッサに伝えるステータスバスと、メッセージ通信
を行う為のメッセージバスとを有することを特徴とする
マルチプロセッサ間の通信制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62281074A JPH01123353A (ja) | 1987-11-09 | 1987-11-09 | マルチプロセッサ間の通信制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62281074A JPH01123353A (ja) | 1987-11-09 | 1987-11-09 | マルチプロセッサ間の通信制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01123353A true JPH01123353A (ja) | 1989-05-16 |
Family
ID=17633957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62281074A Pending JPH01123353A (ja) | 1987-11-09 | 1987-11-09 | マルチプロセッサ間の通信制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01123353A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008140801A (ja) * | 2006-11-30 | 2008-06-19 | Mitsubishi Electric Corp | チョークコイルユニット、およびこれを用いたパワー機器 |
-
1987
- 1987-11-09 JP JP62281074A patent/JPH01123353A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008140801A (ja) * | 2006-11-30 | 2008-06-19 | Mitsubishi Electric Corp | チョークコイルユニット、およびこれを用いたパワー機器 |
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