JPH01120655A - バツフア管理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ｇ　　　要〕 本発明は通信制御装置のメモリ内に格納した各種データ
長の制御データのバッファ管理方式に関し、 該各種データ長よシ成るプログラム制御データを小容量
バッファ群と大容量バッファ群に分散格納し、主制御部
の負担を軽減することを目的とし、プログラム制御デー
タを主制御部によりメモリ内バッファ領域に格納し、回
線処理用制御部と協力して入出力制御を行なう通信制御
装置において、前記メモリ内のバッファ領域を小容量バ
ッファ群とその一部と連鎖した大容量バッファ群に分割
し、該小容量バッファ群は最初のバッファをデータの先
頭域とした小容量パックアデータの外に、大容量バッフ
ァの位置、連鎖、データ長を含む索引情報を格納し、前
記大容址バックァ群は該索引情報に対応するデータを格
納し、前記両バッファを両制御器により分担制御するよ
うに構成したものである。

〔産業上の利用分野〕

本発明は通信制御装置のメモリ内に格納した各種データ
長の制御データのバッファ管理方式に関するものである
。

〔従来の技術〕

従来のプログラム制御の通信制御装置においては、通常
所定データ長のバッファを１個または複数連鎖したもの
をメモリ内に設け、これをアクセスして入出力制御を行
なう。

第４図（α）はこの種の通信制御装置の１例の構成を示
す。

同図において、上位装置（ホスト）１のＣＰＵからの命
令を通信制御装置２に入れプログラム制御データをメモ
リのバッファに格納し、これをアクセスして回線処理制
御し【、データ通信装置３により人出力制御する。

通信制御装置２においては、たとえば上位装置１からの
書込み指令をチャネル接続部１１により検出すると、主
制御部（ＣＰＵ）１２に対しメモリ１６内のバッファ領
域の要求を行なう。同図（６）で後述する形式によりバ
ツ７ア領域にデータの格納が完了すると、メモリ１３は
主制御部１２に対し割込みを行なう、主制御部１２はこ
のバッファの内容に対し付加、削除等の処理を行ない送
信指令を発行し、回線処理部１４に送る。回線処理部１
４はこの送信指令に従いメそす１３内のバッファ領域の
内容を読出して送信データの作成を行ない、回線接続部
１５を経由してモデム等よ構成るデータ通信装置３を通
して図示しない端末装置にデータを送信する。

同図（６）にメモリ内のバッファ内容の１例を示す。

メモリ１３内の１つのバッファ１５−１の先頭には、次
のバッファへの連鎖を示すポイン”り４バイトが格納さ
れる。これが０の時は連鎖がないことを示す。さらに、
バッファのデータ長、バッファデータ域と実効データと
の差を示すデータオフセット値。

バッファヘッダ長、バッファのタイプ等を示す制御フラ
グ等が設けられる。すなわち、内容を大別するとヘッダ
長Φ、オフセット＠、データ長θとなシ、オフセット＠
は各処理段階で付加、削除されるアドレス等の情報を実
効データを移動させることなく編集するために用いられ
る。

このようにして、上記■、＠、θのうちポインタを除く
部分が各種のプログラムデータにつき格納され、１つま
たは複数バッファの連鎖が構成される。

〔発明が解決しようとする問題点〕

上記制御方式は、バッファのきめの細かい管理により限
られたメモリ容量を有効に利用してデータ長の異なる端
末等に対応する制御プログラムを混在収容するために有
効である。

とくに、回線処理部１４０機能が低く、たとえば１文字
から数文字毎に制御プログラムの介入が必要な場合には
、これより発生頻度の低いバッファ処理については格別
に問題なく適応する。

しかし、近年通信速度が高速化するとともに、データ内
容も画像処理等に拡大し、１電文当シのデータが格段に
多量になったため、回線処理部１４０機能の増大が必要
となり、マイクロプロセッサ制御による分散処理を行な
うようになった。

このため、主制御部１２は回線処理以後の制御から開放
され、電文のヘッダ部の処理と、回線の状態管理のみに
限定することができた。この場合次のような問題が生じ
た。

■　バッファ長が小さいと、大容量のバッファを要求さ
れた時に制御プログラムの負担が高くなる。

■　バッファ長を大きくすると、従来の低速端末、およ
び制御情報のごとく数バイトから十数バイトしかないデ
ータを処理すると無駄が多くなる。

■　全てのバッファを、制御プログラムのアドレス可能
域に配置せねばならず、バッファを拡大するときには、
異なる命令、アドレス体系が必要となシ従来のプログラ
ム資産が生かせなくなる。

本発明者は、大容量バッファを索引（ディレクトリ）と
データ部に分け、これらの索引を小容量バッファと一緒
に主制御部でアクセスし、索引のときのみ大容量バッフ
ァを高速アクセスすることを考えた。

本発明の目的は、各種データ長よ構成るプログラム制御
データを小容量バッファ群とこれに連鎖する大容量バッ
ファ群に分割格納し、主制御部の負担を軽減するバッフ
ァ管理方式を提供することである。

〔問題点を解決するための手段〕

前記目的を達成するため、本発明のバッファ管理方式は
、第１図の原理説明図に示すように、プログラム制御デ
ータを主制御部によ少メモリ１３内バッファ領域に格納
し、回線処理用制御部と協力して入出力制御を行なう通
信制御装置において、前記メモリ１３内のバッファ領域
を小容量バッファ群１３−１１〜１３−１％とその一部
と連鎖した大容量バッファ群１３−２ｔ、　１３−２ｓ
に分割し、該小容量バッファ群１３−１．〜１３−１＋
％は最初のバッファをデータの先頭域■、■とじた小容
量バッファデータθの外に、大容量バッファの位置、連
鎖、データ長を含む索引情報■、■を格納し、前記大容
量ハフ　７７　群１３−２ｔ　＊　１！ｌ　−２ｚは該
索引情報に対応するデータを格納し、前記両バッファを
両制御器により分担制御するように構成したものである
。

〔作　用〕

第２図は、本発明の要部である第１図の小容量バッファ
１３−１．を示す。同図で先頭域■は第４図■に相当す
る大容量バッファのヘッダ長であり、■、■が大容量バ
ッファの索引（ディレクトリ）を示す、それぞれ、先頭
の２バイトは、対応する大容量バッファの有無、使用者
（アダプタ名）、メそリプロテクト状況、次のバッファ
へのチエインの有無を示すフラグである。次の２バイト
は大容量バッファ上のバイト数である。さらに次の４バ
イトは大容量バッファの位置であｐ１メモリの実アドレ
スまたはセグメントアドレスを示す、このように、ディ
レクトリは精々８バイトで示すことが可能であり、仮に
小容量バッファのデータ領域が８０バイト程度であると
、大容量バッファが２にバイトであっても、１個のＪ−
容量バッファで２０にバイトという大容量を示すことが
可能となる。そしてチャネル接続部１１にアダプタ部を
設け、制御プログラムから受取ったバッファがディレク
トリであることを認識すると、その内容をアダプタ内に
読出し、そのディレクトリ情報に基づいて大容量バッフ
ァの読出し、書込みを行なう。

この操作は通常のバッファアクセスよシ段階は多くなる
が、高速処理用アダプタはサイクルスチール機能をもち
、−時に多量の情報をメモリ１３の大容量バッファとの
間で転送を行なうことが可能であシ、この分生制御器の
負担軽減に役立つこととなる。

〔実　　施　　例〕

第６図（α）　、　（ｂ）は本発明の実施例の構成説明
図であシ、同図（α）は第４図（α）の通信制御装置に
相当する構成図、同図（６）はデータ形式例を示す。

同図（α）において、チャネル制御部１１には予め単一
または複数の小容量バッファが割当【られ、かつ後述の
アダプタ１１−１が設けられる。ホストＣＰＵＩからラ
イト命令が発行されると、チャネル制御部１１はデータ
を該バッファに順次格納し、その終了により主制御部１
２に割込む。

主制御部１２は、このバッファの内容を調べることによ
り、該命令によるデータが小容量であれば従来通シの処
理、すなわち単一または複数の小容量バッファの割当て
を行なうが、データが大容量であることが判ると、単一
または複数の小容量バッファ上に、単一または複数の大
容量バッファへの索引（ディレクトリ）を作成し、該小
容量バッファのアドレスをチャネル制御部１１に通知す
る。

チャネル制御部１１では、受取った小容量バッファのヘ
ッダを見ることで、これが通常のバッファなのか、大容
量バッファへのディレクトリがを判定し、前者であれば
従来通シの処理を、後者であれば該ディレクトリ領域を
チャネル制御部１１を読出し、その内容に従ってアダプ
タ１ｌ−ＬＫよシ大容量バッファへの書込みを行なう。

１個の大容量バッファへの書込みが終了したとき残シデ
ータがちシ、ディレクトリに連鎖が指示されていれば、
次のディレクトリに従って次の大容量バッファに後続デ
ータを書込む、ライト命令によるデータが終了すると、
チャネル制御部１１は該ディレクトリ領域に転送バイト
数と終了フラグをセットし主制御部１２に割込みを行な
う、この場合のライトデータの形式は同図（ｂ）■で示
される。

次に主制御部１２で同図（６）■で示すように先頭部に
付加データの加工を行なった後回線処理部１４に対し送
信命令を発行する。この命令は、入出力命令及びＤＭＡ
制御回路２１で解読され、マイクロプロセッサ２３に対
して割込みを行なう。これにより、入出力命令及びＤＭ
Ａ制御回路２１はメモリ１３上の指定小容量バッファを
制御プログラム及びバッファ用メモリ２２上に読出し、
マイクロプロセッサ２３は読出された小容量バッファ上
の最初のブロックを調べ、これが小容量バッファデータ
を示すか、大容量バッファのディレクトリを示すかを判
定する。その結果、前者であれば、データは直接に回線
走査用制御メモリ／制御回路２４に送られ回線が指定さ
れ、回線制御インタフェース２５を介して回線接続部１
５から送信される。

前記判定の結果、後者でおれば、マイクロプロセッサ２
３は入出力命令及びＤＭＡ制御回路２１に対してメモリ
１３０大容蓋バツフアの位置を示してデータの読出しを
指示し、該制御回路２１はデータが制御プログラム及び
バッファ用メモリ２２に読出されると、マイクロプロセ
ッサ２３に割込みを行なう。以下前述と同様に回路２４
．２５　′ｆｔ通し、回線制御部１５よシ送信される。

送信が終ると、マイクロプロセッサ２３は制御プログラ
ム及びバッファ用メモリ２２上に作成した完了コードを
、入出力命令及びＤＭＡ制御回路２１を通じてメモリ１
３０指定領域に書込む。

本実施例では、大容量バッファは小容量バッファと組合
せて、主制御部１２０制御プログラムから供給される例
を示したが、大容量バッファは予め各アダプタに一定量
を予約しておき、アダプタ側で必要に応じてデータ長を
判断して小容量バッファ中にディレクトリを生成し、大
容量バッファとの対応をとることも可能である。

〔発明の効果〕

以上説明したように、本発明によれば、大容量データに
対し、その索引（ディレクトリ）を小容量バッファ群と
同様に取扱い、大容量データ域は索引より連鎖させるこ
とにより、従来のバッファ構造を大幅に変更することな
く混在収容が可能となるものである。この場合、大容量
データ域への処理は高速転送用アダプタが分担して行な
うとともに、走査用マイクロプロセッサの使用と相まっ
て、主制御器の負担を格段に削減することができ、それ
だけ制御プログラムの処理能力の増加が期待できる。

また、大容量バッファデータ域が制御プログラムのアド
レス域によって束縛されないことになるから、必要な性
能要求によりバッファデータ域を拡大することが比較的
自由にできるという利点もある。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明のメモリ
要部説明図、第３図（８）　、　（６）は本発明の実施
例の構成説明図、第４図（α）　、　（６）は従来例の
説明図であシ、図中、１はホスト、２は通信制御装置、
３はデータ通信装置、１１はチャネル接続部、１１−１
はアダプタ、１２は主制御部、１３はメモリ、１４は回
線処理部、１５は回線接続部、２１は入出力命令及びＤ
ＭＡ制御回路、２２は制御プログラム及びバッファ用メ
モリ、２３はマイクロプロセッサ、２４は回線走査用制
御メモリ／制御回路、２５は回線制御インタフェースを
示す。

Claims (1)

1. 【特許請求の範囲】 上位装置からの命令に基づき主制御部によりプログラム
   制御データをメモリ内のバッファ領域に格納した後、主
   制御部に割込みを行ない、回線処理用制御部と協力して
   入出力制御を行なう通信制御装置において、 前記メモリ内のバッファ領域を小容量バッファ群とその
   一部と連鎖した大容量バッファ群に分割し、 該小容量バッファ群は必要により連鎖して各バッファに
   亘り、最初のバッファをデータの先頭域とした小容量バ
   ッファデータの外に、大容量バッファの位置、連鎖、デ
   ータ長を含む索引情報を格納し、 前記大容量バッファ群は該索引情報に対応するデータを
   格納し、 前記小容量バッファと大容量バッファを前記両制御部に
   より分担制御させることを特徴とするバッファ管理方式
   。