JPH01120155A - データ転送制御方式 - Google Patents
データ転送制御方式Info
- Publication number
- JPH01120155A JPH01120155A JP62278108A JP27810887A JPH01120155A JP H01120155 A JPH01120155 A JP H01120155A JP 62278108 A JP62278108 A JP 62278108A JP 27810887 A JP27810887 A JP 27810887A JP H01120155 A JPH01120155 A JP H01120155A
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- JP
- Japan
- Prior art keywords
- layer
- processor
- control processor
- data storage
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000013500 data storage Methods 0.000 claims abstract description 16
- 230000005540 biological transmission Effects 0.000 claims abstract description 11
- 238000001514 detection method Methods 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 5
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101100409308 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) adv-1 gene Proteins 0.000 description 1
Landscapes
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ転送用のデータ送受信装置に関し、特に
レイヤ別に用意された一対の制御プロセサによる転送制
御に関する。
レイヤ別に用意された一対の制御プロセサによる転送制
御に関する。
（従来の技術）
従来、レイヤ２のプロセサでは上位（レイヤ８）におい
て送信データの準備が完了したか否かを調査するため、
一定周期でレイヤ８のプロセサ配下のメインメモリに対
して、レイヤ８のプロセサのプロセサパスを介してメモ
リアクセスすることによって判断していた。
て送信データの準備が完了したか否かを調査するため、
一定周期でレイヤ８のプロセサ配下のメインメモリに対
して、レイヤ８のプロセサのプロセサパスを介してメモ
リアクセスすることによって判断していた。
（発明が解決しよう、とする問題点）
上述した従来のデータ転送制御方式では、レイヤ２のプ
ロセサによってレイヤ８のプロセサがプロセサバス？専
有する時間が長く、レイヤ３ｉｌｌｌＩの信号処理能力
が低下する七いつ欠点がある。
ロセサによってレイヤ８のプロセサがプロセサバス？専
有する時間が長く、レイヤ３ｉｌｌｌＩの信号処理能力
が低下する七いつ欠点がある。
本発明の目的は、レイヤ８以上の制御プロセサ側でレイ
ヤ２の制御プロセサに対する送信データをメインメモリ
に格納し終つ念ことを検出するとともに、その出力をレ
イヤ２の制御プロセサ側へ常時通知し、レイヤ２の制御
プロセサ側ではその信号を一定周期でス千ヤンし、格納
の完了となつ九時点で始めてプロー１！サバスを介して
メモリアクセスすることによっつ上記欠点金除去し、信
号処理能力の低下することがないようＫＷｌ成したデー
夕転送制御方式を提供することにある。
ヤ２の制御プロセサに対する送信データをメインメモリ
に格納し終つ念ことを検出するとともに、その出力をレ
イヤ２の制御プロセサ側へ常時通知し、レイヤ２の制御
プロセサ側ではその信号を一定周期でス千ヤンし、格納
の完了となつ九時点で始めてプロー１！サバスを介して
メモリアクセスすることによっつ上記欠点金除去し、信
号処理能力の低下することがないようＫＷｌ成したデー
夕転送制御方式を提供することにある。
（問題点を解決するための手段）
本発明によるデータ転送制御方式は、メインメモリと、
第１の制御プロセサと、第２の制御プロセサと、データ
゛格納検出回路と、プロセサパスとを具備して構成した
ものである。
第１の制御プロセサと、第２の制御プロセサと、データ
゛格納検出回路と、プロセサパスとを具備して構成した
ものである。
メインメモリは、データを格納するためのものである。
第１の制御プロセサは、メインメモリをダイレクトメモ
リアクセスモードでアクセスすることができ、レイヤ２
を制御するためのものである。第２の、ｔｌｉＪ御プロ
セサは、レイヤ３以上を制御する丸めのものである。
リアクセスモードでアクセスすることができ、レイヤ２
を制御するためのものである。第２の、ｔｌｉＪ御プロ
セサは、レイヤ３以上を制御する丸めのものである。
データ格納検出回路は、メインメモリに送信データが格
納できたことを検出するためのものである。
納できたことを検出するためのものである。
プロセサパスは、データ格納検出回路の検出結果を常時
、第１の制御プロセサに通知するためのものである。
、第１の制御プロセサに通知するためのものである。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は、本発明によるデータ転送制御方式の一実施例
を示すブロック図である。ＷＪ１図において、１はプロ
セサパス、２はレイヤ８以上の制御プロセサ、３はレイ
ヤ２の制御プロセサ、４はメインメモリ、５はデータ格
納完了検出回路、６は信号線、７は回線対応部、８は伝
送リンクである。
を示すブロック図である。ＷＪ１図において、１はプロ
セサパス、２はレイヤ８以上の制御プロセサ、３はレイ
ヤ２の制御プロセサ、４はメインメモリ、５はデータ格
納完了検出回路、６は信号線、７は回線対応部、８は伝
送リンクである。
プロセサパス１にはレイヤ８以上の制御プロセサ２と、
レイヤ２の制御プロセサ３と、メインメモリ４と、デー
タ格納完了検出回路５とが接続され、レベル２の制御プ
ロセサ３は回線対応部フを介して伝送り／り８に接続さ
れている。
レイヤ２の制御プロセサ３と、メインメモリ４と、デー
タ格納完了検出回路５とが接続され、レベル２の制御プ
ロセサ３は回線対応部フを介して伝送り／り８に接続さ
れている。
レイヤ８以上の制御プロセサ２からみて、メインメモリ
４と同一のアドレス空間にデータ格納完了検出回路５を
設けている。すなわち、この場合にはレイヤ３以上の制
御プロセサ２はメインメモリ４へのデータ格納の完了分
示すエリアをアクセスしているつもりであっても、実際
にはデータ格納完了検出回路Ｓをアクセスしている。し
たがって、メインメモリ４の内容はデータ格納完了検出
回路５によってデコードされ、信号線６ｔ−介して常時
、レベル２０制御プロセサ３に通知される。
４と同一のアドレス空間にデータ格納完了検出回路５を
設けている。すなわち、この場合にはレイヤ３以上の制
御プロセサ２はメインメモリ４へのデータ格納の完了分
示すエリアをアクセスしているつもりであっても、実際
にはデータ格納完了検出回路Ｓをアクセスしている。し
たがって、メインメモリ４の内容はデータ格納完了検出
回路５によってデコードされ、信号線６ｔ−介して常時
、レベル２０制御プロセサ３に通知される。
レイヤ２の制御プロセサ３は一定周期でその信号をス千
ヤンし、データの格納が完了となったならばダイレクト
メモリアクセス（ＤＭＡ ）モードでプロセサパス１を
介してメインメモリ４をアクセスする。このアクセスに
より送信データをフェッチして回線対応部フで・くラレ
ルシリアル変換し、伝送リンク８を介して送出する。
ヤンし、データの格納が完了となったならばダイレクト
メモリアクセス（ＤＭＡ ）モードでプロセサパス１を
介してメインメモリ４をアクセスする。このアクセスに
より送信データをフェッチして回線対応部フで・くラレ
ルシリアル変換し、伝送リンク８を介して送出する。
（発明の効果）
以上説明したように本発明は、レイヤ８以上の制御プロ
セサ側でレイヤ２の制御プロセサに対する送信データを
メインメモリに格納し終つなことを検出するとともに、
その出力をレイヤ２の制御プロセサ側へ常時通知し、レ
イヤ２の制御プロセサ側ではその信号を一定周期でス中
ヤンし、格納の完了となった時点で始めてプロセサノ（
スを介してメモリアクセスすることによってレイヤ８以
上の制御プロセサの処理能力が低下することなく送信デ
ータの格納の完了を容易に把握できるという効果がある
。
セサ側でレイヤ２の制御プロセサに対する送信データを
メインメモリに格納し終つなことを検出するとともに、
その出力をレイヤ２の制御プロセサ側へ常時通知し、レ
イヤ２の制御プロセサ側ではその信号を一定周期でス中
ヤンし、格納の完了となった時点で始めてプロセサノ（
スを介してメモリアクセスすることによってレイヤ８以
上の制御プロセサの処理能力が低下することなく送信デ
ータの格納の完了を容易に把握できるという効果がある
。
第１図は、本発明によるデータ転送制御方式の一実施例
を示すブロック図である。 １・・・バ ス ２．３・・・プロセサ ４１１・・メインメモリ Ｓ・・・データ格納完了検出回路 ６・・・信号線 ）・・・回線対応部 ８０．・伝送リンク
を示すブロック図である。 １・・・バ ス ２．３・・・プロセサ ４１１・・メインメモリ Ｓ・・・データ格納完了検出回路 ６・・・信号線 ）・・・回線対応部 ８０．・伝送リンク
Claims (1)
- データを格納するためのメインメモリと、前記メインメ
モリをダイレクトメモリアクセスモードでアクセスする
ことができ、レイヤ２を制御するための第１の制御プロ
セサと、レイヤ３以上を制御するための第２の制御プロ
セサと、前記メインメモリに送信データが格納できたこ
とを検出するためのデータ格納検出回路と、前記データ
格納検出回路の検出結果を常時前記第１の制御プロセサ
に通知するためのプロセサパスとを具備して構成したこ
とを特徴とするデータ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278108A JPH01120155A (ja) | 1987-11-02 | 1987-11-02 | データ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278108A JPH01120155A (ja) | 1987-11-02 | 1987-11-02 | データ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01120155A true JPH01120155A (ja) | 1989-05-12 |
Family
ID=17592737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62278108A Pending JPH01120155A (ja) | 1987-11-02 | 1987-11-02 | データ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01120155A (ja) |
-
1987
- 1987-11-02 JP JP62278108A patent/JPH01120155A/ja active Pending
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