JPH01115222A - 周波数シンセサイザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は周波数シンセサイザに係り、特に、基準周波数
に対して整数に限らず任意の分数の周波数倍の信号を出
力する周波数シンセサイザに関する。

〔従来の技術〕

基準信号の周波数に対して分数倍の信号を出力する従来
の周波数シンセサイザとしては、特開昭６１−１０９３
２４号公報に記載されているものがある。

この従来の周波数シンセサイザを第５図で説明する。

第５図において、１は基準信号源、２は電圧制御発振器
（ＶＣＯ）　、３は分周器、４は位相比較器、５はルー
プフィルタ・アンプ、９．ＩＯはレジスタ、１１は加算
器である。この従来の周波数シンセサイザは、２つのレ
ジスタ９，１０を備え、加算器１１は、分周器３の出力
をクロックとしてこの２つのレジスタ９．１０の出力値
を加算してレジスタ１０に出力し、且つ加算中にオーバ
ーフローが発生した場合には、分周器３の分周比をＮか
らＮ＋１に変更するようになっている。

この第５図に示す従来の周波数シンセサイザの動作原理
は以下の通りである。例えば、出力周波数を、基準信号
のＮ　−Ａ＝Ｎ＋−倍に設定する場合、レジスタ９に小
数部Ａの値を入れる。そして、分周器３の出力があるた
びにレジスタ９とレジスタ１０の値を加算し、加算した
値のうち小数部をレジスタ１０に入力する。また、整数
部へのくり上がりのあった場合は、加算器１１はオーバ
ーフローとなり、分周器３の分周比をＮからＮ＋１に変
更させる。これを分周器３から出力があるたびにくり返
す。こうすることにより、分周器３の出力１０パルス中
、Ａ個のパルスはＶＣＯ２の出力をＮ＋１分周したもの
、また１０−Ａ個のパルスはＮ分周したものとなる。よ
って、ＶＣＯ２の出力周波数をｆＶｃＯｓ基準信号１周
波数をｆ　ｒａｔとすると、分周器３の出力１０パルス
中に含まれるＶＣＯ２の出力波数Ｎｖ、。は Ｎｖｃｏ　”Ａ　’　　（Ｎ＋　１）　＋　（１０Ａ）
　　・Ｎ＝１０・Ｎ＋Ａ ここで分周器３が、１０パルス出力するのにかかる時間
をＴｏとすれば、 であるから、これよりｆ　ｒａｔとｆ　ＶＣＯとの比は
、ｆｖｃｏ＝　（Ｎ＋　　−）　・ｆｒ＊ｒ−Ｎ−Ａ−
ｆｒａｆ工０ となり、基準信号に対して、整数だけでなく、一一一一
といった分数をも含む周波数倍の出力が得られる。

〔発明が解決しようとする問題点〕

しかしながら、上記従来の周波数シンセサイザでは、基
準信号の分数倍の周波数が得られるといっても、その分
数の分母値は１０に固定されており、変更できない。変
更ができるのは分子値のみである。この従来の周波数シ
ンセサイザにおいて、分母値を決定しているのは、加算
器１１の進数、つまりオーバーフローを発生するまでの
値であり、上記従来例の様に１０進の加算器１１を用い
れば分母値は１０に、加算器１１の桁数を増すことで１
０″、また２進加算器を用いれば２７の値を分母とする
ことができる。従って例えば分母を３としたければ３進
の加算器を、７としたければ７進の加算器を用意すれば
よい。だが一般に２進と１０進以外の加算器は構成が複
雑となる上に、進数の変更もハードウェアの大巾な変更
を要する。このため、任意の値を分母とし、かつそれを
変更可能とするには、大規模なハードウェア構成となり
、コストもかかり、広い実装面積を要するという問題が
ある。しかも動作速度つまりクロックである基準信号の
周波数を高くできないといった問題もある。

本発明の目的は、この従来の周波数シンセサイザ中の加
算器の進数値による分数値分周比の分母値の制限をなく
し、任意の分母値の設定が可能で、かつ分母値の変更も
容易にでき、しかも簡素なハードウェア構成で実現でき
、さらに、基準信号周波数を高く採ることのできる分周
器制御回路を実現し、これにより、より広い周波数設定
範囲を有する周波数シンセサイザを提供することにある
。

〔問題点を解決するための手段〕

上記目的は、基準信号源と、出力信号源である電圧制御
発振器（ＶＣＯ）と、該電圧制御発振器出力に接続され
外部の制御により整数ＮもしくはＭの一方の分周比を選
択することができる分周器と、該分周器出力と前記基準
信号源からの基準信号との位相差を比較する位相比較器
とを備えて成り、この位相比較器の出力を帯域制限・増
幅して前記電圧制御発振器め周波数制御信号とすること
でＰＬＬ動作を行なう周波数シンセサイザにおいて、前
記分周器出力あるいは前記基準信号をクロツタとするカ
ウント手段と、前記分周器出力パルス中の所定数個のパ
ルスの抜取方法を記憶し前記カウント手段の出力により
該抜取方法が選択されるメモリ手段とを備えることで、
達成される。

〔作　用〕

基準信号周波数の分数倍の信号を出力する周波数シンセ
サイザは、ｖＣＯ出力を分周するにあたって一様に分周
するのではなく、分周比を変化させ、分周器出力パルス
Ａ個中Ｂ個に含まれるＶＣＯの出力パルス数をＮ個から
Ｍ個に変化させることにより、基準信号に対しＮ　＋　
−（Ｍ　−Ｎ）といった分数倍周波数の出力を得ている
。従来の周波数シンセサイザにおいては、分周器出力Ａ
個中Ｂ個をぬき取って分周比を変更させる手段として、
加算器とレジスタを用いているが、本発明においては、
いちいち計算するのではなく、あらかしめメモリ手段に
ぬき取りのプログラムを記憶させておき、分周器出力あ
るいは、基準信号をクロックとしてプログラムを進め、
その内容に従って分周器の分周比を変更することにより
、実現させる。このぬき取り方を記憶させるメモリ手段
が、ＲＯＭなりＲＡＭなりワイヤーマトリクスであり、
分周出力に従ってメモリ手段中のプログラムを進めて行
くものが、カウンタなりシフトレジスフ等のカウント手
段である。

〔実施例〕

以下、本発明の一実施例を図面を参照して説明する。

第１図は、カウント手段としてカウンタをメモリ手段と
してＲＯＭを使用した本発明の第１実施例に係る周波数
シンセサイザの構成図であり、第２図はＲＯＭの内容構
成図である。第１図において、１は基準信号源、２は電
圧制御発振Ｈ（ＶＣＯ）、３は分周器、４は位相比較器
、５はループフィルタ・アンプ、６はカウンタ、７はＲ
ＯＭである。カウンタ６は分周器３の出力をクロックと
し、ＲＯＭ７はカウンタ６の出力ＱＡ、ｑ、、Ｑｃ。

Ｑ、をてドレスＡｏ　、Ａ＋　、Ａｚ　、Ａｚ　として
Ｄｌ。

Ｄｏを出力し、出力り、はカウンタ６のリセット信号と
して使用し、出力り。は分周器６の分周比選択制御に使
用するようになっている。

斯かる構成により、分周器３の出力をクロックとしてカ
ウンタ６がカウントアンプし、ＲＯＭ７に記憶しである
分周プログラムを進めて行く。ＲＯＭ７の出力Ｄｏ、Ｄ
＋　のうち、Ｄｏは分周器３の分周比制御に用い、出力
に値“１”が現われると分周器３は分周比Ｎ＋１を選択
し、値“０”の時は分周比Ｎを選択する。また、Ｄ＋　
はカウンタ６のリセ・ットに用い、カウンタ６がカウン
トアツプしてＲＯＭ７のアドレスが“７”にまで進むと
値“ｌ”を出力し、次のクロック入力時に初期値である
“０”をカウンタ６にロードさせて、カウンタ６をリセ
ットさせる。従って、第２図に示す実施例では、カウン
タ６が一循する間に分周器３より出力された７個のパル
ス中、２個はＮ−１−１分周、５個はＮ分周したものと
なる。これにより、基準信号源１からの基準信号ｆ　ｒ
ｅｆとＶＣ○２の出力ｒ　ｖｃｏとの関係は、 ｆｖｃｏ　　＝　　（Ｎ＋　　　　　）　　φ　ｆｒａ
ｒとなる。この場合、分母値を決定しているのは、カウ
ンタ６のリセット信号の入っているアドレスであり、も
し分母値として“１１”を設定する場合は、ＲＯＭ７の
アドレス“１１”のり、に“ｌ”を書き込めばよい。ま
た、分子値はＲＯＭ７のアドレス“１”からリセット信
号の入っているアドレスまでのデーターＤ０のうち、い
（つに１”を書き込んだかにより定まる。この様に出力
周波数を変更するには、ＲＯＭ７の内容を書きかえるか
、あるいは、第３図のように、アドレス入力数の大きい
ＲＯＭ７’を用い、下位アドレスはカウンタ６より、上
位アドレスは外部制御回路より与えるようにし、ＲＯＭ
７には多くの分周パターンを記憶させ、上位アドレスに
て選択することも可能である。尚、ＲＯＭの代わりにＲ
ＡＭを使用できることはいうまでもない。

第４図は、カウント手段としてシフトレジスタをメモリ
手段としてワイヤーマトリクスを用いた本発明の第２実
施例に係る周波数シンセサイザの構成図である。

第４図において、シフトレジスタ８は、分周器３出力を
クロックとして、ｌクロークパルスを出力Ｑ、からＱ６
に順次シフトさせ、そしてＱ、にまでパルスが来ると再
度ＱＡにもどるといった、“７”クロック周期の循環動
作をさせである。シフトレジスタ８の出力のうち２つの
論理積をとるアンド回路Ｉ３の出力が分周器３の分周比
制御に用いてあり、１クロックパルスがこの分周比制御
に用いた出力に現われた時には分周器３の分周比をＮ　
＋　１に、それ以外の時は分周比をＮに設定する。

これにより、基準信号１とＶＣＯ２の出力との比は、前
記の実施例と同じ（、シフトレジスタ８が一循する間に
分周器３より出力される７個のパルス中、２個はＮ＋１
分周、５個はＮ分周されたちのとなり、 ｒｖｃ。＝　（Ｎ　＋　−）　　・ｆ　ｒｅｆとなる。

この場合、分母値を決定しているのは、シフトレジスタ
８の循環動作の周期であり、周期を変更するにはシフト
レジスタの段数を変化させればよい。例えば分母値とし
て“１１”を設定する場合は、シフトレジスタの段数を
さらに４段追加し、加えて４つのシフトレジスタの出力
をノア（ＮＯＲ）回路１２に入力する必要がある。また
逆に、分母値として“３”を採る場合、ノア回路１２に
人力しているシフトレジスタ８の出力本数を６木から２
本に減らせばよく、これにより等価的０こシフトレジス
タ８の段数が“７”から“３”に減ったことになり、循
環動作の周期は“３”となる。

分子値を決定しているのは、シフトレジスタ８の出力中
何本を分周器３の制御に用いたかであり、もし分母値を
“２”から“４”に変更する場合は、さらに２本のシフ
トレジスタ８の出力を、アンド回路１３に入力すればよ
い。この様に出力周波数を変更するには、シフトレジス
タ８の出力の、アンド回路１３．ノア回路１２への接続
の仕方を変えれば良く、この接続をスイッチもしくはゲ
ートを用いて任意の接続ができるようにすれば、容易に
変更することができるようになる。

このシフトレジスタとワイヤーマトリクスを用いた方法
は、分母値と同じ数の出力を有するシフトレジスタを必
要とするため、大きな分母値を採ることがむづかしいが
、カウンタとメモリを用いた方法に比べてメモリを使用
しない分だけ高速動作が可能であり、シフトレジスタに
１００にシリーズのＢＣＬを使用すれば、比較様の基準
信号として３００ＭＨｚの高周波信号を使用することも
可能である。

〔発明の効果〕

本発明によれば、基準信号周波数の分数値倍の信号を出
力する周波数シンセサイザにおいて、任意の値の分母値
３分子値を選択できるため、より細かな出力周波数の設
定が可能となり、従って水晶発振等の基準信号源の数を
減らすことができ、周波数シンセサイザの原価提言に効
果がある。また、ハードウェアも簡素でかつ高速動作に
好適なため、基準周波数を高くすることができるので、
周波数シンセサイザ出力のノイズ・スプリアスの低減に
も効果がある。

【図面の簡単な説明】

第１図は本発明の第１実施例に係る周波数シンセサイザ
の構成図、第２図は第１図に示すＲＯＭの内容構成図、
第３図は第１図に示すＲＯＭの代わりに大容量のＲＯＭ
を使用する場合の構成図、第４図は本発明の第２実施例
に係る周波数シンセサイザの構成図、第５図は従来の周
波数シンセサイザの構成図である。 １・・・基準信号源、２・・・ＶＣＯ１３・・・分周器
、４・・・位相比較器、５・・・ループフィルタ・アン
プ、６・・・カウンタ、７・・・ＲＯＭ、８・・・シフ
トレジスタ、１２・・・ノア（ＮＯＲ）回路、１３・・
・アンド回路。 代理人　弁理士　　秋　本　　正　実

Claims (1)

1. 【特許請求の範囲】 １、基準信号源と、出力信号源である電圧制御発振器と
   、該電圧制御発振器出力に接続され外部の制御により整
   数ＮもしくはＭの一方の分周比を選択することができる
   分周器と、該分周器出力と前記基準信号源からの基準信
   号との位相差を比較する位相比較器とを備えて成り、こ
   の位相比較器の出力を帯域制限・増幅して前記電圧制御
   発振器の周波数制御信号とすることでＰＬＬ動作を行な
   う周波数シンセサイザにおいて、前記分周器出力あるい
   は前記基準信号をクロックとするカウント手段と、前記
   分周器出力パルス中の所定数個のパルスの抜取方法を記
   憶し前記カウント手段の出力により該抜取方法が選択さ
   れるメモリ手段とを備えることを特徴とする周波数シン
   セサイザ。 ２、前記メモリ手段はＲＯＭであり、該ＲＯＭのアドレ
   ス１〜Ａのうち前記分周器の制御にあてるビットＢ個に
   値１を入れると共に残りのＡ−Ｂ個に値０を入れ、前記
   カウント手段として使用するカウンタのリセット信号と
   して前記ＲＯＭのアドレスＡに値１を入れ、前記分周器
   の制御入力がハイレベルのとき分周比Ｍをとるとすると
   、前記電圧制御発振器の出力周波数ｆ＿ｖ＿ｃ＿ｏと基
   準信号の周波数ｆ＿ｒ＿ｅ＿ｆとの比がｆ＿ｖ＿ｃ＿ｏ
   ＝｛Ｎ＋Ｂ／Ａ・（Ｍ−Ｎ）｝・ｆ＿ｒ＿ｅ＿ｆとなる
   ことを特徴とする特許請求の範囲第１項記載の周波数シ
   ンセサイザ。 ３、前記ＲＯＭのアドレスのうち、下位ビットは前記カ
   ウンタの出力に接続し、上位ビットは外部制御回路に接
   続し、該外部制御回路から与えるアドレス制御信号によ
   り前記分周器の制御パターンやカウンタのリセットのパ
   ターンを変更し、出力周波数を変更することを特徴とす
   る特許請求の範囲第２項記載の周波数シンセサイザ。 ４、前記メモリ手段はＲＡＭであり、該ＲＡＭのアドレ
   スを外部制御回路で変更することで前記分周器の制御パ
   ターンやカウンタのリセットのパターンを変更し、出力
   周波数を変更することを特徴とする特許請求の範囲第１
   項記載の周波数シンセサイザ。 ５、前記カウント手段としてシフトレジスタを使用し、
   前記メモリ手段としてワイヤーマトリクスを使用し、前
   記シフトレジスタ内にて１クロックパルスを１〜Ａまで
   循環して順次シフトさせ、該シフトレジスタの出力１〜
   ＡのうちＢ個の分周器の分周比制御に使用し、該分周比
   制御に用いた出力にパルスが現れた時に分周比をＭとす
   ることで、前記電圧制御発振器の出力周波数ｆ＿ｖ＿ｃ
   ＿ｏと基準信号の周波数ｆ＿ｒ＿ｅ＿ｆとの比がｆ＿ｖ
   ＿ｃ＿ｏ＝｛Ｎ＋Ｂ／Ａ・（Ｍ−Ｎ）｝・ｆ＿ｒ＿ｅ＿
   ｆとなることを特徴とする特許請求の範囲第１項記載の
   周波数シンセサイザ。