JPH01113995A - スタティック・ランダムアクセスメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はスタティック・ランダムアクセスメモリ（以下
、ＳＲＡＭという。）装置に関する。

［従来の技術］ 第３図は従来例のＳＲＡＭの回路図である。第３図にお
いて、スタティック・メモリセルｌは２個のインバータ
ＩＮＶＩ及びｒＮＶ２から構成さ、れ、インバータＩＮ
ＶＩの出力端子がインバータＩＮＶ２の入力端子に接続
されるとともに、イン／（−−ｙ　Ｉ　Ｎ　Ｖ　２の出
力端子がインバータＩＮＶＩの入力端子に接続される。

各インバータＩＮＶＩ及びＩＮＶ２はそれぞれ公知の通
りＰチャンネルＭＯＳ電界効果トランジスタ（以下、Ｍ
ＯＳＦＥＴという。）とＮチャンネルＭＯＳＦ’ＥＴか
らなり、各ＭＯ９ＦＥＴのゲート長及びゲート幅が等し
く大きさが同一である０Ｍ０９回路で構成される。この
メモリセルｌのインバータＩＮＶＩの入力端子とインバ
ータＩＮＶ２の出力端子との接続点１１は、ゲートがワ
ード線ＷＬに接続されるメモリセル選択用Ｎチャンネル
ＭＯ９ＦＥＴＱ、のソースに接続され、該ＭＯ９ＦＥＴ
Ｑ、のドレインはビット線ＢＬに接続される。一方、メ
モリセルｌのインバータＩＮＶＩの出力端子とインバー
タＩＮＶ２の入力端子との接続点１２は、ゲートがワー
ド線ＷＬに接続されるメモリセル選択用ＮチャンネルＭ
　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｔのソースに接続され、該Ｍ
ＯＳＦＥＴＱｔのドレインはビット線Ｗ「に接続される
。各ビット線ＢＬ及びＷ「は入出力回路２に接続される
。

以上のように構成されたＳＲＡ、Ｍにおいて、例えばい
ま、メモリセル１にデータ“ビが記憶されていて、接続
点１１が例えば＋５ｖである所定の正の直流電圧のＨレ
ベルであり、一方、接続点１２が例えばアース電位であ
るＬレベルであるとし、メモリセルｌのデータ“ビをデ
ータ“０”に書き換えるとき、ワード線ＷＬをＬレベル
からＩ−ルベルにしてＭＯ９Ｆ’ＥＴＱ、及Ｑ、をそれ
ぞれオンとした後、入出力回路２は所定の時間ビット線
ＢＬをＬレベルとするとともに、ビット線ＢＬを■（レ
ベルとし、さらにワード線ＷＬをＨレベルから再びＬレ
ベルに変換させる。これによって、メモリセルｌのデー
タの接続点２がＨレベルからＬレベルに遷移するととも
に、接続点！２がＬレベルから■４レベルに遷移し、従
って、メモリセルｌのデータが“１”から′０”に書き
換えられる。

［発明が解決しようとする問題点］ 上述の従来例のＳｒ’（ＡＭのメモリセルｌにおいては
、大きさが同一である２個のＣＭＯＳインバータＩＮＶ
Ｉ及びＩＮＶ２を用いているので、上記メモ、リセルｌ
の各インバータＩＮＶＩ及びＩＮｖ２への電源供給を開
始したとき、上記接続点ｌｌ及び１２の電位は一意に決
まらず、該メモリセルｌに記憶されるデータは、データ
”０“もしくは”ｌ”の不定であるという問題点があっ
た。

本発明の目的は、メモリセルへの電源供給時において、
メモリセルに所定のデータを一意に記憶させることがで
きるＳＲＡＭ装置を提供することにある。

［問題点を解決するための手段］ 本発明は、それぞれが電界効果トランジスタで構成され
た第１と第２のインバータ回路を逆並列関係に接続し２
個の接続点を有するメモリセルであって、一方のインバ
ータ回路の電界効果トランジスタのゲートの寸法と他方
のインバータ回路の電界効果トランジスタのゲートの寸
法を互いに異ならせ、もしくは上記第１と第２の各イン
バータ回路の２個の接続点の各静電容量を互いに異なら
せて、電源供給時に所定の２値データを記憶するメモリ
セルを備え、上記メモリセルの上記第１と第２のインバ
ータ回路の２個の上記接続点のうち少なくとも１個の接
続点を、ワード線の信号によって制御されるスイッチ回
路を介してビット線に接続したことを特徴とする。

また本発明は、上記スタティック・ランダムアクセスメ
モリ装置において、上記２本のビット線を何し、上記２
本のビット線間に別のスイッチ回路をさらに接続したこ
とを特徴とする。

［作用］ 前者のように構成することにより、電源供給時の接続点
１１．１２の電圧の上昇速度を異ならせることができ、
これによって電源供給時に２値データのうちのどちらか
一方のデータを記憶することができるとともに、上記ビ
ット線及び上記ワード線を用いて従来例と同様にデータ
の読み出し及び書き替えを行うことができる。

前者の構成に加えて、上記２本のビット線を有し、上記
２本のビット線間に別のスイッチ回路をさらに接続した
ので、電源供給後に上記別のスイッチ回路をオンとする
ことにより、メモリセルへの電源供、給後にデータの書
き替えを行った場合であっても、上記メモリセルに上記
所定の２値データを一意に記憶させて初期化させること
ができる。

［実施例］ 第１の実施例 第１図は、本発明の第１の実施例であるＳＲＡＭの回路
図であり、第１図において、第３図と同一のものについ
ては同一の符号を付している。このＳＲＡＭが第３図の
従来例のＳＲＡＭと異なるのは、メモリセルｌを、大き
さの異なるインバータＩＮＶｌａ及びＩＮＶ２ａから成
るメモリセルｌａに置き換え、メモリセルｌａの接続点
１１の電圧の上昇を接続点＋２の電圧の上昇より速くし
たこ生である。以下、上記相違点について詳細に説明す
る。

第１図において、メモリセル１ａは大きさの異なる２個
のインバータＥ　ＮＶ　ｌａ及びＩＮＶ２ａから構成さ
れ、インバータＩＮＶ１ａの出力端子がインバータＩ　
ＮＶ　２ａの入力端子に接続されるとともに、インバー
タＩＮＶ２ａの出力端子がＩＮＶｌａの入力端子に接続
される。各インバータＩＮＶ１ａ及び２ａは、従来例と
同様にＰチャンネルＭＯ９ＦＥＴとＮチャンネルＭＯＳ
ＦＥＴから成る０Ｍ０８回路から構成され、インバータ
ＩＮＶｌａの各ＭＯ８ＦＥＴのゲート長がインバータ■
ＮＶ２ａの各ＭＯ８ＦＥＴのゲート長よりも長くして形
成されるとともに、インバータＩＮＶ１ａの各ＭＯ８Ｆ
ＥＴのゲート幅がインバータＩＮＶ２ａの各ＭＯＳＦＥ
Ｔのゲート幅よりも狭くして形成される。これによって
、メモリセル！ａのインバータＩＮＶ１ａはインバータ
ｔｂよりも駆動力が大きくなり、電源供給時接続点１１
の電位の上昇を接続点１２の電位の上昇より速くなるの
で、電源供給直後において、接続点１１がＨレベルとな
り、一方、接続点１２がＬレベルとなり、データ“ｌ”
が該メモリセルｌａに記憶されて初期化される。なお、
第１図において、Ｃ１は接続点！ｌとアースとの間の静
電容量であり、Ｃ２は接続点１２とアースとの間の静電
容量であり、概ねＣｔ＝Ｃ２である。

以上の、ように構成することによって、メモリセルｌａ
への電源供給時において、接続点１１及び１２の各電圧
は、第４図に示すように、ともに上昇するが、上述のよ
うにメモリセルｌａにおいて、接続点！ｌの電圧の上昇
は接続点１２の電圧の上昇に比べて速く、従って、接続
点２の電圧は、接続点１２の電圧がデータが反転するた
めのインバータＩＮＶ２ａのしきい値電圧を超えるより
も前に、インバータ１ａのしきい値電圧を超える。

接続点１１がインバータＩＮＶ１ａのしきい値電圧を超
えると、インバータＩＮＶ１ｇは接続点１２にアース電
位を出力する。その結果、接続点１１はＩ（レベルの電
圧となり、一方、接続点１２はアース電位であるＬレベ
ルの電圧となり、従って、メモリセルｌａにデータ”１
”が記憶される。

なお、データの書き替え及びデータの読み出しの動作は
従来例のＳＲＡＭと同様である。

以上の第１の実施例において、インバータＩＮＶｌａの
各ＭＯＳＦＥＴのゲート長がインバータ［ＮＶ２ａの各
ＭＯ９Ｆ’ＥＴのゲート長よりも長くして形成されると
ともに、インバータＩＮＶＩａの各Ｍ　ＯＳ　Ｆ　Ｅ　
Ｔのゲート幅がインバータＩＮＶ２ａの各ＭＣ）ＳＦ’
ＥＴのゲート幅よりも狭くして形成されているが、これ
に限らず、上記構成関係においてインバータＩＮＶ１ａ
の各ＭＯ９Ｆ’ＥＴのゲート長だけをＩＮＶ２ａのゲー
ト長よりも長くして形成するか、又はＩＮＶｌａのゲー
ト幅だけをＩ　ＮＶ２ａのゲート幅よりも狭くして形成
して、２個のインバータの各ＭＯ９ＦＥＴを異なる大き
さにすることも可能である。これによって、電源供給時
メモリセル１ａの接続点１１の電位の上昇を接続点１２
の電位の上昇より速くし、メモリセルｌａへの電源供給
直後において、接続点１１７！Ｊ＜Ｈレベルとなり、一
方、接続点１２がＬレベルとなり、データ”ビが該メモ
リセルｌａに記憶されて初期化される。

また、インバータＩＮＶｌａの各ＭＯ９ＦＥＴのゲート
長をインバータ２ａの各ＭＯ９ＦＥＴのゲート長よりも
短くして形成するとともに、インバータＩＮＶ１ａの各
ＭＯＳＦ’ＥＴのゲート幅をイン！５−夕Ｉ　ＮＶ２ａ
の各ＭＯ９ＦＥＴのゲート幅よりも広く形成してもよく
、さらにインバータＩＮＶ１ａのゲート長だけをインバ
ータ１ＮＶ２ａのゲート長よりも短くして形成するか、
インバータＩＮＶ２ａのゲート幅だけをインバータｔＮ
Ｖ２ａのゲート幅よりも広くして形成して、２個のイン
バータｌ　ａ、　２　ａの各ＭＯ９ＦＥＴを異なる大き
さにすればよく、これによって、データ′０″が該メモ
リセル！ａに記憶されて初期化されることは明らかであ
る。

以上の実施例においては、メモリセルｌａ内の２個の各
ＭＯ９ＦＥＴのゲート長及び／又はゲート幅の寸法を互
いに異ならせることによって、メモリセルｌａへの電源
供給時において、データ′０”又は“ビの任意のデータ
をメモリセルｌａに記憶して初期化させているが、これ
に限らず、例えば接続点１１とアースとの距離と接続点
１２とアースとの距離を互いに異ならせて、もしくは接
続点１１の導体面積と接続点１２の導体面積を互いに異
ならせて、これにより接続点１１及び１２とそれぞれア
ースとの静電容量Ｃ１及−びＣ２を互いに異ならせるこ
とによって、メモリセルｌａへの電源供給時において、
データ”０“又は”ビの任意のデータをメモリセル１ａ
に記憶して初期化させることができる。例えばＣＩ＜０
２に設定した場合、電源供給時にメモリセル１ａにデー
タ″ｌ“を記憶させることができ、一方、ＣＩ＞Ｃ２と
設定した場合、電源供給時に上記メモリセルｌａにデー
タ”０”を記憶させることができる。また、この静電容
量Ｃ１及びＣ２は、アースとの間に限らず供給電源、そ
の他の任意の信号との静電容量でよいことは明らかであ
る。

以上説明したように、メモリセルｌａ内の２個の各ＭＯ
９ＦｆＥＴのゲート長及び／又はゲート幅の寸法を互い
に異ならせるか、もしくは静電容量Ｃ１と静電容量Ｃ２
を互いに異ならせることによって、メモリセルｌａへの
電源供給時において、データ”０″又は”ビの任意のデ
ータをメモリセルｌａに記憶して初期化させることがで
きる。従って、例えばＩＰＬ等のシステムの起動のため
に用いられ、電源供給直後において読み出されるデータ
を、このメモリセル１ａを用いたＳＲＡＭに予め記憶さ
せることができ、該ＳＲＡＭを擬似的なＲＯＭとして用
いることができるという利点がある。

以上の実施例において、ビット線が２本の場合について
述べているが、これに限らず、特願昭６２−１２１６４
２号において提案されたように、第１図の構成からＭＯ
ＳＦＥＴ　　Ｑ、及びビット線ＢＬを除去し、１本のビ
ット線ＢＬのみでＳＲＡＭを構成するようにしてもよい
。

夏ｌ曳寒鼻性 第２図は本発明の第２の実施例であるＳＲＡＭの回路図
であり、第２図において上述の図面と同一のものについ
ては同一の符号を付している。

このＳＲＡＭが第１図の第１の実施例のＳＲＡＭと異な
るのは、上述の第１の実施例に、さらにビット線ＢＬ及
びＢＬ間にＮチャンネルＭＯＳＦＥＴ　　Ｑａを接続す
るとともに、該ＭＯ８ＦＥＴＱ、のオン・オフを制御す
るための制御回路３およびスイッチ４を備えたことであ
る。以下、上記相異点について詳細に説明する。

第２図において、ビット線ＢＩＪ＜ＭＯＳＦＥＴＣ３の
ドレインに接続され、ビット線「「が該Ｍ　ＯＳ　Ｆ　
Ｅ　Ｔ　　Ｑ　ａのソースに接続される。ＭＯＳＦＥＴ
　　Ｃ３のゲートは制御回路３の制御信号出力端子に接
続される。該制御回路３は、スイッチ４を介してアース
に接続される。スイッチ４がオフとされているとき、制
御回路３は制御信号出力端子をＬレベルとし、一方、ス
イッチ４がオンとされたとき、制御回路３は制御信号出
力端子をトＩレベルとする。

以上のように構成されたＳＲＡＭにおいて、電源供給後
にデータの書き替えを行った場合に、該ＳＲＡＭに記憶
されるデータを電源供給時のデータに初期化するための
操作及び動作について説明する。

まず、ワード線ＷＬをＨレベルとし、これによって、Ｍ
　ＯＳ　Ｆ　ＥＴ　　Ｑ　ｌ及びＱ、をオンとした後、
スイッチ４をオンとする。このとき、制御回路３は制御
信号出力端子を［■レベルとし、ＭＯＳ　Ｐ　ＥＴ　　
Ｃ３をオンとする。これによって、ビット線ＢＬ及びπ
にＭ　ＯＳ　Ｆ　ＥＴ　　Ｑ　＋及びＱ、を介してそれ
ぞれ接続される接続点ｉｔおよび１２の電位が同一のＬ
レベルとされ、メモリセルｌａが電源供給時と同一の状
態になり、該メモリセルｌａが初期化される。従って、
該メモリセルｌａに、第１の実施例に示すように設定さ
れる所定のデーダ０“又は”ビを記憶して初期化するこ
とができる。これにより、メモリセル！ａへの電源供給
後にデータの書き替えを行った場合であっても、上記メ
モリセルｌａに所定のデータを一意に記憶させることが
できる。なお、初期化の動作が終了すれば、制御回路３
は制御信号出力端子をＬレベルとし、ＭＯＳＦＥＴ　　
Ｑ、をオフとし、データの読み出し及び書き替えが可能
な状態となる。

さらに、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　　Ｑ　ａを特定のワー
ド線ＷＬに接続されるメモリセルｌａのみに設けること
によって、複数のメモリセル１ａを備えるＳＲＡＭ装置
において、特定のメモリセルｌａのみを初期化するよう
に構成することができる。

［発明の効果］ 以上詳述したように本発明によれば、それぞれが電界効
果トランジスタで構成された第１と第２のインバータ回
路を逆並列関係に接続し２個の接続点を有するメモリセ
ルであって、一方のインバータ回路の電界効果トランジ
スタのゲートの寸法と他方のインバータ回路の電界効果
トランジスタのゲートの寸法を互いに異ならせ、もしく
は上記第１と第２の各インバータ回路の２個の接続点の
各静電容量を互いに異ならせたメモリセルを備えたので
、電源供給時に所定の２値データを上記メモリセルに記
憶することができる。従って、例えばＩＰＬ等のシステ
ムの起動のために用いられ、電源供給直後において読み
出されるデータを、上記ＳＲＡＭ装置に予め記憶させる
ことができ、該ＳＲＡＭ装置を擬似的なＲＯＭとして用
いることができるという利点がある。

また、上記の構成に加えて、上記２本のビット線を有し
、上記２本のビット線間に別のスイッチ回路をさらに接
続したので、電源供給後に上記別のスイッチ回路をオン
とすることにより、メモリセルへの電源供給後にデータ
の書き替えを行った場合であっても、上記メモリセルに
上記所定の２値データを一意に記憶させて初期化させる
ことができるという利点がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のＳＲＡＭの回路図、 第２図は本発明の第２の実施例のＳＲＡＭの回路図、 第３図は従来例のＳＲＡＭの回路図、 第４図は第１図及び第２図のＳＲＡＭにおける動作を示
す時間対接続点１１および１２の電圧特性のグラフであ
る。 ｌａ・・・メモリ゛セル、 ２・・・入出力回路、 Ｉ　ＮＶ　ｌ　ａ、　ｌ　ＮＶ　２ａ−インバータ、Ｑ
、、Ｑ、、Ｑ、・・・ＭＯ８電界効果トランジスタ、Ｂ
Ｌ、ＢＬ・・・ビット線、 ＷＬ・・・ワード線、 ＣＩ、Ｃ２・・・静電容量。 特　許　出　願　人　株式会社リコー 代　理　人　弁理士　前出　葆　ほか１名第１ｒ１！１

Claims (2)

【特許請求の範囲】
1. （１）それぞれが電界効果トランジスタで構成された第
   １と第２のインバータ回路を逆並列関係に接続し２個の
   接続点を有するメモリセルであって、一方のインバータ
   回路の電界効果トランジスタのゲートの寸法と他方のイ
   ンバータ回路の電界効果トランジスタのゲートの寸法を
   互いに異ならせ、もしくは上記第１と第２の各インバー
   タ回路の２個の接続点の各静電容量を互いに異ならせて
   、電源供給時に所定の２値データを記憶するメモリセル
   を備え、 上記メモリセルの上記第１と第２のインバータ回路の２
   個の上記接続点のうち少なくとも１個の接続点を、ワー
   ド線の信号によって制御されるスイッチ回路を介してビ
   ット線に接続したことを特徴とするスタティック・ラン
   ダムアクセスメモリ装置。
2. （２）上記２本のビット線を有し、上記２本のビット線
   間に別のスイッチ回路をさらに接続したことを特徴とす
   る特許請求の範囲第１項記載のスタティック・ランダム
   アクセスメモリ装置。