JPH01112742A - 半導体回路装置 - Google Patents

半導体回路装置

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JPH01112742A
JPH01112742A JP62270734A JP27073487A JPH01112742A JP H01112742 A JPH01112742 A JP H01112742A JP 62270734 A JP62270734 A JP 62270734A JP 27073487 A JP27073487 A JP 27073487A JP H01112742 A JPH01112742 A JP H01112742A
Authority
JP
Japan
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electrode
chip
size
semiconductor circuit
circuit device
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Pending
Application number
JP62270734A
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English (en)
Inventor
Hiroshi Nakatani
宏 中谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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Publication of JPH01112742A publication Critical patent/JPH01112742A/ja
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体回路Ｈｒｌｌに於ける、チップ及び基
板の相互接続用電極サイズに関する。
〔従来の技術〕
従来の半導体回路装置に於ける、チップ及び、基板間の
接続電極サイズは、チップサイズ、形伏にかかわらず、
同一サイズの電極構成となっていた。
〔発明が解決しようとする問題点〕
前述の様に、従来の半導体回路装置に於ては、外的な機
械的ストレス及び、外的な熱ストレス環境下での基板及
び、チップ構成材料の熱膨張係数の違いにより、相方の
接合点部位が破壊されるといった問題があり、特に、複
数で構成される、相互接合電極の中で、チップ中央部か
らの距離が長い接合電極程、−船釣に破壊され易い傾向
にあった。
〔問題点を解決するための手段〕
本発明は、この様な問題点を解決するもので、その目的
とするところは、従来の半導体回路装置に於て、前述の
ストレスの大きくなる領域、すなわち、チップ中央部か
らの距離に応じて、接合電極サイズを大きくすることに
より、接合強度の向上をはかり、接合部及び、ＴＬ極部
の破壊防止を提供することにある。
〔実施例〕
以下、本発明について、実施例に基づき詳細に説明する
。
第１図は、半１１バンプ電極付ＩＣチップと基板とを接
合した半導体回路装置の一実施例であり、チップ中央部
からＸ及びＸ′の両端に近づく程、チップ上半田バンプ
電極及び基板上電極の相互接合部のサイズを他より太き
（設けている。
第２図は、第１図に於けるｘ−ｘ’力方向断面図である
。
第３図、第４図は、従来の半導体回路装置を示す。
〔発明の効果〕
上述の如く、本発明によれば、従来の技術に於ける、チ
ップ及び、基板上に設けられた相互ｆｆｉ［接合部の中
で、破壊され易い電極部位のサイズを大きくとることで
、相互接合強度を高め電極部及び、接合部の破壊防止を
もたらすものである。
【図面の簡単な説明】
第１図は、本発明の半導体回路装置上面図。 第２図は、第１図に於けるｘ−ｘ’の断面図。 第３図は、従来の半導体回路装置上面図。 第４図は、第３図に於けるＹ−Ｙ’の断面図。 １・・・１＆板 ２・・・チップ ３・・・基板上電極 ４・・・チップ上ｆｆｉ極 以　　上 出願人　セイコーエプソン株式会社 Ｉ　Ｂ ￥！１３図 司２図 箋４区

Claims (1)

    【特許請求の範囲】
  1. 　チップ及び基板に設けられた、接合用電極に於て、チ
    ップ中央部からの距離により、接合電極の大きさを変え
    て接合することを特徴とする半導体回路装置。
JP62270734A 1987-10-27 1987-10-27 半導体回路装置 Pending JPH01112742A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5490040A (en) * 1993-12-22 1996-02-06 International Business Machines Corporation Surface mount chip package having an array of solder ball contacts arranged in a circle and conductive pin contacts arranged outside the circular array
JP2009279803A (ja) * 2008-05-21 2009-12-03 Seiko Epson Corp サーマルヘッドおよびサーマルプリンタ

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5490040A (en) * 1993-12-22 1996-02-06 International Business Machines Corporation Surface mount chip package having an array of solder ball contacts arranged in a circle and conductive pin contacts arranged outside the circular array
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