JPH01105666A - 同期検出回路 - Google Patents
同期検出回路Info
- Publication number
- JPH01105666A JPH01105666A JP62261561A JP26156187A JPH01105666A JP H01105666 A JPH01105666 A JP H01105666A JP 62261561 A JP62261561 A JP 62261561A JP 26156187 A JP26156187 A JP 26156187A JP H01105666 A JPH01105666 A JP H01105666A
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- JP
- Japan
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- circuit
- error voltage
- inputted
- voltage
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＰＬＬ回路を用い九外部同期機能をもつ画像
機器に係り、特に同期状態の検出を容易にする同期検出
回路に関する。
機器に係り、特に同期状態の検出を容易にする同期検出
回路に関する。
従来の装置は、特開昭５９−２１９０２６号公報に記載
のように電圧判定器及びその判定出力を記憶するメモリ
を設けており、メモリに必要なバックアップ電源等周辺
回路が多く、回路規模も大きくなるため１回路の経済性
、小形化を阻害する要因となってい友。
のように電圧判定器及びその判定出力を記憶するメモリ
を設けており、メモリに必要なバックアップ電源等周辺
回路が多く、回路規模も大きくなるため１回路の経済性
、小形化を阻害する要因となってい友。
上記従来技術は１位相比較器の出力電圧が非同期状態と
なる上限電圧、下限電圧を職別する電圧判定器を設け、
その判定器の出力が一度でも非同期状態を示す出力とな
る時、この出力をメモリに記憶させて、非同期を検出す
るため、電圧判定器やメモリの他、メモリのバックアッ
プ電源等周辺回路が多くなり１回路規模も大きくなって
、回路の経済性、小形化を妨げる一因になっていた。
なる上限電圧、下限電圧を職別する電圧判定器を設け、
その判定器の出力が一度でも非同期状態を示す出力とな
る時、この出力をメモリに記憶させて、非同期を検出す
るため、電圧判定器やメモリの他、メモリのバックアッ
プ電源等周辺回路が多くなり１回路規模も大きくなって
、回路の経済性、小形化を妨げる一因になっていた。
本発明の目的は、前記電圧判定器やメモリ及びその周辺
回路を、コンパレータと論理回路だけで構成し、回路を
簡略化することで、回路の経済性、小形化を図ることＫ
ある。
回路を、コンパレータと論理回路だけで構成し、回路を
簡略化することで、回路の経済性、小形化を図ることＫ
ある。
上記目的は、外部同期回路を構成するＰＬＩ、 ［ｉｉ
回路内のローパス・フィルタから出力される位相誤差電
圧（以下、単に誤差電圧と略す。）ｔ−１ＰＬＬ回路の
キャプチャレンジ範囲の誤差電圧と比較し、論理回路と
組み合わせることで達成される。
回路内のローパス・フィルタから出力される位相誤差電
圧（以下、単に誤差電圧と略す。）ｔ−１ＰＬＬ回路の
キャプチャレンジ範囲の誤差電圧と比較し、論理回路と
組み合わせることで達成される。
以下、 ＰＬＬ回路内のｐ−パス・フィルタで検出され
た誤差電圧と、ＰＬＬ回路のキャプチャレンジ範囲の誤
差電圧を比較することで同期検出を行う方法の原理につ
いて第１図、第２図を用いて説明する。
た誤差電圧と、ＰＬＬ回路のキャプチャレンジ範囲の誤
差電圧を比較することで同期検出を行う方法の原理につ
いて第１図、第２図を用いて説明する。
第１図は本発明の基本構成図である。位相比較器３とロ
ーパス・フィルタ４と電圧制御発振器５（以下、単にＶ
ＣＯと略す。）Ｋよりて構成されるＰＬＴ、回路とコン
パレータ７．７′及び論理回路１１から成る。
ーパス・フィルタ４と電圧制御発振器５（以下、単にＶ
ＣＯと略す。）Ｋよりて構成されるＰＬＴ、回路とコン
パレータ７．７′及び論理回路１１から成る。
第２図（ａ）、（ｂ）はＰＩ、Ｉ、回路にお−て周波数
対誤差電圧特性により定義されるロックレンジ（ｗ−ｗ
） とキャプチャレンジ（Ｗｓｌ、）Ｐ１２ｐ−ｐ を示し九ものである。キャプチャレンジとは、入力信号
の角周波数ｗ１がＶＣＯの自走角周波数Ｗ０より大きく
、ロックされていない状態の時、第２図（ｂ）のようＫ
ｗ、ｔ−ｗｏの方向に徐々に下げていＪｉｏツクする角
周波数をＷ、とする。次に、第２図（Ｊｌ）のようＫｗ
ｉはＷｏより小さく、シックされていない状態からＷ
、を徐々に上げていきロックする角周波ｌｌｋをＷ、と
すると、キャプチャレンジｊｍ Ｂ、ｊ ｗ ０−（ｗ
３−ｗ 、 ）ｐ−ｐで定義される。仁の際Ｍの誤差
電圧をｊＶ ｓ ｅ Ｗ 、の誤差電圧′ｔｊＶ、とす
ると、誤差電圧がノＶ、からｊＶ、の間で、ＰＬＬ回路
はロックがかかるので、よりて外部同期回路にも同期が
かかることになる。
対誤差電圧特性により定義されるロックレンジ（ｗ−ｗ
） とキャプチャレンジ（Ｗｓｌ、）Ｐ１２ｐ−ｐ を示し九ものである。キャプチャレンジとは、入力信号
の角周波数ｗ１がＶＣＯの自走角周波数Ｗ０より大きく
、ロックされていない状態の時、第２図（ｂ）のようＫ
ｗ、ｔ−ｗｏの方向に徐々に下げていＪｉｏツクする角
周波数をＷ、とする。次に、第２図（Ｊｌ）のようＫｗ
ｉはＷｏより小さく、シックされていない状態からＷ
、を徐々に上げていきロックする角周波ｌｌｋをＷ、と
すると、キャプチャレンジｊｍ Ｂ、ｊ ｗ ０−（ｗ
３−ｗ 、 ）ｐ−ｐで定義される。仁の際Ｍの誤差
電圧をｊＶ ｓ ｅ Ｗ 、の誤差電圧′ｔｊＶ、とす
ると、誤差電圧がノＶ、からｊＶ、の間で、ＰＬＬ回路
はロックがかかるので、よりて外部同期回路にも同期が
かかることになる。
位相比較器３で検出され九誤差電圧６はローパス・フィ
ルタ４で高周波成分が取シ除かれて誤差電圧６′ とな
る、コンパレータ７及び７′に基準電圧として誤差電圧
ノＶ、ｔ−８０）るしは？）Ｋ、誤差電圧ｊＶ、ｔ−９
（Ｔｏるいは８）Ｋ入力し、入力電圧としてコンパレー
タ７及び７′にローパス・フィルタ４から出力された誤
差電圧６′ヲ入力して、各々２人力を比較することで出
力端子１０及び１０′に＠Ｌルベルかｌ Ｈｌレベルが
出力される。この出力を論理回路１１（例えば、同期が
かかつている時に１０及び１０’にｓ Ｉｔ ｓレベル
が出力される場合、論理回路１１はＡｌＩＤ回路、＠Ｌ
ルベルが出力される場合、論理回路１１ｄＮＯＲ回路と
なる。）Ｋ入力することで出力端子１２０レベルによシ
同期がかかってｉるか否か検出できる。
ルタ４で高周波成分が取シ除かれて誤差電圧６′ とな
る、コンパレータ７及び７′に基準電圧として誤差電圧
ノＶ、ｔ−８０）るしは？）Ｋ、誤差電圧ｊＶ、ｔ−９
（Ｔｏるいは８）Ｋ入力し、入力電圧としてコンパレー
タ７及び７′にローパス・フィルタ４から出力された誤
差電圧６′ヲ入力して、各々２人力を比較することで出
力端子１０及び１０′に＠Ｌルベルかｌ Ｈｌレベルが
出力される。この出力を論理回路１１（例えば、同期が
かかつている時に１０及び１０’にｓ Ｉｔ ｓレベル
が出力される場合、論理回路１１はＡｌＩＤ回路、＠Ｌ
ルベルが出力される場合、論理回路１１ｄＮＯＲ回路と
なる。）Ｋ入力することで出力端子１２０レベルによシ
同期がかかってｉるか否か検出できる。
以下、本発明の実施例’ｆ：Ｈ像ミ１−ト回路を例にと
り、第５図により説明する。同ＴＩＡＫお−て。
り、第５図により説明する。同ＴＩＡＫお−て。
１は外部から入力される映像信号である。この映像信号
を同期分離回路１５で分離して得られた水平同期信号１
６と、ｖｃｏｓの出力を水平同期信号発生器２に入力し
て作った水平同期信号１７を位相比較器Ｓに入力し位相
比較を行う。水平同期信号１６．１７の位相差に応じて
検出された誤差電圧６社、ローパス・フィルタ４で平滑
され、ｖｃｏｓの発振周波数を制御する誤差電圧６′
となる。この誤差電圧６′金コンパレータ７及び７′に
入力し、めらかしめ基準電圧として入力している誤差電
圧８及び９０大きさと比較する。誤差電圧８及び９はＰ
ＬＬ回路にロックがかかつている時のキャプチャレンジ
に対応した電圧で、８には最小電圧。
を同期分離回路１５で分離して得られた水平同期信号１
６と、ｖｃｏｓの出力を水平同期信号発生器２に入力し
て作った水平同期信号１７を位相比較器Ｓに入力し位相
比較を行う。水平同期信号１６．１７の位相差に応じて
検出された誤差電圧６社、ローパス・フィルタ４で平滑
され、ｖｃｏｓの発振周波数を制御する誤差電圧６′
となる。この誤差電圧６′金コンパレータ７及び７′に
入力し、めらかしめ基準電圧として入力している誤差電
圧８及び９０大きさと比較する。誤差電圧８及び９はＰ
ＬＬ回路にロックがかかつている時のキャプチャレンジ
に対応した電圧で、８には最小電圧。
９には最大電圧を入力した。し九がりて、ＰＬＬ回路に
ロックがかかつている、すなわち外部同期回路に同期が
かかつている場合、コンパレータ７及び７′の出力端子
１０及び１Ｇ’には共に′Ｈルベルが出力される。この
２つのＩＨＩレベルをＡＮＤ回路１１に入力して出力端
子１２に″Ｈルベルを得られる。外部同期回路に同期が
かかつている場合に、出力端子１２Ｋ”Ｈ”レベルを得
るための、コンパレータの出力判定法や論３１回路１１
の選択は数多くあるが、こζでは第５図の方法を掲げて
−る。スイッチ１Ｓは、出力端子１２の出力によって制
御されるスイッチである。出力端子１２がＩＨ＠レベル
の場合、出力端子１４には映像信号が現われ、デイスプ
レィ装置１５には映像が表示される。外部同期回路に同
期がかかつてない場合、出力端子１２は°Ｌ０レベルと
なるので、スイッチ１３の出力１４には信号が現われず
、デイスプレィ装置１５には映像が表示されない。この
ように画像が安定するまで画面を消去させる画像ミエー
トを実現できる。
ロックがかかつている、すなわち外部同期回路に同期が
かかつている場合、コンパレータ７及び７′の出力端子
１０及び１Ｇ’には共に′Ｈルベルが出力される。この
２つのＩＨＩレベルをＡＮＤ回路１１に入力して出力端
子１２に″Ｈルベルを得られる。外部同期回路に同期が
かかつている場合に、出力端子１２Ｋ”Ｈ”レベルを得
るための、コンパレータの出力判定法や論３１回路１１
の選択は数多くあるが、こζでは第５図の方法を掲げて
−る。スイッチ１Ｓは、出力端子１２の出力によって制
御されるスイッチである。出力端子１２がＩＨ＠レベル
の場合、出力端子１４には映像信号が現われ、デイスプ
レィ装置１５には映像が表示される。外部同期回路に同
期がかかつてない場合、出力端子１２は°Ｌ０レベルと
なるので、スイッチ１３の出力１４には信号が現われず
、デイスプレィ装置１５には映像が表示されない。この
ように画像が安定するまで画面を消去させる画像ミエー
トを実現できる。
本発明によれば、ＰＬＬ回路を用いて外部から入力され
る映像信号の同期信号により、同期をかける外部同期回
路をもつ画像機器において、位相比較器の誤差電圧を利
用することで、コンパレータと論理回路のみで同期検出
回路が実現でき１回路の経済性の向上、小形化を図るこ
とができる。また、実施例で述べたように画像ミ轟−ト
等に応用できる。
る映像信号の同期信号により、同期をかける外部同期回
路をもつ画像機器において、位相比較器の誤差電圧を利
用することで、コンパレータと論理回路のみで同期検出
回路が実現でき１回路の経済性の向上、小形化を図るこ
とができる。また、実施例で述べたように画像ミ轟−ト
等に応用できる。
第１図は本発明の基本構成図、第２図（ａ） 、 （ｂ
）はＰＬＬ回路の入力信号の入力角周波数対誤差電圧特
性よシ定義されるキャプチャレンジを示し次説明図、第
３図は本発明の一実施例を示す回路図である。 符号の説明 ６′ ・・・誤差電圧、 ７．７′・・・コンパレータ。 ８．９・・・誤差電圧。 １１・・・論理回路。
）はＰＬＬ回路の入力信号の入力角周波数対誤差電圧特
性よシ定義されるキャプチャレンジを示し次説明図、第
３図は本発明の一実施例を示す回路図である。 符号の説明 ６′ ・・・誤差電圧、 ７．７′・・・コンパレータ。 ８．９・・・誤差電圧。 １１・・・論理回路。
Claims (1)
- １、位相比較器とローパス・フィルタと電圧制御発振器
からなるＰＬＬ回路を用いて外部から入力される映像信
号の同期信号により、同期をかける外部同期回路をもつ
画像機器において、前記ローパス・フィルタより出力さ
れる位相誤差電圧を、前記ＰＬＬ回路のキャプチャレン
ジ範囲の位相誤差電圧と比較することで外部から入力さ
れる映像信号に同期がかかつているかどうかを検出する
ことを特徴とする同期検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62261561A JPH01105666A (ja) | 1987-10-19 | 1987-10-19 | 同期検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62261561A JPH01105666A (ja) | 1987-10-19 | 1987-10-19 | 同期検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01105666A true JPH01105666A (ja) | 1989-04-24 |
Family
ID=17363612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62261561A Pending JPH01105666A (ja) | 1987-10-19 | 1987-10-19 | 同期検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01105666A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03120173U (ja) * | 1990-03-20 | 1991-12-10 | ||
| JPH1057309A (ja) * | 1996-04-15 | 1998-03-03 | Asahi Optical Co Ltd | 電子内視鏡に接続可能な映像信号処理装置 |
-
1987
- 1987-10-19 JP JP62261561A patent/JPH01105666A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03120173U (ja) * | 1990-03-20 | 1991-12-10 | ||
| JPH1057309A (ja) * | 1996-04-15 | 1998-03-03 | Asahi Optical Co Ltd | 電子内視鏡に接続可能な映像信号処理装置 |
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