JP7821079B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のパワー半導体素子では、半導体基板の表面に複数のリング状に形成されたＰ型拡散層から成る複数のガードリング層と、各ガードリング層上に絶縁膜を介して延びたフィールドプレートとを有する終端構造が、知られている。さらに、ガードリング層端部の電界緩和のために、低濃度のＰ型拡散層から成るリサーフ層が、ガードリング層の端部に形成されている場合もある。
上記のようにガードリング層およびフィールドプレートから成る終端構造では、フィールドプレートを長く伸ばすと、ガードリング層にかかる電界を分散させることによって高い耐圧を発揮できる。しかし、終端領域は、パワー半導体素子の機能に寄与しないため、フィールドプレートは短い方が好ましい。ただし、フィールドプレートを短くすると、外部チャージの影響を受けやすくなる。外部チャージは、パワー半導体素子を封止している樹脂内の不純物イオンや、外部から侵入する汚染物質等である。このような外部チャージは、高温多湿等の環境下で使用されているパワー半導体の終端領域に蓄積され、素子の耐圧変動を発生させて素子を破壊させる場合がある。したがって外部チャージの影響を受けにくく、チャージロバスト性が高いことは重要になる。また、フィールドプレートを短くしていくと、セル領域に接続されているガードリング層がブレークダウンポイントとなりやすい。一般にセル領域の近くに形成されたガードリング層でブレークダウンが発生すると、ブレークオーバー耐量が低下することが知られている。
特開２０２０－１７６７３号公報
本発明の実施形態は、ブレークオーバー耐量を悪化させずにチャージロバスト性を良好にすることが可能な半導体装置およびその製造方法を提供する。
一実施形態に係る半導体装置は、半導体基板と、半導体基板の表面側に設けられたセル領域と、半導体基板の表面側でセル領域の外側に設けられた終端領域と、を備える。終端領域は、セル領域を囲み、第１導電型不純物を含んだ複数の第１拡散層と、複数の第１拡散層の各々の外側に設けられ、第１導電型不純物の濃度が第１拡散層よりも低い複数の第２拡散層と、半導体基板の表面上で第１拡散層および第２拡散層に対向し、第１拡散層と電気的に接続され、外端部を有する導電層と、を有する。外端部の下側には、複数の第２拡散層のいずれかが存在する。
第１実施形態に係る半導体装置の概略的な構造を示す断面図である。 ガードリング層を形成する工程を示す断面図である。 リサーフ層を形成する工程を示す断面図である。 第１層間絶縁膜を形成する工程を示す断面図である。 第１開口部を形成する工程を示す断面図である。 第１導電膜を形成する工程を示す断面図である。 第１導電膜の一部を除去する工程を示す断面図である。 第２層間絶縁膜を形成する工程を示す断面図である。 第２開口部を形成する工程を示す断面図である。 第２導電膜を形成する工程を示す断面図である。 第２導電膜の一部を除去する工程を示す断面図である。 パッシベーション膜を形成する工程を示す断面図である。 Ｎ型バッファ層およびＰ型コレクタ層を形成する工程を示す断面図である。 比較例に係る半導体装置の構造を示す断面図である。 耐圧をシミュレーションした結果の一例を示すグラフである。 終端領域の全体に渡る電界分布をシミュレーションした結果の一例を示すグラフである。 終端領域のチャージロバスト性をシミュレーションした結果の一例を示すグラフである。 ブレークオーバー耐量をシミュレーションした結果の一例を示すグラフである。 第２実施形態に係る半導体装置の概略的な構造を示す断面図である。
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１実施形態）
図１は、第１実施形態に係る半導体装置の概略的な構造を示す断面図である。図１に示す半導体装置１は、トレンチゲート構造を有するＩＧＢＴである。この半導体装置１は、半導体基板１０の表面側にセル領域２０と、終端領域３０を備える。なお、半導体装置１は、トレンチゲートのＩＧＢＴに限定されず、例えばプレーナゲートのＩＧＢＴであってもよい。
半導体基板１０は、Ｐ型コレクタ層１１、Ｎ型バッファ層１２、Ｎ型ベース層１３と、を有する。以下、各層について説明する。
Ｐ型コレクタ層１１は、半導体基板１０の中で最下層に配置されている。Ｐ型コレクタ層１１は、ＩＧＢＴのコレクタとして機能する。Ｐ型コレクタ層１１の厚さは、例えば０．２μｍである。
Ｎ型バッファ層１２は、Ｐ型コレクタ層１１上に積層されている。Ｎ型バッファ層１２に含まれているＮ型不純物の濃度は、Ｎ型ベース層１３に含まれているＮ型不純物の濃度よりも高い。Ｎ型バッファ層１２の厚さは、例えば１μｍである。
Ｎ型ベース層１３は、Ｎ型バッファ層１２上に積層されている。Ｎ型ベース層１３の表面側には、セル領域２０および終端領域３０が設けられている。
まず、セル領域２０について説明する。セル領域２０は、Ｐ型ベース層２１と、ゲート電極２２と、ゲート絶縁膜２３と、Ｎ型エミッタ層２４と、を有する。
Ｐ型ベース層２１は、第３拡散層に相当し、半導体基板１０（Ｎ型ベース層１３）の表面に設けられている。Ｐ型ベース層２１のＰ型不純物濃度は、後述する終端領域３０のガードリング層のＰ型不純物の濃度よりも低い。
ゲート電極２２は、半導体基板１０の表面からＰ型ベース層２１を貫通してＮ型ベース層１３で終端している。ゲート電極２２は、例えばポリシリコンを含んでいる。
ゲート絶縁膜２３は、ゲート電極２２を、Ｎ型ベース層１３、Ｐ型ベース層２１、およびＮ型エミッタ層２４から電気的に絶縁している。ゲート絶縁膜２３は、例えば酸化シリコン（ＳｉＯ２）膜である。
Ｎ型エミッタ層２４は、Ｎ型不純物を含んだ第４拡散層に相当し、Ｐ型ベース層２１内でゲート絶縁膜２３を介してゲート電極２２と対向している。Ｎ型エミッタ層２４は、ＩＧＢＴのエミッタとして機能する。
次に、セル領域２０の外側に配置された終端領域３０について説明する。終端領域３０は、Ｎ型のＥＱＰＲ(EQuivalent-Potential Ring)層３００、第１ガードリング層３０１～第３ガードリング層３０３、第１リサーフ層３１１～第３リサーフ層３１３、第１フィールドプレート３２１、および第２フィールドプレート３２２を含む。終端領域３０において、第１ガードリング層３０１～第３ガードリング層３０３は、複数の第１拡散層に相当する。また、第１リサーフ層３１１～第３リサーフ層３１３は、複数の第２拡散層に相当する。さらに、第１フィールドプレート３２１は第１導電層に相当し、第２フィールドプレート３２２は第２導電層に相当する。
ＥＱＰＲ層３００は、終端領域３０で最も外側に配置されている。ＥＱＰＲ層３００に含まれているＮ型不純物の濃度は、Ｎ型ベース層１３に含まれているＮ型不純物の濃度よりも高い。ＥＱＰＲ層３００は、Ｐ型コレクタ層１１と同電位である。
第１ガードリング層３０１～第３ガードリング層３０３の各々は、セル領域２０を連続的に囲むリング状のＰ型拡散層で構成されている。各ガードリング層に含まれているＰ型不純物の濃度は、セル領域２０のＰ型ベース層２１に含まれているＰ型不純物の濃度よりも高い。なお、本実施形態では、３つのガードリング層が終端領域３０に設けられているが、ガードリング層の数は、複数であればよい。
第１ガードリング層３０１は、終端領域３０でセル領域２０に最も近く配置されている。第１ガードリング層３０１は、セル領域２０側でＰ型ベース層２１に接触している。また、第１ガードリング層３０１は、ＥＱＰＲ層３００側で第１リサーフ層３１１にも接触している。
第２ガードリング層３０２は、第１ガードリング層３０１と第３ガードリング層３０３との間に配置されている。
第３ガードリング層３０３は、第２ガードリング層３０２とＥＱＰＲ層３００との間に配置されている。
第１リサーフ層３１１～第３リサーフ層３１３は、第１ガードリング層３０１～第３ガードリング層３０３の外側（ＥＱＰＲ層３００側）に延びている。各リサーフ層は、Ｐ型拡散層で構成されている。
各リサーフ層のＰ型不純物濃度は、各ガードリング層のＰ型不純物濃度よりも低い。例えば、各ガードリング層のＰ型不純物濃度は１ｅ１８ｃｍ－３であり、各リサーフ層のＰ型不純物濃度は２．５ｅ１５ｃｍ－３である。ただし、各ガードリング層のＰ型不純物濃度は、Ｐ型コレクタ層１１とＮ型エミッタ層２４との間に高電圧が印加されても空乏化しない濃度であればよい。一方、各リサーフ層のＰ型不純物濃度は、上記高電圧の印加時に十分空乏化する濃度であればよい。
なお、本実施形態では、各リサーフ層は、各ガードリング層よりも薄い。すなわち、各リサーフ層は、半導体基板１０の表面から各ガードリング層よりも浅い位置に形成されている。しかし、各リサーフ層の厚さは、各ガードリング層と同じであってもよいし、各ガードリング層より大きくてもよい。また、本実施形態では、３つのリサーフ層が終端領域３０に設けられているが、リサーフ層の数は、ガードリング層の数に応じて適宜設定してよい。
第１リサーフ層３１１は、第１ガードリング層３０１と第２ガードリング層３０２との間に配置されている。本実施形態では、第１リサーフ層３１１は、第１ガードリング層３０１に接触している一方で、第２ガードリング層３０２から離間している。ただし、第１リサーフ層３１１も、第２ガードリング層３０２に接触していてもよい。
第２リサーフ層３１２は、第２ガードリング層３０２と第３ガードリング層３０３との間に配置されている。本実施形態では、第２リサーフ層３１２は、第２ガードリング層３０２および第３ガードリング層３０３から離間している。ただし、第２リサーフ層３１２は、第３ガードリング層３０３に接触していてもよいし、離間していてもよい。
第３リサーフ層３１３は、第３ガードリング層３０３とＥＱＰＲ層３００との間に配置されている。第３リサーフ層３１３は、第３ガードリング層３０３およびＥＱＰＲ層３００から離間している。ただし、第３リサーフ層３１３は、ＥＱＰＲ層３００に接触していてもよいし、離間していてもよい。
第１フィールドプレート３２１は、層間絶縁膜４０を介して各ガードリング層および各リサーフ層に対向している。第１フィールドプレート３２１は、例えばタングステン（Ｗ）等の金属で構成されている。第１フィールドプレート３２１は、各ガードリング層に電気的に接続されている。また、第１フィールドプレート３２１の外端部３２１ａの下側には、各リサーフ層が存在する。
第２フィールドプレート３２２は、層間絶縁膜４０を介して第１フィールドプレート３２１上に積層されている。第２フィールドプレート３２２は、例えばアルミニウム（Ａｌ）等の金属で構成されている。
第２フィールドプレート３２２も、各ガードリング層に電気的に接続されている。また、第２フィールドプレート３２２は、第１フィールドプレート３２１よりも長い。そのため、第２フィールドプレート３２２の外端部３２２ａは、第１フィールドプレート３２１の外端部３２１ａよりもＥＱＰＲ層３００側に位置する。第２フィールドプレート３２２の外端部３２２ａの下側にも、第１リサーフ層３１１～第３リサーフ層３１３のいずれかが存在する。また、第２フィールドプレート３２２は、第１フィールドプレート３２１よりも厚い。
なお、本実施形態では、各ガードリング層に第１フィールドプレート３２１および第２フィールドプレート３２２が設けられているが、フィールドプレートの積層数は、ガードリング層ごとに異なっていてもよい。
層間絶縁膜４０は、半導体基板１０の表面上に設けられている。層間絶縁膜４０は、例えば酸化シリコン膜で構成されている。層間絶縁膜４０内には、上述した第１フィールドプレート３２１および第２フィールドプレート３２２が設けられている。
以下、図２Ａ～図２Ｌを参照して、上述した第１実施形態に係る半導体装置の製造方法について説明する。ここでは、終端領域３０の製造工程を主に説明する。
まず、図２Ａに示すように、Ｎ型ベース層１３で構成された半導体基板１０ａの表面に、レジスト５０を形成する。レジスト５０は、第１ガードリング層３０１～第３ガードリング層３０３の形成箇所が開口するようにパターニングされている。続いて、レジスト５０の上方からボロン（Ｂ）イオンを照射する。このとき、レジスト５０の開口部を通過したボロンイオンが半導体基板１０ａの表面に注入される。続いて、アニール処理によりボロンを半導体基板１０ａの表面から拡散させる。これにより、第１ガードリング層３０１～第３ガードリング層３０３が形成される。その後、レジスト５０は、除去される。
次に、図２Ｂに示すように、半導体基板１０ａの表面に、レジスト６０を形成する。レジスト６０は、第１リサーフ層３１１～第３リサーフ層３１３の形成箇所が開口するようにパターニングされている。続いて、レジスト６０の上方からボロン（Ｂ）イオンを照射する。このとき、ボロンイオンの加速電圧は、各ガードリング層を形成する時の加速電圧よりも低く設定されている。これにより、各リサーフ層は、半導体基板１０ａの表面から各ガードリング層よりも浅い位置に形成される。また、各リサーフ層のボロン濃度は各ガードリング層のボロン濃度よりも低くなる。なお、レジスト６０をレジスト５０よりも厚くすることによっても、各リサーフ層を各ガードリング層よりも浅い位置に形成することができる。
レジスト６０の開口部を通過したボロンイオンは半導体基板１０ａの表面に注入される。続いて、アニール処理によりボロンを半導体基板１０ａの表面から拡散させる。これにより、第１リサーフ層３１１～第３リサーフ層３１３が形成される。その後、レジスト６０は、除去される。なお、各ガードリング層および各リサーフ層のアニール処理は、セル領域２０のＰ型ベース層２１の形成時に行ってもよい。
次に、セル領域２０を形成する。ここでは、例えば、イオン注入によって、Ｐ型ベース層２１およびＮ型エミッタ層２４を形成する。また、ＲＩＥ（Reactive Ion Etching）によって、Ｐ型ベース層２１を貫通してＮ型エミッタ層２４で終端するトレンチを形成する。このトレンチ内に、ＣＶＤ（Chemical Vapor Deposition）によって、ゲート絶縁膜２３およびゲート電極２２を順次に形成する。
次に、図２Ｃに示すように、各ガードリング層および各リサーフ層が形成された半導体基板１０ａの表面上に第１層間絶縁膜４１を形成する。第１層間絶縁膜４１は、層間絶縁膜４０の下層部分である。第１層間絶縁膜４１の厚さは、例えば１．１μｍである。第１層間絶縁膜４１の厚さは、第１ガードリング層３０１および第１リサーフ層３１１と、第１フィールドプレート３２１との間隔に相当する。
次に、図２Ｄに示すように、各ガードリング層の一部を露出させるように、第１層間絶縁膜４１を貫通する第１開口部４１１を形成する。第１開口部４１１は、第１フィールドプレート３２１の形成箇所に形成される。
次に、図２Ｅに示すように、第１層間絶縁膜４１上に第１導電膜７０を形成する。第１導電膜７０は、例えばＣＶＤによって形成されたタングステン膜である。第１導電膜７０の膜厚は、例えば３００ｎｍである。この工程では、第１開口部４１１は、第１導電膜７０によって充填される。第１開口部４１１の開口幅を可能な限り狭くすることによって、第１導電膜７０の表面をほぼ平坦にすることができる。
次に、図２Ｆに示すように、第１導電膜７０のうち、不要な箇所をＲＩＥで除去する。これにより、第１フィールドプレート３２１が完成する。また、第１開口部４１１に充填された第１導電膜７０は、第１フィールドプレート３２１を各ガードリング層に電気的に接続する第１コンタクトプラグとして機能する。
次に、図２Ｇに示すように、第１フィールドプレート３２１を覆うように、第１層間絶縁膜４１上に、第２層間絶縁膜４２を形成する。第２層間絶縁膜４２は、層間絶縁膜４０の中間層部分である。第２層間絶縁膜４２の厚さは、第１層間絶縁膜４１の厚さよりも大きければよく、例えば３μｍである。第２層間絶縁膜４２の厚さは、第１フィールドプレート３２１と第２フィールドプレート３２２との間隔に相当する。
次に、図２Ｈに示すように、各ガードリング層の一部を露出させるように、第１層間絶縁膜４１および第２層間絶縁膜４２を関する第２開口部４２１を形成する。第２開口部４２１は、第２フィールドプレート３２２の形成箇所に形成される。なお、第２開口部４２１は、第１フィールドプレート３２１の形成箇所に第１フィールドプレート３２１の一部を露出させるように第２層間絶縁膜４２を貫通して形成してもよい。
次に、図２Ｉに示すように、第２層間絶縁膜４２上に第２導電膜７１を形成する。第２導電膜７１は、例えばＰＶＤ（Physical Vapor Deposition）によって形成されたアルミニウム膜である。第２導電膜７１の膜厚は、例えば４μｍである。この工程では、第２開口部４２１は、第２導電膜７１によって充填される。
次に、図２Ｊに示すように、第２導電膜７１のうち、不要な箇所をＲＩＥで除去する。これにより、第２フィールドプレート３２２が完成する。また、第２開口部４２１に充填された第２導電膜７１は、第２フィールドプレート３２２を各ガードリング層に電気的に接続する第２コンタクトプラグとして機能する。
次に、図２Ｋに示すように、第２フィールドプレート３２２を覆うように、第２層間絶縁膜４２上にパッシベーション膜４３を形成する。パッシベーション膜４３は、層間絶縁膜４０の上層部分である。
最後に、半導体基板１０ａの裏面全体にＮ型バッファ層１２およびＰ型コレクタ層１１を順次に形成する。Ｎ型バッファ層１２は、例えばリン（Ｐ）イオンを半導体基板１０ａの裏面側に注入してアニール処理を行うことによって形成することができる。一方、Ｐ型コレクタ層１１は、ボロンイオンを半導体基板１０ａの裏面側に注入してアニール処理を行うことによって形成することができる。なお、Ｐ型コレクタ層１１は、終端領域３０には、形成しなくてもよい。また、Ｎ型バッファ層１２は、セル領域２０にも終端領域３０にも形成しなくてよい。
ここで、上述した第1実施形態に係る半導体装置１と比較する比較例に係る半導体装置について説明する。
図３は、比較例に係る半導体装置の構造を示す断面図である。本比較例では、第１実施形態に係る半導体装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
本比較例に係る半導体装置１００の終端領域３０にも、上述した半導体装置１の終端領域３０と同様に、第１ガードリング層３０１～第３ガードリング層３０３、第１リサーフ層３１１～第３リサーフ層３１３、第１フィールドプレート３２１および第２フィールドプレート３２２が設けられている。
しかし、半導体装置１００では、第１リサーフ層３１１～第３リサーフ層３１３が、第１ガードリング層３０１～第３ガードリング層３０３にそれぞれ接触している。また、各リサーフ層は、各フィールドプレートの外端部の下側には存在しない。半導体装置１００のように、複数のガードリング層および複数のフィールドプレート層から成る終端構造では、各フィールドプレートを長く伸ばして、各ガードリング層にかかる電界を分散させることによって、高い耐圧を発揮している。しかし、終端領域３０は、半導体装置１００の機能に寄与しないため、短終端化への要求が高く、各フィールドプレートの長さは、より短い方が好ましい。ただし、各フィールドプレートを短くすることによって半導体基板１０の表面の電界が高くなり、外部チャージの影響を受けやすくなる。したがって外部チャージの影響を受けにくく、チャージロバスト性が高いことは重要になる。
また、各フィールドプレートを短くしていくと、セル領域２０（活性領域）と接続している第１ガードリング層３０１（Ｐ型拡散領域）がブレークダウンポイントとなりやすい。一般に、セル領域２０の近くに配置された第１ガードリング層３０１でブレークダウンが発生すると、ブレークオーバー耐量が低下し得る。
一方、上述した本実施形態に係る半導体装置１では、各フィールドプレートが終端する外端部の下側には、第１リサーフ層３１１～第３リサーフ層３１３のいずれかが存在している。各リサーフ層は、各フィールドプレートと非接触であり、さらに第２リサーフ層３１２および第３リサーフ層３１３は、各ガードリング層とも非接触である。すなわち、第２リサーフ層３１２および第３リサーフ層３１３は、各フィールドプレートの下側全体に渡って存在するわけではないが、少なくとも外端部の下には存在する。本実施形態に係る半導体装置１は、このような終端構造を有することによって、半導体基板１０の表面で発生する高い電界を緩和することが可能になる。これにより、チャージロバスト性を改善することが可能である。
また、本実施形態では、セル領域２０に最も近く配置された第１ガードリング層３０１は、第１リサーフ層３１１に接触している。そのため、第１ガードリング層３０１のコーナー部における電界を緩和することが可能になる。これにより、第１ガードリング層３０１がブレークダウンポイントにならないので、ブレークオーバー耐量の劣化を抑制することができる。
図４は、本実施形態と比較例について、耐圧をシミュレーションした結果の一例を示すグラフである。図４において、横軸は、各リサーフ層のＰ型不純物濃度である。縦軸は、コレクタ－エミッタ間の耐圧である。なお、本実施形態と比較例との間で、各ガードリング層のＰ型不純物濃度は同じである。
図４に示すシミュレーション結果によれば、比較例の終端構造では、耐圧は、リサーフ層のＰ型不純物濃度に関わらずほとんど変化しない。一方、本実施形態の終端構造では、耐圧は、リサーフ層のＰ型不純物濃度に応じて変化する。このＰ型不純物濃度が低い場合には比較例と同等の耐圧を示しているが、Ｐ型不純物濃度が高くなると耐圧は低下する。これは、Ｐ型不純物濃度が高いと空乏化しにくく電界を負担する度合いが低下するためである。
本実施形態の終端構造では、リサーフ層を形成する領域が比較例よりも大きい。そのため、リサーフ層のＰ型不純物濃度を低くして空乏化しやすくすることによって、耐圧を維持できる。図４に示す例では、Ｐ型不純物濃度は２．５×１０１５ｃｍ－３以下とすることで高耐圧を維持できする。
図５は、本実施形態と比較例について、終端領域３０の全体に渡る電界分布をシミュレーションした結果の一例を示すグラフである。図５において、横軸は、セル領域２０と終端領域３０との境界を基準としたときの終端領域３０の横方向の位置を示す。縦軸は、終端領域３０における半導体基板１０の表面の電界を示す。
図５に示すシミュレーション結果によれば、本実施形態の終端構造は、比較例の終端構造と比較すると、電界のピーク値だけでなく、終端領域３０の全体に渡って電界を低減させることができる。
図６は、本実施形態と比較例について、終端領域３０のチャージロバスト性をシミュレーションした結果の一例を示すグラフである。図６において、横軸は、終端領域３０に蓄積される外部チャージの大きさを示す。縦軸は、終端領域３０の耐圧を示す。
図６に示すシミュレーション結果によれば、比較例の終端構造では、プラスチャージが蓄積した場合に耐圧が大幅に低下するが、本実施形態の終端構造では耐圧変動は小さくなっている。
図７は、本実施形態と比較例について、ブレークオーバー耐量をシミュレーションした結果の一例を示すグラフである。図７において、横軸は、コレクタ－エミッタ間の耐圧Ｖｃｅｓを示す。横軸は、コレクタ－エミッタ間のリーク電流Ｉｃｅｓを示す。
図７に示すシミュレーション結果によれば、比較例と本実施形態との間で電流の立ち上がり波形は、ほぼ等しい形状を示し、ブレークオーバー耐量の悪化を抑制できている。
以上説明した本実施形態によれば、第１ガードリング層３０１と第１リサーフ層３１１が接触している一方で、第２ガードリング層３０２および第３ガードリング層３０３は、各リサーフ層から離間している。これにより、第１ガードリング層３０１の電界は減少するが、第２ガードリング層３０２および第３ガードリング層３０３の電界は減少しないので、第１ガードリング層３０１がブレークダウンポイントとならない。これにより、ブレークオーバー耐量の悪化を回避できる。
また、各フィールドプレートの外端部の下側には、各リサーフ層が形成されている。これにより、各リサーフ層が半導体基板１０の表面付近の電界を緩和するので、チャージロバスト性を良好にすることができる。
（第２実施形態）
図８は、第２実施形態に係る半導体装置の概略的な構造を示す断面図である。図８では、上述した第１実施形態に係る半導体装置１と同様の構成要素には、同じ符号を付し、詳細な説明を省略する。
本実施形態に係る半導体装置２は、第１リサーフ層３１１が第１ガードリング層３０１から離間している点で第１実施形態に係る半導体装置１と異なる。しかし、第１ガードリング層３０１のコーナー部は、セル領域２０のＰ型ベース層２１に接続されているため、電界が最も高くなりやすい箇所である。そのため、何らかの電界緩和手段が必要になる。
そこで、本実施形態では、第１リサーフ層３１１から第１ガードリング層３０１を離間させる代わりに、第１ガードリング層３０１上に層間絶縁膜４０を介して第３フィールドプレート３２３を追加する。第３フィールドプレート３２３は、第１ガードリング層３０１上に形成された薄い層間絶縁膜上に成膜することができる。この層間絶縁膜の厚さは、第１ガードリング層３０１および第１リサーフ層３１１と第３フィールドプレート３２３との間隔に相当し、例えば６００ｎｍである。
第３フィールドプレート３２３は、例えばタングステン等の金属膜またはポリシリコン膜である。また、第３フィールドプレート３２３は、第１フィールドプレート３２１の下層に位置し、第１フィールドプレート３２１よりも短い。さらに、第３フィールドプレート３２３の外端部３２３ａの下側には、第１フィールドプレート３２１が存在している。
上記のような終端構造を有する本実施形態によれば、第１リサーフ層３１１が第１ガードリング層３０１から離間しても、第３フィールドプレート３２３が第１ガードリング層３０１のコーナー部の電界を緩和する。その結果、第１実施形態と同様に、第１ガードリング層３０１がブレークダウンポイントとならない。これにより、ブレークオーバー耐量の悪化を回避できる。
また、第３フィールドプレート３２３の外端部３２３ａの下側には、第１リサーフ層３１１が形成されている。これにより、第１リサーフ層３１１が、第１実施形態と同様に半導体基板１０の表面付近の電界を緩和するので、チャージロバスト性を良好にすることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１、２：半導体装置
１０：半導体基板
２０：セル領域
３０：終端領域
３０１：第１ガードリング層（第１拡散層）
３０２：第２ガードリング層（第１拡散層）
３０３：第３ガードリング層（第１拡散層）
３１１：第１リサーフ層（第２拡散層）
３１２：第２リサーフ層（第２拡散層）
３１３：第３リサーフ層（第２拡散層）
３２１：第１フィールドプレート（第１導電層）
３２１ａ：外端部
３２２：第２フィールドプレート（第２導電層）
３２２ａ：外端部
３２３：第３フィールドプレート（第３導電層）
３２３ａ：外端部

Claims (10)

  1. 半導体基板と、
    前記半導体基板の表面側に設けられたセル領域と、
    前記半導体基板の前記表面側で前記セル領域の外側に設けられた終端領域と、を備え、
    前記終端領域は、
    前記セル領域を囲み、第１導電型不純物を含んだ複数の第１拡散層と、
    前記複数の第１拡散層の各々の外側に設けられ、前記第１導電型不純物の濃度が前記第１拡散層よりも低い複数の第２拡散層と、
    前記半導体基板の前記表面上で前記第１拡散層および前記第２拡散層に対向し、前記第１拡散層と電気的に接続され、外端部を有する導電層と、を有し、
    前記外端部の下側には、前記複数の第２拡散層のいずれかが存在し、
    前記複数の第２拡散層は、第１層及び第２層を含み、
    前記第２層と前記セル領域との間に前記第１層は位置し、
    前記第２層は、前記複数の第１拡散層と非接触である、半導体装置。
  2. 複数の前記導電層が、絶縁膜を介して積層されている、請求項１に記載の半導体装置。
  3. 前記複数の導電層が、
    前記絶縁膜を介して前記第１拡散層および前記第２拡散層に対向する第１導電層と、
    前記絶縁膜を介して前記第１導電層上に積層され、前記第１導電層よりも長い第２導電層と、を有し、
    前記第１導電層の外端部および前記第２導電層の外端部の下側には、前記複数の第２拡散層のいずれかが存在する、請求項２に記載の半導体装置。
  4. 前記第１導電層が、タングステン（Ｗ）を含み、
    前記第２導電層が、アルミニウム（Ａｌ）を含んでいる、請求項３に記載の半導体装置。
  5. 前記複数の第１拡散層のうち、前記セル領域に最も近く配置された第１拡散層は、前記第２拡散層と接触している、請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 半導体基板と、
    前記半導体基板の表面側に設けられたセル領域と、
    前記半導体基板の前記表面側で前記セル領域の外側に設けられた終端領域と、を備え、
    前記終端領域は、
    前記セル領域を囲み、第１導電型不純物を含んだ複数の第１拡散層と、
    前記複数の第１拡散層の各々の外側に設けられ、前記第１導電型不純物の濃度が前記第１拡散層よりも低い複数の第２拡散層と、
    前記半導体基板の前記表面上で前記第１拡散層および前記第２拡散層に対向し、前記第１拡散層と電気的に接続され、外端部を有する導電層と、を有し、
    前記外端部の下側には、前記複数の第２拡散層のいずれかが存在し、
    複数の前記導電層が、絶縁膜を介して積層され、
    前記複数の導電層が、
    前記絶縁膜を介して前記第１拡散層および前記第２拡散層に対向する第１導電層と、
    前記絶縁膜を介して前記第１導電層上に積層され、前記第１導電層よりも長い第２導電層と、を有し、
    前記第１導電層の外端部および前記第２導電層の外端部の下側には、前記複数の第２拡散層のいずれかが存在し、
    前記複数の第１拡散層のうち、前記セル領域に最も近く配置された第１拡散層に電気的に接続され、前記絶縁膜を介して前記第１導電層の下に積層され、前記第１導電層よりも短い第３導電層と、を有し、
    前記第３導電層の外端部の下側には、前記複数の第２拡散層のうち、前記セル領域に最も近く配置された第１拡散層の外側に配置された第２拡散層が存在する、半導体装置。
  7. 前記第１導電層が、タングステン（Ｗ）を含み、
    前記第２導電層が、アルミニウム（Ａｌ）を含み、
    前記第３導電層が、タングステンまたはポリシリコンを含む、請求項６に記載の半導体装置。
  8. 前記複数の第１拡散層のうち、前記セル領域に最も近く配置された第１拡散層は、前記第２拡散層から離間している、請求項６または７に記載の半導体装置。
  9. 前記セル領域は、
    前記セル領域に最も近く配置された第１拡散層に接触し、前記第１導電型不純物の濃度が前記第１拡散層よりも低い第３拡散層と、
    前記半導体基板の表面から前記第３拡散層を貫通するゲート電極と、
    前記ゲート電極を前記第３拡散層から電気的に絶縁するゲート絶縁膜と、
    前記第３拡散層内で、前記ゲート絶縁膜を介して前記ゲート電極と対向し、第２導電型の不純物を含んだ第４拡散層と、
    を有する、請求項１に記載の半導体装置。
  10. 半導体基板と、前記半導体基板の表面側に形成されたセル領域と、前記半導体基板の前記表面側で前記セル領域の外側に形成された終端領域と、を備える半導体装置の製造方法であって、
    前記終端領域内に、前記セル領域を連続的に囲むように、第１導電型の不純物を含んだ複数の第１拡散層を形成し、
    前記終端領域内で前記複数の第１拡散層の各々の外側に、前記不純物の濃度が前記第１拡散層よりも低い複数の第２拡散層を形成し、
    前記半導体基板の前記表面上で絶縁膜を介して前記第１拡散層および前記第２拡散層に対向し、前記第１拡散層と電気的に接続され、外端部を有する導電層を形成することであって、前記外端部の下側に、前記複数の第２拡散層のいずれかが存在するように前記導電層を形成し、
    前記複数の第２拡散層は、第１層及び第２層を含み、
    前記第２層と前記セル領域との間に前記第１層を形成し、
    前記複数の第１拡散層と非接触に前記第２層を形成する、半導体装置の製造方法。
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