JP7781069B2 - 半導体装置 - Google Patents

Description

本開示は、半導体装置に関する。

近年、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などの半導体素子を備える半導体装置が知られている。たとえば、２つの半導体素子（第１半導体素子および第２半導体素子）を直列に接続し、各半導体素子のスイッチング動作により、直流電圧を交流電圧に変換する構成が知られている。また、このような半導体装置において、大きな許容電流を確保するために、複数の第１半導体素子を並列に接続し、かつ、複数の第２半導体素子を並列に接続した構成が知られている（たとえば特許文献１）。特許文献１に記載された構成では、並列に接続された複数の第１半導体素子と、並列に接続された複数の第２半導体素子とが備えられており、複数の第１半導体素子の各々と複数の第２半導体素子の各々とは直列に接続されている。各第１、第２半導体素子は、ＭＯＳＦＥＴで構成され、内蔵ダイオードを有している。

特開２０１６－２２５４９３号公報

特許文献１に記載の半導体装置において、複数の第１半導体素子および複数の第２半導体素子のスイッチング動作に伴い、各第１半導体素子および各第２半導体素子にサージ電流が流れることがある。このサージ電流は、各半導体素子の内蔵ダイオードに流れ、流れの方向は、各半導体素子の逆方向（内蔵ダイオードの順方向）である。このサージ電流による内蔵ダイオードへの過剰な通電は、各半導体素子の特性悪化（たとえばオン抵抗の増大）を招く。

上記事情に鑑み、本開示は、各半導体素子の内蔵ダイオードへの過剰な通電を抑制し、複数の半導体素子の特性悪化を抑制可能な半導体装置を提供することを一の課題とする。

本開示の半導体装置は、各々がスイッチング動作を行い、かつ、互いに電気的に並列接続された複数の第１半導体素子と；前記複数の第１半導体素子に対して電気的に逆並列に接続された１つ以上の第１整流素子と；前記複数の第１半導体素子の各々に導通する第１電力端子と；前記複数の第１半導体素子が接合された第１パッド部を含み、かつ、前記第１電力端子および前記複数の第１半導体素子に導通する第１導電体と、を備える。前記複数の第１半導体素子は、前記第１電力端子までの最短導通経路の長さが互いに異なる第１素子および第２素子を含む。前記第１素子の前記最短導通経路の長さは、前記第２素子の前記最短導通経路の長さよりも短い。前記第１パッド部は、前記複数の第１半導体素子のうち少なくとも前記第１素子が接合された第１部と、前記複数の第１半導体素子のうち少なくとも前記第２素子が接合された第２部と、を含む。前記第１整流素子の数は、前記第１半導体素子の数よりも少なく、前記１つ以上の第１整流素子のうちの１つは、前記第１部に配置されている。

本開示に基づく構成によれば、半導体素子の内蔵ダイオードへの過剰な通電を抑制し、半導体素子の特性悪化を抑制することができる。

第１実施形態にかかる半導体装置を示す斜視図である。 図１の斜視図において、放熱板およびケースを省略した図である。 第１実施形態にかかる半導体装置を示す平面図である。 図３の平面図において、放熱板およびケースを想像線で示した図である。 図４の一部を拡大した部分拡大図である。 図５の一部を拡大した部分拡大図である。 図４の一部を拡大した部分拡大図である。 第１実施形態にかかる半導体装置を示す正面図である。 第１実施形態にかかる半導体装置を示す側面図（左側面図）である。 第１実施形態にかかる半導体装置を示す側面図（右側面図）である。 第１実施形態にかかる半導体装置を示す底面図である。 図４のＸＩＩ－ＸＩＩ線に沿う断面図である。 図６のＸＩＩＩ－ＸＩＩＩ線に沿う切断端面図である。 図６のＸＩＶ－ＸＩＶ線に沿う切断端面図である。 第１実施形態にかかる半導体装置の回路構成の一例を示す回路図である。 第２実施形態にかかる半導体装置を示す平面図である。 第３実施形態にかかる半導体装置を示す平面図である。 第４実施形態にかかる半導体装置を示す平面図である。 第５実施形態にかかる半導体装置を示す平面図である。

本開示の半導体装置の好ましい実施の形態について、図面を参照して、以下に説明する。以下の説明において、同一あるいは類似の構成要素に、同じ符号を付して、重複する説明を省略する。

図１～図１５は、第１実施形態にかかる半導体装置Ａ１を示している。半導体装置Ａ１は、複数の半導体素子１０Ａ，１０Ｂ、複数の整流素子２０Ａ，２０Ｂ、支持部材３、複数の電力端子４１，４２，４３Ａ，４３Ｂ、一対の信号端子４４Ａ，４４Ｂ、複数の検出端子４５Ａ，４５Ｂ，４６，４７、複数の接続部材５１，５２，５３Ａ，５３Ｂ，５４Ａ，５４Ｂ，５５Ａ，５５Ｂ，５６Ａ，５６Ａ，５７Ａ，５７Ｂ，５８、放熱板７０およびケース７１を備えている。

図１は、半導体装置Ａ１を示す斜視図である。図２は、図１の斜視図において、放熱板７０およびケース７１を省略した図である。図３は、半導体装置Ａ１を示す平面図である。図４は、図３の平面図において、放熱板７０およびケース７１をそれぞれ想像線（二点鎖線）で示した図である。図５は、図４の一部を拡大した部分拡大図である。図６は、図５の一部を拡大した部分拡大図である。図７は、図４の一部を拡大した部分拡大図である。図８は、半導体装置Ａ１を示す正面図である。図９は、半導体装置Ａ１を示す側面図（左側面図）である。図１０は、半導体装置Ａ１を示す側面図（右側面図）である。図１１は、半導体装置Ａ１を示す底面図である。図１２は、図４のＸＩＩ－ＸＩＩ線に沿う断面図である。図１３は、図６のＸＩＩＩ－ＸＩＩＩ線に沿う切断端面図である。図１４は、図６のＸＩＶ－ＸＩＶ線に沿う切断端面図である。図１５は、半導体装置Ａ１の回路構成の一例を示す回路図である。

説明の便宜上、互いに直交する３つの方向を、ｘ方向、ｙ方向、ｚ方向とする。ｚ方向は、半導体装置Ａ１の厚さ方向である。ｘ方向は、半導体装置Ａ１の平面図（図３，４参照）における左右方向である。ｙ方向は、半導体装置Ａ１の平面図（図３，４参照）における上下方向である。ｘ方向の一方をｘ１方向、ｘ方向の他方をｘ２方向とする。同様に、ｙ方向の一方をｙ１方向、ｙ方向の他方をｙ２方向とし、ｚ方向の一方をｚ１方向、ｚ方向の他方をｚ２方向とする。以下の説明において、「平面視」とは、ｚ方向に見たときをいう。ｚ方向は「厚さ方向」の一例である。また、ｘ方向は「第１方向」の一例であり、ｙ方向は「第２方向」の一例であるが、本開示がこれに限定されるわけではない。

放熱板７０は、図１１および図１２に示すように、平面視矩形状の板状である。放熱板７０は、熱伝導率の高い材料で構成されており、たとえば、銅または銅合金からなる。放熱板７０の表面にニッケルめっきが施されていてもよい。放熱板７０のｚ１方向側の表面には、必要に応じて、冷却部材（たとえばヒートシンク）が取り付けられる。図１２に示すように、支持部材３は、当該放熱板７０上に載置されている。

ケース７１は、図１および図３から理解されるように、およそ直方体である。ケース７１は、電気絶縁性を有し、かつ耐熱性に優れた合成樹脂から構成されており、たとえばＰＰＳ（ポリフェニレンサルファイド）からなる。ケース７１は、平面視において放熱板７０とおよそ同じ大きさの矩形状である。ケース７１は、放熱板７０のｚ２方向側の表面に固定された枠部７３と、この枠部７３に固定された天板７２とを備えている。天板７２は、図１および図１２に示すように、枠部７３のｚ２方向側の開口を閉鎖する。天板７２は、図１２に示すように、枠部７３のｚ１方向側を閉鎖する放熱板７０と対向している。天板７２、放熱板７０および枠部７３によって、回路収容空間（複数の半導体素子１０Ａ，１０Ｂ、複数の整流素子２０Ａ，２０Ｂおよび支持部材３などを収容する空間）がケース７１の内部に区画されている。

枠部７３は、図３に示すように、ｘ方向に離間した一対の側壁７３１，７３２およびｙ方向に離間した一対の側壁７３３，７３４を有する。一対の側壁７３１，７３２はそれぞれ、平面視において、ｙ方向に延びる。側壁７３２は、側壁７３１よりもｘ２方向に位置する。一対の側壁７３３，７３４はそれぞれ、平面視において、ｘ方向に延びる。側壁７３４は、側壁７３３よりもｙ２方向に位置する。側壁７３３は、一対の側壁７３１，７３２のｙ１方向側の各端縁部に繋がり、側壁７３４は、一対の側壁７３１，７３２のｙ２方向側の各端縁部に繋がる。

側壁７３１の外面には、図１、図３および図９に示すように、２つの端子台７７１，７７２が形成されている。２つの端子台７７１，７７２は、ｙ方向に沿って配置されている。端子台７７１は、電力端子４３Ａの一部を覆っており、かつ、ｚ２方向側の表面に電力端子４３Ａの一部が配置されている。端子台７７２は、電力端子４３Ｂの一部を覆っており、かつ、ｚ２方向側の表面に電力端子４３Ｂの一部が配置されている。平面視において、端子台７７１は、側壁７３１の長さ方向（ｙ方向）中央に対して、ｙ２方向側に配置されており、端子台７７２は、側壁７３１の長さ方向（ｙ方向）中央に対して、ｙ１方向側に配置されている。これらの端子台７７１，７７２は、側壁７３１と一体的に形成されている。

側壁７３２の外面には、図１、図３および図１０に示すように、２つの端子台７７３，７７４が形成されている。２つの端子台７７３，７７４は、ｙ方向に沿って配置されている。端子台７７３は、電力端子４１の一部を覆っており、かつ、ｚ２方向側の表面に電力端子４１の一部が配置されている。端子台７７４は、電力端子４２の一部を覆っており、かつ、ｚ２方向側の表面に電力端子４２の一部が配置されている。平面視において、端子台７７３は、側壁７３２の長さ方向（ｙ方向）中央に対して、ｙ２方向に配置されており、端子台７７４は、側壁７３２の長さ方向（ｙ方向）中央に対して、ｙ１方向側に配置されている。これらの端子台７７３，７７４は、側壁７３２と一体的に形成されている。各端子台７７１～７７４には、たとえばナット（図示略）が埋設されている。当該ナットは、そのネジ穴の中心軸線がｚ方向に一致する。

図１、図３および図８～１０に示すように、枠部７３のｚ２方向側の表面における４つの角部分にはそれぞれ、凹部７４が形成されている。凹部７４の底壁は、底壁を貫通する取付用貫通孔７５が形成されている。取付用貫通孔７５には、筒状金属部材７６が嵌め込まれた状態で固定されている。放熱板７０には、取付用貫通孔７５に連通する取付用貫通孔（図１１参照）が形成されている。半導体装置Ａ１は、ケース７１の取付用貫通孔７５および放熱板７０の取付用貫通孔を挿通する締結具（たとえばボルト）によって、取付対象の所定の固定位置に固定される。これらの取付用貫通孔７５を利用して、上記ヒートシンクなどの冷却手段が取り付けられてもよい。

複数の半導体素子１０Ａ，１０Ｂはそれぞれ、図１５に示すように、たとえばＭＯＳＦＥＴである。各半導体素子１０Ａ，１０Ｂは、ＭＯＳＦＥＴではなく、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor FET）を含む電界効果トランジスタ、あるいは、ＩＧＢＴのようなバイポーラトランジスタなどであってもよい。各半導体素子１０Ａ，１０Ｂは、図示しない内蔵ダイオードを有している。各半導体素子１０Ａ，１０Ｂは、たとえばＳｉＣ（炭化ケイ素）からなる。各半導体素子１０Ａ，１０Ｂは、ＳｉＣの代わりに、Ｓｉ（シリコン）、ＧａＡｓ（ヒ化ガリウム）あるいはＧａＮ（窒化ガリウム）などから構成されていてもよい。各半導体素子１０Ａ，１０Ｂは、平面視において、たとえば矩形状である。

複数の半導体素子１０Ａ，１０Ｂはそれぞれ、図１３および図１４に示すように、素子主面１００ａおよび素子裏面１００ｂを有する。各半導体素子１０Ａ，１０Ｂにおいて、素子主面１００ａと素子裏面１００ｂとは、ｚ方向に離間する、素子主面１００ａは、ｚ２方向を向き、素子裏面１００ｂは、ｚ１方向を向く。

複数の半導体素子１０Ａ，１０Ｂはそれぞれ、図６、図１３および図１４に示すように、第１電極１１、第２電極１２、第３電極１３および第４電極１４を有する。各半導体素子１０Ａ，１０Ｂにおいて、第１電極１１、第３電極１３および第４電極１４は、素子主面１００ａに形成されており、第２電極１２は、素子裏面１００ｂに形成されている。各半導体素子１０Ａ，１０ＢがＭＯＳＦＥＴである例において、第１電極１１はソース電極であり、第２電極１２はドレイン電極であり、第３電極１３はゲート電極であり、第４電極１４はソースセンス電極（ソース電流検出用電極）である。各半導体素子１０Ａ，１０Ｂが有する内蔵ダイオードは、アノードが第１電極１１（ソース電極）に接続され、カソードが第２電極１２（ドレイン電極）に接続される。各半導体素子１０Ａ，１０Ｂは、第３電極１３（ゲート電極）に駆動信号（たとえばゲート電圧）が入力されると、この駆動信号に応じて導通状態と遮断状態とが切り替わる。この導通状態と遮断状態とが切り替わる動作をスイッチング動作という。導通状態では、第２電極１２（ドレイン電極）から第１電極１１（ソース電極）に電流が流れ、遮断状態では、この電流が流れない。半導体装置Ａ１は、複数の半導体素子１０Ａ，１０Ｂのスイッチング動作により、２つの電力端子４１，４２間に入力される直流電圧をたとえば交流電圧に変換する。

半導体装置Ａ１は、たとえばハーフブリッジ型のスイッチング回路として構成される。この場合、複数の半導体素子１０Ａは、半導体装置Ａ１の上アーム回路を構成し、複数の半導体素子１０Ｂは、半導体装置Ａ１の下アーム回路を構成する。よって、各半導体素子１０Ａと各半導体素子１０Ｂとは、直列に接続され、ブリッジを構成する。図２、図４および図１５に示す例では、半導体装置Ａ１は、１０個の半導体素子１０Ａと１０個の半導体素子１０Ｂとを含む。半導体素子１０Ａ，１０Ｂの数は、本構成に限定されず、半導体装置Ａ１に要求される性能に応じて適宜変更される。

複数の半導体素子１０Ａはそれぞれ、図４～図７、図１２および図１３に示すように、支持部材３に搭載されている。図４に示す例では、複数の半導体素子１０Ａは、たとえばｘ方向に沿って配置され、互いに離間している。各半導体素子１０Ａは、図示しない導電性接合材（たとえば焼結銀や焼結銅などの焼結金属、銀や銅などの金属ペースト材、あるいは、はんだなど）を介して、支持部材３（後述の導電体３１）に導通接合されている。各半導体素子１０Ａは、導電体３１に接合された際、素子裏面１００ｂが導電体３１に対向する。

複数の半導体素子１０Ａは、図４～図７に示すように、第１素子１０１Ａおよび第２素子１０２Ａを含む。第１素子１０１Ａと第２素子１０２Ａとは、電力端子４１までの最短導通経路の長さが互いに異なる。第１素子１０１Ａは、当該最短導通経路が第２素子１０２Ａよりも短い。半導体装置Ａ１では、複数の半導体素子１０Ａのうち、電力端子４１までの最短導通経路が最も短い半導体素子１０Ａを第１素子１０１Ａとし、複数の半導体素子１０Ａのうち、電力端子４１までの最短導通経路が最も長い半導体素子１０Ａを第２素子１０２Ａとしている。なお、複数の半導体素子１０Ａのうちの２つの半導体素子１０Ａにおいて、電力端子４１までの最短導通経路が短い方を第１素子１０１Ａとし、電力端子４１までの最短導通経路が長い方を第２素子１０２Ａとすれば、第１素子１０１Ａは電力端子４１までの最短導通経路が最も短い半導体素子１０Ａでなくてもよく、また、第２素子１０２Ａは電力端子４１までの最短導通経路が最も長い半導体素子１０Ａでなくてもよい。

複数の半導体素子１０Ｂはそれぞれ、図４～図７、図１２および図１４に示すように、支持部材３に搭載されている。図４に示す例では、複数の半導体素子１０Ｂは、たとえばｘ方向に沿って配置され、互いに離間している。各半導体素子１０Ｂは、図示しない導電性接合材（たとえば焼結銀や焼結銅などの焼結金属、銀や銅などの金属ペースト材、あるいは、はんだなど）を介して、支持部材３（後述の導電体３２）に導通接合されている。各半導体素子１０Ｂは、導電体３２に接合された際、素子裏面１００ｂが導電体３２に対向する。図４および図５に示す例では、ｙ方向に見て、複数の半導体素子１０Ａと複数の半導体素子１０Ｂとは重なっているが、これらが重なっていなくてもよい。

複数の半導体素子１０Ｂは、図４～図７に示すように、第３素子１０１Ｂおよび第４素子１０２Ｂを含む。第３素子１０１Ｂと第４素子１０２Ｂとは、電力端子４１までの最短導通経路の長さが互いに異なる。第４素子１０２Ｂは、当該最短導通経路が第３素子１０１Ｂよりも短い。半導体装置Ａ１では、複数の半導体素子１０Ｂのうち、電力端子４１までの最短導通経路が最も短い半導体素子１０Ｂを第３素子１０１Ｂとし、複数の半導体素子１０Ｂのうち、電力端子４１までの最短導通経路が最も長い半導体素子１０Ｂを第４素子１０２Ｂとしている。なお、複数の半導体素子１０Ｂのうちの２つの半導体素子１０Ｂにおいて、電力端子４１までの最短導通経路が短い方を第３素子１０１Ｂとし、電力端子４１までの最短導通経路が長い方を第４素子１０２Ｂとすれば、第３素子１０１Ｂは電力端子４１までの最短導通経路が最も短い半導体素子１０Ｂでなくてもよく、また、第４素子１０２Ｂは電力端子４１までの最短導通経路が最も長い半導体素子１０Ｂでなくてもよい。

複数の整流素子２０Ａ，２０Ｂはそれぞれ、たとえばダイオードである。各半導体素子１０Ａ，１０ＢがＭＯＳＦＥＴで構成された例においては、当該ダイオードとしては、図１５に示すように、たとえばショットキーバリアダイオードが用いられる。また、各半導体素子１０Ａ，１０ＢがＩＧＢＴで構成された場合には、ファーストリカバリダイオードが用いられる。各整流素子２０Ａ，２０Ｂは、ダイオードに限定されず、整流作用のある電子部品であればよく、たとえば各半導体素子１０Ａ，１０Ｂのスイッチング動作に合わせてスイッチング動作されるトランジスタであってもよい。

複数の整流素子２０Ａ，２０Ｂはそれぞれ、図１３および図１４に示すように、素子主面２００ａおよび素子裏面２００ｂを有する。各整流素子２０Ａ，２０Ｂにおいて、素子主面２００ａと素子裏面２００ｂとは、ｚ方向に離間する、素子主面２００ａは、ｚ２方向を向き、素子裏面２００ｂは、ｚ１方向を向く。

各整流素子２０Ａ，２０Ｂは、図１３および図１４に示すように、第１電極２１および第２電極２２を有する。第１電極２１は、素子主面２００ａに形成されており、第２電極２２は、素子裏面２００ｂに形成されている。各整流素子２０Ａ，２０Ｂがダイオード（たとえばショットキーバリアダイオード）である例において、第１電極２１はアノード電極であり、第２電極２２はカソード電極である。

整流素子２０Ａは、図１５に示すように、各半導体素子１０Ａに対して、電気的に逆並列に接続されている。この逆並列接続とは、各半導体素子１０Ａの順方向電流と、整流素子２０Ａの順方向電流とが逆向きで並列に接続された状態であり、具体的には、各半導体素子１０Ａの第１電極１１（ソース電極）に対して、整流素子２０Ａの第１電極２１（アノード電極）が接続され、各半導体素子１０Ａの第２電極１２（ドレイン電極）に対して、整流素子２０Ａの第２電極２２（カソード電極）が接続されている。これにより、整流素子２０Ａの第１電極２１（アノード電極）は、各半導体素子１０Ａの第１電極１１（ソース電極）に導通し、整流素子２０Ａの第２電極２２（カソード電極）は、各半導体素子１０Ａの第２電極１２（ドレイン電極）に導通する。各半導体素子１０Ａのスイッチング動作に伴いサージ電圧が発生した際、整流素子２０Ａに順方向電流（サージ電流）が流れ、各半導体素子１０Ａに印加されるサージ電圧が抑制される。図４に示す例では、整流素子２０Ａは、第１素子１０１Ａに隣接している。半導体装置Ａ１は、１つ整流素子２０Ａを備えているが、整流素子２０Ａの数が複数の半導体素子１０Ａの数よりも少なければ、１つ以上の整流素子２０Ａを備えていてもよい。

整流素子２０Ｂは、図１５に示すように、各半導体素子１０Ｂに対して、電気的に逆並列に接続されている。この逆並列接続とは、各半導体素子１０Ｂの順方向電流と、整流素子２０Ｂの順方向電流とが逆向きで並列に接続された状態であり、具体的には、各半導体素子１０Ｂの第１電極１１（ソース電極）に対して、整流素子２０Ｂの第１電極２１（アノード電極）が接続され、各半導体素子１０Ｂの第２電極１２（ドレイン電極）に対して、整流素子２０Ｂの第２電極２２（カソード電極）が接続されている。これにより、整流素子２０Ｂの第１電極２１（アノード電極）は、各半導体素子１０Ｂの第１電極１１（ソース電極）に導通し、整流素子２０Ｂの第２電極２２（カソード電極）は、各半導体素子１０Ｂの第２電極１２（ドレイン電極）に導通する。各半導体素子１０Ｂのスイッチング動作に伴いサージ電圧が発生した際、整流素子２０Ｂに順方向電流（サージ電流）が流れ、各半導体素子１０Ｂに印加されるサージ電圧が抑制される。図４に示す例では、整流素子２０Ｂは、第３素子１０１Ｂに隣接している。半導体装置Ａ１は、１つの整流素子２０Ｂを備えているが、整流素子２０Ｂの数が複数の半導体素子１０Ｂよりも少なければ、１つ以上の整流素子２０Ｂを備えていてもよい。

支持部材３は、複数の半導体素子１０Ａ，１０Ｂおよび複数の整流素子２０Ａ，２０Ｂを支持する。支持部材３は、複数の半導体素子１０Ａ，１０Ｂおよび複数の整流素子２０Ａ，２０Ｂと、複数の電力端子４１，４２，４３Ａ，４３Ｂ、一対の信号端子４４Ａ，４４Ｂおよび複数の検出端子４５Ａ，４５Ｂ，４６，４７との導通経路をなす。支持部材３は、絶縁基板３０、複数の導電体３１～３３、一対の導電体３４Ａ，３４Ｂ、一対の導電体３５Ａ，３５Ｂおよび一対の導電体３６を含む。

絶縁基板３０は、電気絶縁性を有する。絶縁基板３０の構成材料は、たとえば熱伝導性に優れたセラミックスである。このようなセラミックスとしては、たとえばＡｌＮ（窒化アルミニウム）、ＳｉＮ（窒化ケイ素）、Ａｌ₂Ｏ₃（酸化アルミニウム）などが用いられる。絶縁基板３０は、たとえば平板状である。

絶縁基板３０は、図１２～図１４に示すように、主面３０１および裏面３０２を有する。主面３０１と裏面３０２とは、ｚ方向において離間している。主面３０１は、ｚ２方向を向き、裏面３０２は、ｚ１方向を向く。

複数の導電体３１～３３、一対の導電体３４Ａ，３４Ｂ、一対の導電体３５Ａ，３５Ｂおよび一対の導電体３６は、図４および図１２に示すように、絶縁基板３０の主面３０１に配置されている。複数の導電体３１～３３、一対の導電体３４Ａ，３４Ｂ、一対の導電体３５Ａ，３５Ｂおよび一対の導電体３６は、たとえば金属層である。複数の導電体３１～３３、一対の導電体３４Ａ，３４Ｂ、一対の導電体３５Ａ，３５Ｂおよび一対の導電体３６は、たとえば銅または銅合金からなる。複数の導電体３１～３３、一対の導電体３４Ａ，３４Ｂ、一対の導電体３５Ａ，３５Ｂおよび一対の導電体３６は、銅または銅合金の代わりに、アルミニウムまたはアルミニウム合金などで構成されていてもよい。複数の導電体３１～３３、一対の導電体３４Ａ，３４Ｂ、一対の導電体３５Ａ，３５Ｂおよび一対の導電体３６は、互いに離間している。

導電体３１は、複数の半導体素子１０Ａが搭載される。導電体３１は、電力端子４１に導通する。導電体３１は、第１パッド部３１１、第１接合部３１２および延出部３１３を含む。第１パッド部３１１、第１接合部３１２および延出部３１３は、互いに繋がっており、一体的に形成されている。

第１パッド部３１１は、複数の半導体素子１０Ａが接合され、複数の半導体素子１０Ａの各第２電極１２（ドレイン電極）に導通する。第１パッド部３１１は、第１接合部３１２からｘ方向に沿って延びている。図４などに示す例では、第１パッド部３１１は、ｘ方向が長手方向の帯状である。複数の半導体素子１０Ａは、当該第１パッド部３１１上において、ｘ方向に沿って配置されている。第１パッド部３１１は、図４、図１２および図１３に示すように、第１接合面３１１ｚを有する。第１接合面３１１ｚは、ｚ２方向を向き、ｘ－ｙ平面に略平行する。第１接合面３１１ｚは、複数の半導体素子１０Ａの各々が接合される。

第１パッド部３１１は、第１部３１１ａおよび第２部３１１ｂを含む。第１部３１１ａと第２部３１１ｂとは互いに繋がる。第１部３１１ａは、少なくとも第１素子１０１Ａが接合されている。図４～図７に示す例では、第１部３１１ａには、複数の半導体素子１０Ａのうち、電力端子４１までの最短導通経路が相対的に短い５つの半導体素子１０Ａ（第１素子１０１Ａを含む）が接合されている。また、第１部３１１ａには、整流素子２０Ａが接合されている。特に、図５に示す例では、整流素子２０Ａは、第１部３１１ａと第１接合部３１２とに跨って接合されている。第２部３１１ｂは、少なくとも第２素子１０２Ａが接合されている。図４～図７に示す例では、第２部３１１ｂには、複数の半導体素子１０Ａのうち、電力端子４１までの最短導通経路が相対的に長い５つの半導体素子１０Ａ（第２素子１０２Ａを含む）が接合されている。また、第２部３１１ｂには、整流素子２０Ａが接合されていない。図４に示す例では、第１パッド部３１１をｘ方向におよそ半分に分け、電力端子４１に近い方を第１部３１１ａとし、電力端子４１から遠い方を第２部３１１ｂとしている。なお、複数の半導体素子１０Ａの数が、奇数である場合、ｘ方向中央に配置される半導体素子１０Ａは、第１部３１１ａまたは第２部３１１ｂのいずれに接合されていてもよい。第１パッド部３１１における第１部３１１ａと第２部３１１ｂとの各領域は、図４に示す例に限定されず、次のように設定してもよい。電力端子４１までの最短導通経路が相対的に異なる２つの半導体素子１０Ａのうち、当該最短導通経路が短い半導体素子１０Ａが接合される領域を第１部３１１ａとして、当該最短導通経路が長い半導体素子１０Ａが接合される領域を第２部３１１ｂとしてもよい。あるいは、複数の半導体素子１０Ａのうちの次の条件を満たす半導体素子１０Ａが接合された領域を第１部３１１ａとして、残りの領域を第２部３１１ｂとしてもよい。その条件とは、電力端子４１までの各最短導通経路の長さが、これらの各最短導通経路の長さの平均よりも小さいものである。第１接合面３１１ｚは、第１部３１１ａおよび第２部３１１ｂの各上面（ｚ２方向を向く面）により構成される。

第１接合部３１２は、図４～図６などに示すように、電力端子４１が接合されている。第１接合部３１２は、ｙ方向を長手方向とする帯状である。第１接合部３１２は、第１パッド部３１１のｘ２方向側の端縁に繋がっている。このため、第１素子１０１Ａは、複数の半導体素子１０Ａのうち最もｘ２方向に位置する半導体素子１０Ａである。一方、第２素子１０２Ａは、複数の半導体素子１０Ａのうち最もｘ１方向に位置する半導体素子１０Ａである。

延出部３１３は、図７に示すように、第１パッド部３１１のｘ１方向側の端部からｙ方向に延びている。図７に示す例では、延出部３１３は、平面視において、導電体３２（後述の第２接合部３２２）と導電体３４Ａおよび導電体３５Ａとの間に挟まれて配置されている。

導電体３２は、複数の半導体素子１０Ｂが搭載される。導電体３２は、各電力端子４３Ａ，４３Ｂに導通する。導電体３２は、第２パッド部３２１および第２接合部３２２を含む。第２パッド部３２１および第２接合部３２２は、互いに繋がっており、一体的に形成されている。

第２パッド部３２１は、複数の半導体素子１０Ｂが接合され、複数の半導体素子１０Ｂの各第２電極１２（ドレイン電極）に導通する。また、第２パッド部３２１は、複数の接続部材５１がそれぞれ接合されており、各接続部材５１を介して各半導体素子１０Ａの第１電極１１（ソース電極）に導通する。第２パッド部３２１は、第２接合部３２２からｘ方向に沿って延びている。図４などに示す例では、第２パッド部３２１は、ｘ方向が長手方向の帯状である。複数の半導体素子１０Ｂは、当該第２パッド部３２１上において、ｘ方向に沿って配置されている。第２パッド部３２１は、図４、図１２および図１４に示すように、第２接合面３２１ｚを有する。第２接合面３２１ｚは、ｚ２方向を向き、ｘ－ｙ平面に略平行する。第２接合面３２１ｚは、複数の半導体素子１０Ｂの各々が接合される。

第２パッド部３２１は、第３部３２１ａおよび第４部３２１ｂを含む。第３部３２１ａと第４部３２１ｂとは互いに繋がる。第３部３２１ａは、少なくとも第３素子１０１Ｂが接合されている。図４～図７に示す例では、第３部３２１ａには、複数の半導体素子１０Ｂのうち、電力端子４１までの最短導通経路が相対的に短い５つの半導体素子１０Ｂ（第３素子１０１Ｂを含む）が接合されている。また、第３部３２１ａには、整流素子２０Ｂが接合されている。特に、整流素子２０Ｂは、平面視において、第３部３２１ａのうちのｘ方向において電力端子４１に近い端縁と第３素子１０１Ｂとの間に位置する。第４部３２１ｂは、少なくとも第４素子１０２Ｂが接合されている。図４～図７に示す例では、第４部３２１ｂには、複数の半導体素子１０Ｂのうち、電力端子４１までの最短導通経路が相対的に長い５つの半導体素子１０Ｂ（第４素子１０２Ｂを含む）が接合されている。また、第４部３２１ｂには、整流素子２０Ｂが接合されていない。図４に示す例では、第２パッド部３２１をｘ方向におよそ半分に分け、電力端子４１に近い方を第３部３２１ａとし、電力端子４１から遠い方を第４部３２１ｂとしている。なお、複数の半導体素子１０Ｂの数が、奇数である場合、ｘ方向中央に配置される半導体素子１０Ｂは、第３部３２１ａまたは第４部３２１ｂのいずれに接合されていてもよい。第２パッド部３２１における第３部３２１ａと第４部３２１ｂとの各領域は、図４に示す例に限定されず、次のように設定してもよい。電力端子４１までの最短導通経路が相対的に異なる２つの半導体素子１０Ｂのうち、当該最短導通経路が短い半導体素子１０Ｂが接合される領域を第３部３２１ａとし、当該最短導通経路が長い半導体素子１０Ｂが接合される領域を第４部３２１ｂとしてもよい。あるいは、複数の半導体素子１０Ｂのうちの次の条件を満たす半導体素子１０Ｂが接合された領域を第３部３２１ａとし、残りの領域を第４部３２１ｂとしてもよい。その条件とは、電力端子４１までの各最短導通経路の長さが、これらの各最短導通経路の長さの平均よりも小さいものである。第２接合面３２１ｚは、第３部３２１ａおよび第４部３２１ｂの各上面（ｚ２方向を向く面）により構成される。

第２接合部３２２は、図４および図７に示すように、一対の電力端子４３Ａ，４３Ｂが接合されている。第２接合部３２２は、ｙ方向を長手方向とする帯状である。第２接合部３２２は、第２パッド部３２１のｘ１方向側の端縁に繋がっている。

導電体３３は、電力端子４２に導通する。図４に示すように、導電体３３は、第３パッド部３３１および第３接合部３３２を含む。第３パッド部３３１および第３接合部３３２は、互いに繋がっており、一体的に形成されている。

第３パッド部３３１は、複数の接続部材５２がそれぞれ接合されており、各接続部材５２を介して各半導体素子１０Ｂの第１電極１１（ソース電極）に導通する。第３パッド部３３１は、第３接合部３３２からｘ方向に沿って延びている。図４に示す例では、第３パッド部３３１は、ｘ方向が長手方向の帯状である。第３パッド部３３１は、図４および図１２に示すように、第３接合面３３１ｚを有する。第３接合面３３１ｚは、ｚ２方向を向き、ｘ－ｙ平面に略平行する。第３接合面３３１ｚは、複数の接続部材５２の各々が接合される。

第３パッド部３３１は、図５～図７に示すように一対の分離部３３１ａ、連結部３３１ｂおよびスリット３３１ｃを含む。一対の分離部３３１ａは、スリット３３１ｃによってｙ方向に分離されている。一対の分離部３３１ａの一方には、複数の接続部材５２が接合されており、一対の分離部３３１ａの他方は、第３接合部３３２に繋がっている。一対の分離部３３１ａは、ｙ方向に見て、第１部３１１ａおよび第３部３２１ａに重なる。つまり、スリット３３１ｃは、ｙ方向に見て、第１部３１１ａおよび第３部３２１ａに重なる。連結部３３１ｂは、一対の分離部３３１ａにそれぞれ繋がっており、一対の分離部３３１ａを連結する。連結部３３１ｂには、複数の接続部材５２が接合されている。第３接合面３３１ｚは、一対の分離部３３１ａおよび連結部３３１ｂの各上面（ｚ２方向を向く面）により構成される。

第３接合部３３２は、図５および図６に示すように、電力端子４２が接合されている。第３接合部３３２は、ｙ方向を長手方向とする帯状である。第３接合部３３２は、第３パッド部３３１のｘ２方向側の端縁に繋がっている。特に、第３接合部３３２は、第３パッド部３３１の一対の分離部３３１ａの一方（図５に示す例ではｙ１方向側の分離部３３１ａ）に繋がっている。

一対の導電体３４Ａ，３４Ｂはそれぞれ、各半導体素子１０Ａ，１０Ｂの第３電極１３（ゲート電極）に導通する。導電体３４Ａは、図５～図７に示すように、各接続部材５４Ａを介して、各半導体素子１０Ａの第３電極１３（ゲート電極）に導通する。導電体３４Ｂは、図５～図７に示すように、各接続部材５４Ｂを介して、各半導体素子１０Ｂの第３電極１３（ゲート電極）に導通する。

一対の導電体３５Ａ，３５Ｂはそれぞれ、各半導体素子１０Ａ，１０Ｂの第４電極１４（ソースセンス電極）に導通する。導電体３５Ａは、図５～図７に示すように、各接続部材５５Ａを介して、各半導体素子１０Ａの第４電極１４（ソースセンス電極）に導通する。導電体３５Ｂは、図５～図７に示すように、各接続部材５５Ｂを介して、各半導体素子１０Ｂの第４電極１４（ソースセンス電極）に導通する。

図４～図６に示す例では、一対の導電体３６はそれぞれ、何も接続されていないが、半導体装置Ａ１と異なる構成において、たとえばサーミスタ（図示略）が接続される。当該サーミスタは、一対の導電体３６を跨って配置される。

複数の電力端子４１，４２，４３Ａ，４３Ｂ、一対の信号端子４４Ａ，４４Ｂ、複数の検出端子４５Ａ，４５Ｂ，４６，４７はそれぞれ、一部がケース７１から露出する。

２つの電力端子４１，４２は、電源に接続され、電源電圧（たとえば直流電圧）が印加される。たとえば、電力端子４１は正極（Ｐ端子）であり、電力端子４２は負極（Ｎ端子）である。２つの電力端子４１，４２は、互いに離間し、ｙ方向に沿って配置されている。よって、複数の半導体素子１０Ａおよび複数の半導体素子１０Ｂはそれぞれ、電力端子４１と電力端子４２とが並ぶ方向（ｙ方向）に直交する方向（ｘ方向）に配列されている。

電力端子４１は、図１５に示すように、複数の半導体素子１０Ａに導通する。電力端子４１は、図２および図４に示すように、先端部４１１、基部４１２および立上部４１３を含む。先端部４１１は、端子台７７３のｚ２方向側の表面に沿って形成されている。基部４１２は、先端部４１１のｚ１方向側において先端部４１１と平行に配置されている。立上部４１３は、先端部４１１のｙ１方向側端縁部と基部４１２のｙ１方向側端縁部とを連結している。基部４１２の大部分と立上部４１３とは、側壁７３２および端子台７７３の内部に埋め込まれている。基部４１２のｘ２方向側端縁部には、ケース７１の内方に向かって突出する櫛歯部４１４が形成されている。櫛歯部４１４は、図４～図６に示すように、導電体３１の第１接合部３１２に接合されている。この接合は、導電性接合材（たとえばはんだまたは焼結金属など）を用いた接合、レーザ接合、あるいは、超音波接合などのいずれの手法であってもよい。この接合により、電力端子４１は、導電体３１を介して、複数の半導体素子１０Ａの各々に導通する。

電力端子４２は、図１５に示すように複数の半導体素子１０Ｂに導通する。電力端子４２は、図２および図４に示すように、先端部４２１、基部４２２および立上部４２３を含む。先端部４２１は、端子台７７４のｚ２方向側の表面に沿って形成されている。基部４２２は、先端部４２１のｚ１方向側において、先端部４２１と平行に配置されている。立上部４２３は、先端部４１１のｙ２方向側端縁部と基部４２２のｙ２方向側端縁部とを連結している。基部４２２の大部分と立上部４２３とは、側壁７３２および端子台７７４の内部に埋め込まれている。基部４２２のｘ２方向側端縁部には、ケース７１の内方に向かって突出する櫛歯部４２４が形成されている。櫛歯部４２４は、図４～図６に示すように、導電体３３の第３接合部３３２に接合されている。この接合は、導電性接合材（たとえばはんだまたは焼結金属など）を用いた接合、レーザ接合、あるいは、超音波接合などのいずれの手法であってもよい。この接合により、電力端子４２は、導電体３３を介して、複数の半導体素子１０Ｂの各々に導通する。

一対の電力端子４３Ａ，４３Ｂは、図１５に示すように、複数の半導体素子１０Ａの各々と複数の半導体素子１０Ｂの各々との接続点に導通する。一対の電力端子４３Ａ，４３Ｂから、複数の半導体素子１０Ａ，１０Ｂにより電力変換された交流電圧が出力される。半導体装置Ａ１と異なる構成において、一対の電力端子４３Ａ，４３Ｂのいずれか一方のみを備えていてもよい。この場合、当該一対の電力端子４３Ａ，４３Ｂの一方は、ｙ方向の中央に配置されていてもよい。

一対の電力端子４３Ａ，４３Ｂはそれぞれ、図２および図４に示すように、先端部４３１、基部４３２および立上部４３３を含む。電力端子４３Ａにおいて、先端部４３１は、端子台７７１のｚ２方向側の表面に沿って形成されている。基部４３２は、先端部４３１のｚ１方向側において、先端部４３１と平行に配置されている。立上部４３３は、先端部４３１のｙ１方向側端縁部と基部４３２のｙ１方向側端縁部とを連結している。基部４３２の大部分と立上部４３３とは、側壁７３１および端子台７７１の内部に埋め込まれている。基部４３２のｘ１方向側端縁部には、ケース７１の内方に向かって突出する櫛歯部４３４が形成されている。櫛歯部４３４は、図４および図７に示すように、導電体３２の第２接合部３２２に接合されている。この接合は、導電性接合材（たとえばはんだまたは焼結金属など）を用いた接合、レーザ接合、あるいは、超音波接合などのいずれの手法であってもよい。この接合により、電力端子４３Ｂは、導電体３２を介して、複数の半導体素子１０Ａの各々および複数の半導体素子１０Ｂの各々に導通する。一方、電力端子４３Ｂにおいて、先端部４３１は、端子台７７２のｚ２方向側の表面に沿って形成されている。基部４３２は、先端部４３１のｚ１方向側において、先端部４３１と平行に配置されている。立上部４３３は、先端部４３１のｙ２方向側端縁部と基部４３２のｙ２方向側端縁部とを連結している。基部４３２の大部分と立上部４３３とは、側壁７３１および端子台７７２の内部に埋め込まれている。基部４３２のｘ１方向側端縁部には、ケース７１の内方に向かって突出する櫛歯部４３４が形成されている。櫛歯部４３４は、図４および図７に示すように、導電体３２の第２接合部３２２に接合されている。この接合は、導電性接合材（たとえばはんだまたは焼結金属など）を用いた接合、レーザ接合、あるいは、超音波接合などのいずれの手法であってもよい。この接合により、電力端子４３Ｂは、導電体３２を介して、複数の半導体素子１０Ａの各々および複数の半導体素子１０Ｂの各々に導通する。

複数の電力端子４１，４２，４３Ａ，４３Ｂのそれぞれには、図２および図４に示すように、挿通孔が形成されている。これらの挿通孔に、ボルト（図示略）を挿通し、当該ボルトを上記ナットに嵌めることにより、半導体装置Ａ１の取付対象に備えられる電源装置や負荷などに、各電力端子４１，４２，４３Ａ，４３Ｂを接続できる。

一対の信号端子４４Ａ，４４Ｂは、各半導体素子１０Ａ，１０Ｂのスイッチング動作を制御する制御信号が入力される。信号端子４４Ａは、図１５に示すように、複数の半導体素子１０Ａの各第３電極１３（ゲート電極）に導通しており、各半導体素子１０Ａのスイッチング動作を制御する制御信号が信号端子４４Ａに入力される。信号端子４４Ｂは、図１５に示すように、複数の半導体素子１０Ｂの各第３電極１３（ゲート電極）に導通しており、各半導体素子１０Ｂのスイッチング動作を制御する制御信号が信号端子４４Ｂに入力される。

一対の信号端子４４Ａ，４４Ｂはそれぞれ、図５および図７に示すように、パッド部４４１および端子部４４２を含む。各信号端子４４Ａ，４４Ｂのパッド部４４１は、ケース７１（枠部７３）に収容されている。信号端子４４Ａのパッド部４４１は、図７に示すように、接続部材５６Ａが接合され、接続部材５６Ａを介して導電体３４Ａに導通する。信号端子４４Ｂのパッド部４４１は、図５に示すように、接続部材５６Ｂが接合され、接続部材５６Ｂを介して導電体３４Ｂに導通する。各信号端子４４Ａ，４４Ｂの端子部４４２は、ケース７１から露出する。信号端子４４Ａのうちパッド部４４１と端子部４４２とを連結する部位は、側壁７３４を貫通している。この構成により、信号端子４４Ａは、ケース７１（枠部７３）に支持されている。信号端子４４Ｂのうちパッド部４４１と端子部４４２とを連結する部位は、側壁７３３を貫通している。この構成により、信号端子４４Ｂは、ケース７１（枠部７３）に支持されている。

一対の検出端子４５Ａ，４５Ｂは、各半導体素子１０Ａ，１０Ｂの動作状態を示す検出信号（ソース信号）が出力される。検出端子４５Ａは、図１５から理解されるように、複数の半導体素子１０Ａの各第４電極１４（ソースセンス電極）に導通しており、各半導体素子１０Ａの第４電極１４に印加される電圧（ソース電流に対応した電圧）が出力される。検出端子４５Ｂは、図１５から理解されるように、複数の半導体素子１０Ｂの各第４電極１４（ソースセンス電流）に導通しており、各半導体素子１０Ｂの第４電極１４に印加される電圧（ソース電流に対応した電圧）が出力される。

一対の検出端子４５Ａ，４５Ｂはそれぞれ、図５および図７に示すように、パッド部４５１および端子部４５２を含む。各検出端子４５Ａ，４５Ｂのパッド部４５１は、ケース７１（枠部７３）に収容されている。検出端子４５Ａのパッド部４５１は、図７に示すように、接続部材５７Ａが接合され、接続部材５７Ａを介して導電体３５Ａに導通する。検出端子４５Ｂのパッド部４５１は、図５に示すように、接続部材５７Ａを介して導電体３５Ｂに導通する。各検出端子４５Ａ，４５Ｂの端子部４５２は、ケース７１から露出する。検出端子４５Ａのうちパッド部４５１と端子部４５２とを連結する部位は、側壁７３４を貫通している。この構成により、検出端子４５Ａは、ケース７１（枠部７３）に支持されている。検出端子４５Ｂのうちパッド部４５１と端子部４５２とを連結する部位は、側壁７３３を貫通している。この構成により、検出端子４５Ｂは、ケース７１（枠部７３）に支持されている。

一対の検出端子４６は、一対の導電体３６にサーミスタが接続された場合には、ケース７１内部の温度を検出するための端子となる。図５に示す例では、一対の導電体３６にサーミスタが接続されていないため、一対の検出端子４６はそれぞれ、ダミー端子である。

一対の検出端子４６はそれぞれ、図５に示すように、パッド部４６１および端子部４６２を含む。各検出端子４６のパッド部４６１は、ケース７１（枠部７３）に収容されている。各検出端子４６の端子部４６２は、ケース７１から露出する。各検出端子４６のうちパッド部４６１と端子部４６２とを連結する部位は、側壁７３４を貫通している。この構成により、各検出端子４６は、ケース７１（枠部７３）に支持されている。一対の導電体３６にサーミスタが接続された場合において、各パッド部４６１と各導電体３６とに接続部材（たとえばボンディングワイヤ）を接合することで、各検出端子４６がケース７１内部の温度を検出するための温度検出端子となる。

検出端子４７は、各半導体素子１０Ａの第２電極１２（ドレイン電極）に印加される直流電圧に応じた検出信号（電源電圧信号）が出力される。検出端子４７は、図１５から理解されるように、複数の半導体素子１０Ａの各第２電極１２（ドレイン電極）に導通しており、各半導体素子１０Ａの第２電極１２に印加される電圧（電源電圧）が出力される。

検出端子４７は、図７に示すように、パッド部４７１および端子部４７２を含む。パッド部４７１は、ケース７１（枠部７３）に収容されている。パッド部４７１は、図７に示すように、接続部材５８が接合され、接続部材５８を介して延出部３１３（導電体３１）に導通する。端子部４７２は、ケース７１から露出する。検出端子４７のうちパッド部４７１と端子部４７２とを連結する部位は、側壁７３４を貫通している。この構成により、検出端子４７は、ケース７１（枠部７３）に支持されている。

複数の接続部材５１，５２，５３Ａ，５３Ｂ，５４Ａ，５４Ｂ，５５Ａ，５５Ｂ，５６Ａ，５６Ａ，５７Ａ，５７Ｂ，５８はそれぞれ、互いに離間する２つの部位を導通させる。

複数の接続部材５１，５２はそれぞれ、金属板である。複数の接続部材５１，５２の各構成材料は、たとえば銅または銅合金である。各接続部材５１，５２は、金属板ではなく板状の積層材あるいは板状の複合材であってもよい。

複数の接続部材５１はそれぞれ、図４～図７および図１２に示すように、各半導体素子１０Ａの第１電極１１（ソース電極）と導電体３２の第２パッド部３２１とに接合されている。各接続部材５１は、各半導体素子１０Ａの第１電極１１と第２パッド部３２１とを導通させる。各接続部材５１は、図４～図７に示すように、平面視においてｙ方向に延びる帯状である。

複数の接続部材５２はそれぞれ、図４～図７および図１２に示すように、各半導体素子１０Ｂの第１電極１１（ソース電極）と導電体３３の第３パッド部３３１とに接合されている。各接続部材５２は、各半導体素子１０Ｂの第１電極１１と第３パッド部３３１とを導通させる。各接続部材５２は、図４～図７に示すように、平面視においてｙ方向に延びる帯状である。

複数の接続部材５３Ａ，５３Ｂ，５４Ａ，５４Ｂ，５５Ａ，５５Ｂ，５６Ａ，５６Ａ，５７Ａ，５７Ｂ，５８はそれぞれ、ボンディングワイヤである。複数の接続部材５３Ａ，５３Ｂ，５４Ａ，５４Ｂ，５５Ａ，５５Ｂ，５６Ａ，５６Ａ，５７Ａ，５７Ｂ，５８の各構成材料は、アルミニウム、金あるいは銅のいずれか、または、これらのいずれかを含む合金である。

接続部材５３Ａは、図６に示すように、整流素子２０Ａの第１電極２１（アノード電極）と導電体３２の第２パッド部３２１とに接合され、これらを導通させる。よって、整流素子２０Ａの第１電極２１（アノード電極）と各半導体素子１０Ａの第１電極１１（ソース電極）とが、接続部材５３Ａ、導電体３２および各接続部材５１を介して導通する。接続部材５３Ｂは、図６に示すように、整流素子２０Ｂの第１電極２１（アノード電極）と導電体３３の第３パッド部３３１とに接合され、これらを導通させる。よって、整流素子２０Ｂの第１電極２１（アノード電極）と各半導体素子１０Ｂの第１電極１１（ソース電極）とが、接続部材５３Ｂ、導電体３３および各接続部材５２を介して導通する。

複数の接続部材５４Ａは、図５～図７に示すように、各半導体素子１０Ａの第３電極１３（ゲート電極）と導電体３４Ａとに接合され、これらを導通させる。複数の接続部材５４Ｂは、図５～図７に示すように、各半導体素子１０Ｂの第３電極１３（ゲート電極）と導電体３４Ｂとに接合され、これらを導通させる。

複数の接続部材５５Ａは、図５～図７に示すように、各半導体素子１０Ａの第４電極１４（ソースセンス電極）と導電体３５Ａとに接合され、これらを導通させる。複数の接続部材５５Ｂはそれぞれ、図５～図７に示すように、各半導体素子１０Ｂの第４電極１４（ソースセンス電極）と導電体３５Ｂとに接合され、これらを導通させる。

接続部材５６Ａは、図７に示すように、導電体３４Ａと信号端子４４Ａのパッド部４４１とに接合され、これらを導通させる。導電体３４Ａが各接続部材５４Ａを介して各半導体素子１０Ａの第３電極１３（ゲート電極）に導通することから、信号端子４４Ａは、接続部材５６Ａ、導電体３４Ａおよび各接続部材５４Ａを介して、各半導体素子１０Ａの第３電極１３（ゲート電極）に導通する。よって、信号端子４４Ａは、各半導体素子１０Ａの第３電極１３（ゲート電極）に入力する制御信号の入力端子となる。接続部材５６Ｂは、図５に示すように、導電体３４Ｂと信号端子４４Ｂのパッド部４４１とに接合され、これらを導通させる。導電体３４Ｂが各接続部材５４Ｂを介して各半導体素子１０Ｂの第３電極１３（ゲート電極）に導通することから、信号端子４４Ｂは、接続部材５６Ｂ、導電体３４Ｂおよび各接続部材５４Ｂを介して、各半導体素子１０Ｂの第３電極１３（ゲート電極）に導通する。よって、信号端子４４Ｂは、各半導体素子１０Ｂの第３電極１３（ゲート電極）に入力する制御信号の入力端子となる。

接続部材５７Ａは、図７に示すように、導電体３５Ａと検出端子４５Ａのパッド部４５１とに接合され、これらを導通させる。導電体３５Ａが各接続部材５５Ａを介して各半導体素子１０Ａの第４電極１４（ソースセンス電極）に導通することから、検出端子４５Ａは、接続部材５７Ａ、導電体３５Ａおよび各接続部材５５Ａを介して、各半導体素子１０Ａの第４電極１４（ソースセンス電極）に導通する。よって、検出端子４５Ａから、各半導体素子１０Ａの第４電極１４（ソースセンス電極）から出力されるソース電流が検出される。接続部材５７Ｂは、図５に示すように、導電体３５Ｂと検出端子４５Ｂのパッド部４５１とに接合され、これらを導通させる。導電体３５Ｂが各接続部材５５Ｂを介して各半導体素子１０Ｂの第４電極１４（ソースセンス電極）に導通することから、検出端子４５Ｂは、接続部材５７Ｂ、導電体３５Ｂおよび各接続部材５５Ｂを介して、各半導体素子１０Ｂの第４電極１４（ソースセンス電極）に導通する。よって、検出端子４５Ｂから、各半導体素子１０Ｂの第４電極１４（ソースセンス電極）から出力されるソース電流が検出される。

接続部材５８は、図７に示すように、導電体３１の延出部３１３と検出端子４７のパッド部４７１とに接合され、これらを導通させる。導電体３１が各半導体素子１０Ａの第２電極１２（ドレイン電極）に導通することから、検出端子４７は、接続部材５８および導電体３１を介して、各半導体素子１０Ａの第２電極１２（ドレイン電極）に導通する。

半導体装置Ａ１と異なる構成において、一対の導電体３６にサーミスタが接続されている場合には、各導電体３６と各検出端子４６（パッド部４６１）とをそれぞれ接続する接続部材をさらに備えていてもよい。

半導体装置Ａ１の作用・効果は、次の通りである。

半導体装置Ａ１は、複数の第１半導体素子（半導体素子１０Ａまたは半導体素子１０Ｂ）と、１つ以上の第１整流素子（整流素子２０Ａまたは整流素子２０Ｂ）とを備えている。第１整流素子は、複数の第１半導体素子に対して電気的に逆並列に接続されている。この構成によれば、複数の第１半導体素子の各スイッチング動作によってサージ電流が発生しても、第１整流素子が通電することで、複数の第１半導体素子の内蔵ダイオードに流れる電流が低減される。つまり、半導体装置Ａ１は、各第１半導体素子の内蔵ダイオードへの通電を抑制し、各第１半導体素子の特性悪化を抑制することができる。

半導体装置Ａ１では、複数の半導体素子１０Ａは、電力端子４１までの最短導通経路の長さが互いに異なる第１素子１０１Ａおよび第２素子１０２Ａを含む。第１素子１０１Ａの当該最短導通経路の長さは、第２素子１０２Ａの当該最短導通経路の長さよりも短い。そして、整流素子２０Ａは、少なくとも第１素子１０１Ａが接合された第１部３１１ａに配置されている。発明者の研究によれば、整流素子２０Ａを備えない半導体装置において、複数の半導体素子１０Ａの各スイッチング動作によってサージ電流が発生した場合、複数の半導体素子１０Ａのうち電力端子４１までの最短導通経路が短い半導体素子１０Ａほど、当該半導体素子１０Ａの内蔵ダイオードに流れる電流が大きくなることが分かった。つまり、電力端子４１までの最短導通経路が短い半導体素子１０Ａ（第１素子１０１Ａ）は、電力端子４１までの最短経路が長い半導体素子１０Ａ（第２素子１０２Ａ）よりも、内蔵ダイオードに流れる電流が大きくなり、過剰な通電が生じる可能性が高かった。そこで、半導体装置Ａ１では、整流素子２０Ａを第１パッド部３１１の第１部３１１ａに配置することで、過剰な通電が生じる可能性が高い半導体素子１０Ａ（第１素子１０１Ａ）の内蔵ダイオードに流れる電流を低減している。つまり、半導体装置Ａ１は、第１素子１０１Ａの内蔵ダイオードへの過剰な通電を抑制し、第１素子１０１Ａの特性悪化を抑制できる。特に、半導体装置Ａ１では、整流素子２０Ａの数は、半導体素子１０Ａの数よりも少なく、複数の半導体素子１０Ａと同数の整流素子２０Ａを備えることなく、複数の半導体素子１０Ａの特性悪化を抑制することができる。

半導体装置Ａ１では、複数の半導体素子１０Ｂは、電力端子４１までの最短導通経路の長さが互いに異なる第３素子１０１Ｂおよび第４素子１０２Ｂを含む。第３素子１０１Ｂの当該最短導通経路の長さは、第４素子１０２Ｂの当該最短導通経路の長さよりも短い。そして、整流素子２０Ｂは、少なくとも第３素子１０１Ｂが接合された第３部３２１ａに配置されている。発明者の研究によれば、複数の半導体素子１０Ａと同様に、複数の半導体素子１０Ｂにおいても、複数の半導体素子１０Ｂのうち電力端子４１までの最短導通経路が短い半導体素子１０Ｂほど、当該半導体素子１０Ｂの内蔵ダイオードに流れる電流が大きくなることが分かった。つまり、電力端子４１までの最短導通経路が短い半導体素子１０Ｂ（第３素子１０１Ｂ）は、電力端子４１までの最短経路が長い半導体素子１０Ｂ（第４素子１０２Ｂ）よりも、内蔵ダイオードに流れる電流が大きくなり、過剰な通電が生じる可能性が高かった。そこで、半導体装置Ａ１では、整流素子２０Ｂを第２パッド部３２１の第３部３２１ａに配置することで、過剰な通電が生じる可能性が高い半導体素子１０Ｂ（第３素子１０１Ｂ）の内蔵ダイオードに流れる電流を低減している。つまり、半導体装置Ａ１は、第３素子１０１Ｂの内蔵ダイオードへの過剰な通電を抑制し、第３素子１０１Ｂの特性悪化を抑制できる。特に、半導体装置Ａ１では、整流素子２０Ｂの数は、半導体素子１０Ｂの数よりも少なく、複数の半導体素子１０Ｂと同数の整流素子２０Ｂを備えることなく、複数の半導体素子１０Ｂの特性悪化を抑制することができる。

半導体装置Ａ１では、第１素子１０１Ａは、複数の半導体素子１０Ａのうち電力端子４１までの最短導通経路が最も短い半導体素子１０Ａである。また、整流素子２０Ａは、第１素子１０１Ａに隣接している。この構成によれば、整流素子２０Ａによって、第１素子１０１Ａの内蔵ダイオードへの過剰な通電をさらに抑制できる。特に、半導体装置Ａ１では、第１部３１１ａのうちの電力端子４１が接合された第１接合部３１２に繋がる端縁と、第１素子１０１Ａとの間に整流素子２０Ａを配置されている。発明者の研究によると、このような位置に整流素子２０Ａを配置することで、第１素子１０１Ａの内蔵ダイオードに流れる電流を低減させる上で最も効果的であった。第１素子１０１Ａは、複数の半導体素子１０Ａのうち電力端子４１までの最短導通経路が最も短いため、内蔵ダイオードへの過剰な通電が生じる可能性が高い。したがって、半導体装置Ａ１では、過剰な通電が生じる可能性が高い第１素子１０１Ａにおいて、内蔵ダイオードへの過剰な通電を抑制できるので、このような整流素子２０Ａの配置は、複数の半導体素子１０Ａの特性悪化を抑制する上で好ましい。

半導体装置Ａ１では、第３素子１０１Ｂは、複数の半導体素子１０Ｂのうち電力端子４１までの最短導通経路が最も短い半導体素子１０Ｂである。また、整流素子２０Ｂは、第３素子１０１Ｂに隣接している。この構成によれば、整流素子２０Ｂによって、第３素子１０１Ｂの内蔵ダイオードへの過剰な通電をさらに抑制できる。したがって、半導体装置Ａ１では、過剰な通電が生じる可能性が高い第３素子１０１Ｂにおいて、内蔵ダイオードへの過剰な通電を抑制できるので、このような整流素子２０Ｂの配置は、複数の半導体素子１０Ｂの特性悪化を抑制する上で好ましい。

半導体装置Ａ１では、複数の半導体素子１０Ａは、電力端子４１と電力端子４２とが並ぶ方向（ｙ方向）に直交する方向（ｘ方向）に沿って配列されている。この構成においては、電力端子４１から複数の半導体素子１０Ａまでの各最短導通経路に、大きな距離差が生じる。これは、第１素子１０１Ａの内蔵ダイオードへの通電を大きくする要因である。よって、半導体装置Ａ１において、第１素子１０１Ａの付近に整流素子２０Ａが配置されることは、各半導体素子１０Ａの特性悪化を抑制する上で有効である。同様に、半導体装置Ａ１では、複数の半導体素子１０Ｂは、電力端子４１と電力端子４２とが並ぶ方向（ｙ方向）に直交する方向（ｘ方向）に沿って配列されている。よって、半導体装置Ａ１において、第３素子１０１Ｂの付近に整流素子２０Ｂが配置されることは、各半導体素子１０Ｂの特性悪化を抑制する上で有効である。

図１６は、第２実施形態にかかる半導体装置Ａ２を示している。図１６は、半導体装置Ａ２を示す平面図であって、放熱板７０およびケース７１を省略している。半導体装置Ａ２は、半導体装置Ａ１と比較して、複数の整流素子２０Ａおよび複数の整流素子２０Ｂを備えている点で異なる。

図１６に示す半導体装置Ａ２は、３つの整流素子２０Ａと３つの整流素子２０Ｂとを備えている。３つの整流素子２０Ａはそれぞれ、第１パッド部３１１の第１部３１１ａに接合されている。よって、半導体装置Ａ２においても、半導体装置Ａ１と同様に、各整流素子２０Ａはいずれも、第２部３１１ｂに接合されていない。

図１６に示す例では、第１部３１１ａのｘ２方向側（電力端子４１に近い側）の端縁からｘ１方向側の端縁にｘ方向に沿って、整流素子２０Ａ、半導体素子１０Ａ（第１素子１０１Ａ）、半導体素子１０Ａ、整流素子２０Ａ、半導体素子１０Ａ、半導体素子１０Ａ、整流素子２０Ａ、半導体素子１０Ａの順に配置されている。なお、このような複数の整流素子２０Ａの配置は一例であって、図１６に示す例に限定されない。たとえば、図１６に示す例とは異なり、複数の整流素子２０Ａが第１素子１０１Ａの周囲にまとまって配置されていてもよい。

３つの整流素子２０Ｂはそれぞれ、第２パッド部３２１の第３部３２１ａに接合されている。よって、半導体装置Ａ２においても、半導体装置Ａ１と同様に、各整流素子２０Ｂはいずれも、第４部３２１ｂに接合されていない。

図１６に示す例では、第３部３２１ａのｘ２方向側（電力端子４１に近い側）の端縁からｘ１方向側の端縁にｘ方向に沿って、整流素子２０Ｂ、半導体素子１０Ｂ（第３素子１０１Ｂ）、半導体素子１０Ｂ、整流素子２０Ｂ、半導体素子１０Ｂ、半導体素子１０Ｂ、整流素子２０Ｂ、半導体素子１０Ｂの順に配置されている。なお、このような複数の整流素子２０Ｂの配置は一例であって、図１６に示す例に限定されない。たとえば、図１６に示す例とは異なり、複数の整流素子２０Ｂが第３素子１０１Ｂの周囲にまとまって配置されていてもよい。

半導体装置Ａ２においても、半導体装置Ａ１と同様の効果を奏することができる。特に、半導体装置Ａ２において、複数の整流素子２０Ａのうちの１つは、半導体装置Ａ１の整流素子２０Ａと同じ位置に接合されている。よって、半導体装置Ａ２においても、半導体装置Ａ１と同様に、過剰な通電が生じる可能性が高い第１素子１０１Ａ（半導体素子１０Ａ）において、内蔵ダイオードへの過剰な通電を抑制できる。同様に、半導体装置Ａ２において、複数の整流素子２０Ｂのうちの１つは、半導体装置Ａ１の整流素子２０Ｂと同じ位置に接合されている。よって、半導体装置Ａ２においても、半導体装置Ａ１と同様に、過剰な通電が生じる可能性が高い第３素子１０１Ｂ（半導体素子１０Ｂ）において、内蔵ダイオードへの過剰な通電を抑制できる。

第２実施形態において、複数の整流素子２０Ａの数および配置は、図１６に示す例に限定されない。複数の整流素子２０Ａのうちの少なくとも１つが、第１部３１１ａに接合されていれば、その他の整流素子２０Ａは、第１部３１１ａに接合されていてもよいし、第２部３１１ｂに接合されていてもよい。ただし、複数の整流素子２０Ａのすべてを第１部３１１ａに接合した方が、複数の半導体素子１０Ａの特性悪化を抑制する効果が大きくなる。同様に、複数の整流素子２０Ｂの数および配置は、図１６に示す例に限定されない。複数の整流素子２０Ｂのうちの少なくとも１つが、第３部３２１ａに接合されていれば、その他の整流素子２０Ｂは、第３部３２１ａに接合されていてもよいし、第４部３２１ｂに接合されていてもよい。ただし、複数の整流素子２０Ｂのすべてを第３部３２１ａに接合した方が、複数の半導体素子１０Ｂの特性悪化を抑制する効果が大きくなる。

図１７は、第３実施形態にかかる半導体装置Ａ３を示している。図１７は、半導体装置Ａ３を示す平面図であって、放熱板７０およびケース７１を省略している。半導体装置Ａ３は、半導体装置Ａ１と比較して、整流素子２０Ａおよび整流素子２０Ｂの配置および接続方法が異なる。

本実施形態の整流素子２０Ａは、第１素子１０１Ａよりもｙ２方向に配置されている。また、図１７に示すように、第１素子１０１Ａに接合された接続部材５１は、平面視において一部が整流素子２０Ａに重なっており、当該重なった部分が整流素子２０Ａの第１電極２１（アノード電極）に接合されている。これにより、整流素子２０Ａの第１電極２１（アノード電極）と第１素子１０１Ａの第１電極１１（ソース電極）とが接続部材５１を介して導通している。

本実施形態の整流素子２０Ｂは、第３素子１０１Ｂよりもｙ２方向に配置されている。また、図１７に示すように、第３素子１０１Ｂに接合された接続部材５２は、平面視において一部が整流素子２０Ｂに重なっており、当該重なった部分が整流素子２０Ｂの第１電極２１（アノード電極）に接合されている。これにより、整流素子２０Ｂの第１電極２１（アノード電極）と第３素子１０１Ｂの第１電極１１（ソース電極）とが接続部材５２を介して導通している。

半導体装置Ａ３においても、半導体装置Ａ１と同様の効果を奏することができる。

第３実施形態では、整流素子２０Ａが第１素子１０１Ａよりもｙ２方向に配置されている例を示したが、整流素子２０Ａが第１素子１０１Ａよりもｙ１方向に配置されていてもよい。同様に、第３実施形態では、整流素子２０Ｂが第３素子１０１Ｂよりもｙ２方向に配置されている例を示したが、整流素子２０Ｂが第３素子１０１Ｂよりもｙ１方向に配置されていてもよい。

第３実施形態では、半導体装置Ａ３が１つの整流素子２０Ａおよび１つの整流素子２０Ｂを備える例を示したが、半導体装置Ａ２と同様に、複数の整流素子２０Ａおよび複数の整流素子２０Ｂを備えていてもよい。ただし、整流素子２０Ａの数は、半導体素子１０Ａの数よりも少なく、整流素子２０Ｂの数は、半導体素子１０Ｂの数よりも少ない。

図１８は、第４実施形態にかかる半導体装置Ａ４を示している。図１８は、半導体装置Ａ４を示す平面図であって、放熱板７０およびケース７１を想像線（二点鎖線）で示している。半導体装置Ａ４は、半導体装置Ａ１と比較して、導電体３３の第３パッド部３３１にスリット３３１ｃが形成されていない点で異なる。

半導体装置Ａ４において、第３パッド部３３１は、第３接合部３３２からｘ方向に延びる帯状に形成されている。第３パッド部３３１には、スリット３３１ｃが形成されていないことから、一対の分離部３３１ａに分離されない。

半導体装置Ａ４においても、半導体装置Ａ１と同様の効果を奏することできる。

第１実施形態ないし第４実施形態において、各半導体装置Ａ１～Ａ４は、１つ以上の整流素子２０Ａおよび１つ以上の整流素子２０Ｂの両方を備えている。これらの例と異なる半導体装置において、整流素子２０Ａ、または、整流素子２０Ｂのいずれかを備えていなくてもよい。たとえば、複数の電力端子４１，４２，４３Ａ，４３Ｂの各配置および各形状と、複数の導電体３１，３２，３３の各配置および各形状と、複数の半導体素子１０Ａおよび複数の半導体素子１０Ｂの各配置とによって、電力端子４１から各半導体素子１０Ａまでの最短導通経路の距離差が小さくなることがある。このような半導体装置は、各半導体素子１０Ａの内蔵ダイオードへの過剰な通電が生じないことがあるので、整流素子２０Ａを備えていなくてもよい。同様に、電力端子４１から各半導体素子１０Ｂまでの最短導通経路の距離差が小さくなることがある。このような半導体装置は、各半導体素子１０Ｂの内蔵ダイオードへの過剰な通電が生じないことがあるので、整流素子２０Ｂを備えていなくてもよい。

図１９は、第５実施形態にかかる半導体装置Ａ５を示している。図１９は、半導体装置Ａ５を示す平面図であって、放熱板７０およびケース７１を想像線（二点鎖線）で示している。半導体装置Ａ５は、半導体装置Ａ１と比較して、整流素子２０Ａおよび整流素子２０Ｂを備えていない点で異なる。

半導体装置Ａ５においても、半導体装置Ａ１と同様に、第３パッド部３３１（導電体３３）にスリット３３１ｃが形成されている。この構成によると、複数の半導体素子１０Ｂから電力端子４２までの各最短導通経路の差を小さくできる。これにより、半導体装置Ａ５は、第３パッド部３３１にスリット３３１ｃが形成されていない場合と比較して、内部インダクタンスを低減させることができる。このことは、第３パッド部３３１にスリット３３１ｃが形成されている半導体装置Ａ１～Ａ３においても同様である。

第１実施形態ないし第５実施形態では、複数の半導体素子１０Ａ，１０Ｂおよび支持部材３などが放熱板７０およびケース７１に収容された例を示したが、これに限定されず、たとえばエポキシ樹脂からなる樹脂パッケージで覆われていてもよい。

本開示にかかる半導体装置は、上記した実施形態に限定されるものではない。本開示の半導体装置の各部の具体的な構成は、種々に設計変更自在である。たとえば、本開示の半導体装置は、以下の付記に記載された実施形態を含む。
付記１．
各々がスイッチング動作を行い、かつ、互いに電気的に並列接続された複数の第１半導体素子と、
前記複数の第１半導体素子に対して電気的に逆並列に接続された１つ以上の第１整流素子と、
前記複数の第１半導体素子の各々に導通する第１電力端子と、
前記複数の第１半導体素子が接合された第１パッド部を含み、かつ、前記第１電力端子および前記複数の第１半導体素子に導通する第１導電体と、
を備えており、
前記複数の第１半導体素子は、前記第１電力端子までの最短導通経路の長さが互いに異なる第１素子および第２素子を含み、
前記第１素子の前記最短導通経路の長さは、前記第２素子の前記最短導通経路の長さよりも短く、
前記第１パッド部は、前記複数の第１半導体素子のうち少なくとも前記第１素子が接合された第１部と、前記複数の第１半導体素子のうち少なくとも前記第２素子が接合された第２部と、を含み、
前記第１整流素子の数は、前記第１半導体素子の数よりも少なく、
前記１つ以上の第１整流素子のうちの１つは、前記第１部に配置されている、半導体装置。
付記２．
前記第１整流素子の数は、１つである、付記１に記載の半導体装置。
付記３．
各々がスイッチング動作を行い、かつ、互いに電気的に並列に接続された複数の第２半導体素子と、
前記複数の第２半導体素子が接合された第２パッド部を含み、かつ、前記第１導電体から離間する第２導電体と、
をさらに備えており、
前記複数の第１半導体素子の各々と前記複数の第２半導体素子の各々とは、電気的に直列に接続されている、付記１または付記２のいずれかに記載の半導体装置。
付記４．
前記複数の第２半導体素子の各々に導通する第２電力端子と、
前記複数の第１半導体素子の各々と前記複数の第２半導体素子の各々との接続点に導通する第３電力端子と、
をさらに備える、付記３に記載の半導体装置。
付記５．
前記第１導電体および前記第２導電体から離間する第３導電体をさらに含み、
前記第１電力端子は、前記第１導電体に接合され、
前記第２電力端子は、前記第３導電体に接合され、
前記第３電力端子は、前記第２導電体に接合されている、付記４に記載の半導体装置。
付記６．
各々が前記複数の第１半導体素子の各々と前記第２導電体とを導通させる複数の第１接続部材と、
各々が前記複数の第２半導体素子の各々と前記第３導電体とを導通させる複数の第２接続部材と、
をさらに備えており、
前記第２パッド部は、前記複数の第１接続部材の各々がさらに接合され、
前記第３導電体は、前記複数の第２接続部材の各々が接合される第３パッド部を含む、付記５に記載の半導体装置。
付記７．
前記複数の第２半導体素子に対して電気的に逆並列に接続された１つ以上の第２整流素子をさらに備えており、
前記複数の第２半導体素子は、前記第１電力端子までの最短導通経路の長さが互いに異なる第３素子および第４素子を含み、
前記第３素子の前記最短導通経路の長さは、前記第４素子の前記最短導通経路の長さよりも短く、
前記第２パッド部は、前記複数の第２半導体素子のうち少なくとも前記第３素子が接合された第３部と、前記複数の第２半導体素子のうち少なくとも前記第４素子が接合された第４部と、を含み、
前記第２整流素子の数は、前記第２半導体素子の数よりも少なく、
前記１つ以上の第２整流素子のうちの１つは、前記第３部に配置されている、付記６に記載の半導体装置。
付記８．
前記第２整流素子の数は、１つである、付記７に記載の半導体装置。
付記９．
前記第１導電体は、前記第１パッド部に繋がり、かつ、前記第１電力端子が接合される第１接合部をさらに含み、
前記第１パッド部は、前記複数の第１半導体素子の各々が接合される第１接合面を有し、前記第１接合面に垂直な厚さ方向に見て、前記第１接合部から前記厚さ方向に直交する第１方向に沿って延びる、付記７または付記８のいずれかに記載の半導体装置。
付記１０．
前記複数の第１半導体素子は、前記第１方向に沿って配置されており、
前記第１素子は、前記複数の第１半導体素子のうち前記第１接合部に最も近く、かつ、前記複数の第１半導体素子のうち前記第１電力端子までの最短導通経路が最も短く、
前記１つ以上の第１整流素子のうちの１つは、前記厚さ方向に見て、前記第１部のうちの前記第１接合部に繋がる端縁と前記第１素子との間に配置される、付記９に記載の半導体装置。
付記１１．
前記第２導電体は、前記第２パッド部に繋がり、かつ、前記第３電力端子が接合される第２接合部をさらに含み、
前記第２パッド部は、前記厚さ方向に見て、前記第２接合部から前記第１方向に沿って延びる、付記１０に記載の半導体装置。
付記１２．
前記複数の第２半導体素子は、前記第１方向に沿って配置されている、付記１１に記載の半導体装置。
付記１３．
前記第３導電体は、前記第３パッド部に繋がり、かつ、前記第２電力端子が接合される第３接合部をさらに含み、
前記第３パッド部は、前記厚さ方向に見て、前記第３接合部から前記第１方向に沿って延びる、付記１２に記載の半導体装置。
付記１４．
前記第１パッド部、前記第２パッド部および前記第３パッド部は、前記厚さ方向および前記第１方向に直交する第２方向に見て、互いに重なり、
前記第１パッド部および前記第３パッド部は、前記第２方向において前記第２パッド部を挟んで、互いに反対側に位置する、付記１３に記載の半導体装置。
付記１５．
前記第１電力端子と前記第２電力端子とは、前記第２方向に沿って配置されている、付記１４に記載の半導体装置。
付記１６．
前記第１電力端子および前記第２電力端子と、前記第３電力端子とは、前記第１方向において、前記第１パッド部、前記第２パッド部、および、前記第３パッド部を挟んで、互いに反対側に位置する、付記１５に記載の半導体装置。
付記１７．
前記第２方向に見て、前記複数の第１半導体素子と前記複数の第２半導体素子とは、互いに重なっており、
前記複数の第１接続部材の各々は、前記厚さ方向に見て、前記第２方向に沿って延びており、
前記複数の第２接続部材の各々は、前記厚さ方向に見て、前記第２方向に沿って延びている、付記１６に記載の半導体装置。
付記１８．
前記第２方向に見て、前記第１素子と前記第３素子とは、互いに重なり、
前記第３素子は、前記複数の第２半導体素子のうち前記第１電力端子までの最短導通経路が最も短く、
前記１つ以上の第２整流素子のうちの１つは、前記厚さ方向に見て、前記第３部のうちの前記第１方向において前記第１電力端子に近い端縁と前記第３素子との間に配置される、付記１７に記載の半導体装置。
付記１９．
前記第３パッド部は、前記厚さ方向に見て前記第１方向に延びるスリットおよび当該スリットにより前記第２方向に分離された一対の分離部を含み、
前記一対の分離部の各々は、前記第２方向に見て、前記第３部に重なる、付記１８に記載の半導体装置。
付記２０．
前記複数の第１半導体素子の各々および前記複数の第２半導体素子の各々は、ＭＯＳＦＥＴであり、
前記１つ以上の第１整流素子および前記１つ以上の第２整流素子は、ショットキーバリアダイオードである、付記７ないし付記１９のいずれかに記載の半導体装置。

Ａ１～Ａ５：半導体装置 １０Ａ，１０Ｂ：半導体素子
１００ａ：素子主面 １００ｂ：素子裏面
１０１Ａ：第１素子 １０２Ａ：第２素子
１０１Ｂ：第３素子 １０２Ｂ：第４素子
１１：第１電極 １２：第２電極
１３：第３電極 １４：第４電極
２０Ａ，２０Ｂ：整流素子 ２００ａ：素子主面
２００ｂ：素子裏面 ２１：第１電極
２２：第２電極 ３：支持部材
３０：絶縁基板 ３０１：主面
３０２：裏面 ３１：導電体
３１１：第１パッド部 ３１１ａ：第１部
３１１ｂ：第２部 ３１１ｚ：第１接合面
３１２：第１接合部 ３１３：延出部
３２：導電体 ３２１：第２パッド部
３２１ａ：第３部 ３２１ｂ：第４部
３２１ｚ：第２接合面 ３２２：第２接合部
３３：導電体 ３３１：第３パッド部
３３１ａ：分離部 ３３１ｂ：連結部
３３１ｃ：スリット ３３１ｚ：第３接合面
３３２：第３接合部 ３４Ａ，３４Ｂ：導電体
３５Ａ，３５Ｂ：導電体 ３６：導電体
４１：電力端子 ４１１：先端部
４１２：基部 ４１３：立上部
４１４：櫛歯部 ４２：電力端子
４２１：先端部 ４２２：基部
４２３：立上部 ４２４：櫛歯部
４３Ａ，４３Ｂ：電力端子 ４３１：先端部
４３２：基部 ４３３：立上部
４３４：櫛歯部 ４４Ａ，４４Ｂ：信号端子
４４１：パッド部 ４４２：端子部
４５Ａ，４５Ｂ：検出端子 ４５１：パッド部
４５２：端子部 ４６：検出端子
４６１：パッド部 ４６２：端子部
４７：検出端子 ４７１：パッド部
４７２：端子部
５１，５２，５３Ａ，５３Ｂ，５４Ａ，５４Ｂ：接続部材
５５Ａ，５５Ｂ，５６Ａ，５６Ｂ，５７Ａ，５７Ｂ，５８：接続部材
７０：放熱板 ７１：ケース
７２：天板 ７３：枠部
７３１～７３４：側壁 ７４：凹部
７５：取付用貫通孔 ７６：筒状金属部材
７７１～７７４：端子台

Claims (20)

1. 各々がスイッチング動作を行い、かつ、互いに電気的に並列接続された複数の第１半導体素子と、
   前記複数の第１半導体素子に対して電気的に逆並列に接続された１つ以上の第１整流素子と、
   前記複数の第１半導体素子の各々に導通する第１電力端子と、
   前記複数の第１半導体素子が接合された第１パッド部を含み、かつ、前記第１電力端子および前記複数の第１半導体素子に導通する第１導電体と、
   を備えており、
   前記複数の第１半導体素子は、前記第１電力端子までの最短導通経路の長さが互いに異なる第１素子および第２素子を含み、
   前記第１素子の前記最短導通経路の長さは、前記第２素子の前記最短導通経路の長さよりも短く、
   前記第１パッド部は、前記複数の第１半導体素子のうち少なくとも前記第１素子が接合された第１部と、前記複数の第１半導体素子のうち少なくとも前記第２素子が接合された第２部と、を含み、
   前記第１整流素子の数は、前記第１半導体素子の数よりも少なく、
   前記１つ以上の第１整流素子のうちの１つは、前記第１部に配置されており、
   前記第１導電体は、前記第１パッド部に繋がり、かつ、前記第１電力端子が接合される第１接合部をさらに含み、
   前記第１パッド部は、前記複数の第１半導体素子の各々が接合される第１接合面を有し、前記第１接合面に垂直な厚さ方向に見て、前記第１接合部から前記厚さ方向に直交する第１方向に沿って延びており、
   前記複数の第１半導体素子は、前記第１方向に沿って配置されており、
   前記第１素子は、前記複数の第１半導体素子のうち前記第１接合部に最も近く、かつ、前記複数の第１半導体素子のうち前記第１電力端子までの最短導通経路が最も短く、
   前記１つ以上の第１整流素子のうちの１つは、前記厚さ方向に見て、前記第１部のうちの前記第１接合部に繋がる端縁と前記第１素子との間に配置される、半導体装置。
2. 前記第１整流素子の数は、１つである、請求項１に記載の半導体装置。
3. 各々がスイッチング動作を行い、かつ、互いに電気的に並列に接続された複数の第２半導体素子と、
   前記複数の第２半導体素子が接合された第２パッド部を含み、かつ、前記第１導電体から離間する第２導電体と、
   をさらに備えており、
   前記複数の第１半導体素子の各々と前記複数の第２半導体素子の各々とは、電気的に直列に接続されている、請求項１または請求項２のいずれかに記載の半導体装置。
4. 前記複数の第２半導体素子の各々に導通する第２電力端子と、
   前記複数の第１半導体素子の各々と前記複数の第２半導体素子の各々との接続点に導通する第３電力端子と、
   をさらに備える、請求項３に記載の半導体装置。
5. 前記第１導電体および前記第２導電体から離間する第３導電体をさらに含み、
   前記第１電力端子は、前記第１導電体に接合され、
   前記第２電力端子は、前記第３導電体に接合され、
   前記第３電力端子は、前記第２導電体に接合されている、請求項４に記載の半導体装置。
6. 各々が前記複数の第１半導体素子の各々と前記第２導電体とを導通させる複数の第１接続部材と、
   各々が前記複数の第２半導体素子の各々と前記第３導電体とを導通させる複数の第２接続部材と、
   をさらに備えており、
   前記第２パッド部は、前記複数の第１接続部材の各々がさらに接合され、
   前記第３導電体は、前記複数の第２接続部材の各々が接合される第３パッド部を含む、請求項５に記載の半導体装置。
7. 前記複数の第２半導体素子に対して電気的に逆並列に接続された１つ以上の第２整流素子をさらに備えており、
   前記複数の第２半導体素子は、前記第１電力端子までの最短導通経路の長さが互いに異なる第３素子および第４素子を含み、
   前記第３素子の前記最短導通経路の長さは、前記第４素子の前記最短導通経路の長さよりも短く、
   前記第２パッド部は、前記複数の第２半導体素子のうち少なくとも前記第３素子が接合された第３部と、前記複数の第２半導体素子のうち少なくとも前記第４素子が接合された第４部と、を含み、
   前記第２整流素子の数は、前記第２半導体素子の数よりも少なく、
   前記１つ以上の第２整流素子のうちの１つは、前記第３部に配置されている、請求項６に記載の半導体装置。
8. 前記第２整流素子の数は、１つである、請求項７に記載の半導体装置。
9. 前記１つ以上の第２整流素子のうちの１つは、前記厚さ方向に見て、前記第３素子と前記第１電力端子との間に配置される、請求項７に記載の半導体装置。
10. 前記第３素子と前記第１電力端子との間に配置される前記第２整流素子は、前記厚さ方向および前記第１方向に直交する第２方向の長さが、前記第１方向の長さより長い、請求項９に記載の半導体装置。
11. 前記第２導電体は、前記第２パッド部に繋がり、かつ、前記第３電力端子が接合される第２接合部をさらに含み、
    前記第２パッド部は、前記厚さ方向に見て、前記第２接合部から前記第１方向に沿って延びる、請求項８に記載の半導体装置。
12. 前記複数の第２半導体素子は、前記第１方向に沿って配置されている、請求項１１に記載の半導体装置。
13. 前記第３導電体は、前記第３パッド部に繋がり、かつ、前記第２電力端子が接合される第３接合部をさらに含み、
    前記第３パッド部は、前記厚さ方向に見て、前記第３接合部から前記第１方向に沿って延びる、請求項１２に記載の半導体装置。
14. 前記第１パッド部、前記第２パッド部および前記第３パッド部は、前記厚さ方向および前記第１方向に直交する第２方向に見て、互いに重なり、
    前記第１パッド部および前記第３パッド部は、前記第２方向において前記第２パッド部を挟んで、互いに反対側に位置する、請求項１３に記載の半導体装置。
15. 前記第１電力端子と前記第２電力端子とは、前記第２方向に沿って配置されている、
    請求項１４に記載の半導体装置。
16. 前記第１電力端子および前記第２電力端子と、前記第３電力端子とは、前記第１方向において、前記第１パッド部、前記第２パッド部、および、前記第３パッド部を挟んで、互いに反対側に位置する、請求項１５に記載の半導体装置。
17. 前記第２方向に見て、前記複数の第１半導体素子と前記複数の第２半導体素子とは、互いに重なっており、
    前記複数の第１接続部材の各々は、前記厚さ方向に見て、前記第２方向に沿って延びており、
    前記複数の第２接続部材の各々は、前記厚さ方向に見て、前記第２方向に沿って延びている、請求項１６に記載の半導体装置。
18. 前記第２方向に見て、前記第１素子と前記第３素子とは、互いに重なり、
    前記第３素子は、前記複数の第２半導体素子のうち前記第１電力端子までの最短導通経路が最も短く、
    前記１つ以上の第２整流素子のうちの１つは、前記厚さ方向に見て、前記第３部のうちの前記第１方向において前記第１電力端子に近い端縁と前記第３素子との間に配置される、請求項１７に記載の半導体装置。
19. 前記第３パッド部は、前記厚さ方向に見て前記第１方向に延びるスリットおよび当該スリットにより前記第２方向に分離された一対の分離部を含み、
    前記一対の分離部の各々は、前記第２方向に見て、前記第３部に重なる、請求項１８に記載の半導体装置。
20. 前記複数の第１半導体素子の各々および前記複数の第２半導体素子の各々は、ＭＯＳＦＥＴであり、
    前記１つ以上の第１整流素子および前記１つ以上の第２整流素子は、ショットキーバリアダイオードである、請求項７ないし請求項１９のいずれか一項に記載の半導体装置。