JP7749232B2 - ３次元（３ｄ）ｎａｎｄメモリのための単結晶垂直配向シリコンチャネルを製造するための電熱的方法 - Google Patents

Description

関連出願
本出願は、米国特許法第１１９条（ｅ）の下で、「Ｅｌｅｃｔｒｏ－Ｔｈｅｒｍａｌ Ｍｅｔｈｏｄ ｔｏ Ｍａｎｕｆａｃｔｕｒｅ Ｍｏｎｏｃｒｙｓｔａｌｌｉｎｅ Ｖｅｒｔｉｃａｌｌｙ Ｏｒｉｅｎｔｅｄ Ｓｉｌｉｃｏｎ Ｃｈａｎｎｅｌｓ ｆｏｒ Ａｄｖａｎｃｅｄ ３Ｄ ＮＡＮＤ Ｍｅｍｏｒｉｅｓ」と題する、２０２０年１月３日に出願された米国特許出願第６２／９５６，９２０号の利益を主張する。同出願の内容はその全体が本明細書において参照により組み込まれる。

本開示は、概して、集積回路メモリおよび対応する集積回路メモリ製作システムに関する。詳細には、本開示は、３Ｄ ＮＡＮＤメモリのための単結晶垂直配向シリコンチャネル（ｍｏｎｏｃｒｙｓｔａｌｌｉｎｅ ｖｅｒｔｉｃａｌｌｙ ｏｒｉｅｎｔｅｄ ｓｉｌｉｃｏｎ ｃｈａｎｎｅｌ）の電熱的製造のためのシステムおよび方法に関する。

先端的なＮＡＮＤメモリの製造は、一般的に３次元ＮＡＮＤまたは３Ｄ ＮＡＮＤセルと称される、ＮＡＮＤメモリセルの垂直に積層されたストリングへ移行しつつある。垂直スタックはセルの特徴サイズに関する要求を緩和し、これにより、短チャネル関連効果（ｓｈｏｒｔ－ｃｈａｎｎｅｌ ｒｅｌａｔｅｄ ｅｆｆｅｃｔ）、およびセル間のクロストーク干渉を低減し、その一方で、チップ当たりのメモリ密度を増大させる。

本開示の一実施形態に係る、多数の垂直ＮＡＮＤメモリセルを形成する方法は、一部分において、多数の絶縁材料をシリコン基板上に形成することと、トレンチを絶縁材料内に形成し、シリコン基板の表面を露出させることと、ポリシリコンの層をトレンチの側壁に沿って堆積させることと、トレンチに酸化物を充填することと、金属層をトレンチの上方に形成することと、電圧をシリコン基板と金属層との間に印加し、ポリシリコン側壁を融解させることによって、ＮＡＮＤメモリセルのための単結晶チャネルを形成することと、を含む。融解したポリシリコン側壁は、単結晶チャネルに再結晶することを可能にされる。

一実施形態では、本方法は、一部分において、金属層を多数の絶縁材料の上方に形成することをさらに含む。一実施形態では、本方法は、一部分において、エピタキシャル層をトレンチの底部の近くに形成することをさらに含む。一実施形態では、本方法は、一部分において、エピタキシャル層をトレンチの上部の近くに形成することをさらに含む。一実施形態では、本方法は、一部分において、トレンチの部分および絶縁材料の部分を除去することをさらに含む。

一実施形態では、本方法は、一部分において、電圧がシリコン基板と金属層との間に印加された後に、多数のパルスを金属層と基板との間に印加することをさらに含む。一実施形態では、絶縁材料は、一部分において、酸化物および窒化物の交互層を含む。一実施形態では、本方法は、一部分において、窒化物層を除去し、多数の開口部をトレンチに沿って形成することをさらに含む。各々のこのような開口部は多数のＮＡＮＤメモリセルのうちの異なるものに関連付けられており、該異なるものを形成するように適合されている。本方法は、一部分において、少なくとも酸化物の第１および第２の層を各開口部の側壁および底部に沿って堆積させることをさらに含む。酸化物の第１の層は関連ＮＡＮＤメモリセルのトンネル酸化物を形成し、酸化物の第２の層は関連ＮＡＮＤメモリセルの蓄積酸化物（ｓｔｏｒａｇｅ ｏｘｉｄｅ）を形成する。

一実施形態では、本方法は、少なくとも酸化物の第３の層を各開口部の側壁および底部に沿って堆積させることをさらに含む。一実施形態では、本方法は、酸化物の第３の層の堆積に続いて金属層を各開口部内に堆積させることをさらに含む。一実施形態では、シリコン基板と金属層との間に印加される電圧はポリシリコン側壁の抵抗率によって規定される。

本開示の一実施形態に係る、多数の垂直ＮＡＮＤメモリセルを形成する方法は、一部分において、金属および酸化物の多数の交互層をシリコン基板上に形成することと、トレンチを金属および酸化物の交互層内に形成し、シリコン基板の表面を露出させることと、酸化物の第１の層、酸化物の第２の層、および酸化物の第３の層をトレンチの側壁に沿って堆積させることと、ポリシリコンの層を、トレンチの側壁に沿って、およびトレンチ内の酸化物の第１の層に隣接して堆積させることと、トレンチに酸化物を充填することと、金属層をトレンチの上方に形成することと、複数のＮＡＮＤメモリセルのための単結晶チャネルを形成することであって、電圧をシリコン基板と金属層との間に印加し、ポリシリコン側壁を融解させること、および融解したポリシリコン側壁が単結晶チャネルに再結晶することを可能にすること、によって、単結晶チャネルを形成することと、を含む。

一実施形態では、本方法は、一部分において、金属層を金属および酸化物の多数の交互層の上方に形成することをさらに含む。一実施形態では、本方法は、一部分において、エピタキシャル層をトレンチの底部の近くに形成することをさらに含む。一実施形態では、本方法は、一部分において、エピタキシャル層をトレンチの上部の近くに形成することをさらに含む。一実施形態では、本方法は、一部分において、トレンチの部分ならびに金属および酸化物の多数の交互層の部分を除去することをさらに含む。

一実施形態では、本方法は、一部分において、電圧の印加後に多数のパルスを金属層と基板との間に印加することをさらに含む。一実施形態では、第１の時点と第２の時点との間に印加されるパルス高は、第２の時点と第３の時点との間に印加されるパルス高よりも高い。第１の時点は第２の時点の前に生じ、第２の時点は第３の時点の前に生じる。一実施形態では、印加される電圧はポリシリコン側壁の抵抗率によって規定される。

垂直ＮＡＮＤメモリ構造（ｖｅｒｔｉｃａｌ ＮＡＮＤ ｍｅｍｏｒｙ ｓｔｒｕｃｔｕｒｅ）が、一部分において、シリコン基板と、第１および第２のＮＡＮＤメモリセルと、含む。第１のＮＡＮＤメモリセルはシリコン基板の上方に配設されており、基板と実質的に垂直な単結晶シリコンによって規定されたチャネルを含む。第１のＮＡＮＤメモリセルは、一部分において、チャネルに隣接したトンネル酸化物、トンネル酸化物に隣接した蓄積酸化物、および蓄積酸化物に隣接した阻止酸化物（ｂｌｏｃｋｉｎｇ ｏｘｉｄｅ）をさらに含む。第２のＮＡＮＤメモリセルはシリコン基板の上方に配設されており、単結晶シリコンによって規定されたチャネルを含む。第２のＮＡＮＤメモリセルは、一部分において、チャネルに隣接したトンネル酸化物、トンネル酸化物に隣接した蓄積酸化物、および蓄積酸化物に隣接した阻止酸化物をさらに含む。

本開示は、以下に与えられる詳細な説明から、および本開示の実施形態の添付の図からより完全に理解されるであろう。図は、本開示の実施形態の知識および理解を提供するために用いられ、本開示の範囲をこれらの特定の実施形態に限定しない。さらに、図は必ずしも原寸に比例して描かれていない。

本開示の１つの例示的な実施形態に係る、シリコン基板の上方に形成されており、垂直３Ｄ ＮＡＮＤメモリセルのストリングを形成するために用いられる二酸化ケイ素および窒化ケイ素の交互層のスタックを含む半導体構造を示す図である。 本開示の１つの例示的な実施形態に係る、スタック内のトレンチの形成後の図１の半導体構造を示す図である。 本開示の１つの例示的な実施形態に係る、トレンチの側壁に沿ったポリシリコンの形成後の図２の半導体構造を示す図である。 本開示の１つの例示的な実施形態に係る、トレンチに二酸化ケイ素を充填した後の図３の半導体構造を示す図である。 本開示の１つの例示的な実施形態に係る、スタックの上方の金属層の形成後の図４の半導体構造を示す図である。 本開示の１つの例示的な実施形態に係る、基板内のオーム接点の形成、および金属層とオーム接点との間の電圧の印加後の図５の半導体構造を示す図である。 本開示の１つの例示的な実施形態に係る、ポリシリコン側壁を融解および再結晶させ、３Ｄ ＮＡＮＤメモリセルのチャネルを形成した後の図６の半導体構造を示す図である。 本開示の１つの例示的な実施形態に係る、トレンチおよびポリシリコン側壁の上方の金属セグメントの形成、基板内のオーム接点の形成、ならびに金属セグメントとオーム接点との間の電圧の印加後の図４の半導体構造を示す図である。 本開示の１つの例示的な実施形態に係る、トレンチの底部内におけるエピタキシャル層の堆積後の図３の半導体構造を示す図である。 本開示の１つの例示的な実施形態に係る、トレンチの上部および底部におけるエピタキシャル層の堆積後の図４の半導体構造を示す図である。 本開示の１つの例示的な実施形態に係る、ポリシリコン側壁の融解後に図６および図８の半導体に印加され得る漸減する電圧パルスのタイミング図である。 本開示の１つの例示的な実施形態に係る、金属、およびスタックの１つまたは複数の層の除去後の図７の半導体構造を示す図である。 本開示の１つの例示的な実施形態に係る、金属および窒化ケイ素層を除去し、開口部をスタック内に形成した後の図７の半導体構造を示す図である。 本開示の１つの例示的な実施形態に係る、スタック内に形成された開口部の底部および側壁に沿ったトンネル酸化物、蓄積酸化物，および阻止酸化物の形成後の図１２の半導体構造を示す図である。 本開示の１つの例示的な実施形態に係る、スタックの開口部に金属を充填し、３Ｄ ＮＡＮＤメモリセルのゲートを形成した後の図１３の半導体構造を示す図である。 本開示の１つの例示的な実施形態に係る、シリコン基板の上方に形成されており、垂直３Ｄ ＮＡＮＤメモリセルのストリングを形成するために用いられる二酸化ケイ素および金属の交互層のスタックを含む半導体構造を示す図である。 本開示の１つの例示的な実施形態に係る、スタック内のトレンチの形成後の図１５の半導体構造を示す図である。 本開示の１つの例示的な実施形態に係る、トレンチの側壁に沿ったトンネル酸化物、蓄積酸化物，および阻止酸化物の形成後の図１６の半導体構造を示す図である。 本開示の１つの例示的な実施形態に係る、トンネル酸化物に隣接しており、トレンチの側壁に沿ったポリシリコンの形成後の図１７の半導体構造を示す図である。 本開示の１つの例示的な実施形態に係る、トレンチに二酸化ケイ素を充填した後の図１８の半導体構造を示す図である。 本開示の１つの例示的な実施形態に係る、トレンチおよびポリシリコン側壁の上方の金属セグメントの形成、基板内のオーム接点の形成、ならびに金属セグメントとオーム接点との間の電圧の印加後の図１９の半導体構造を示す図である。 本開示の１つの例示的な実施形態に係る、ポリシリコン側壁を融解および再結晶させ、３Ｄ ＮＡＮＤメモリセルのチャネルを形成した後の図２０の半導体構造を示す図である。 本開示の１つの例示的な実施形態に係る、一部分において、ポリシリコン側壁、金属ゲート、トンネル酸化物、蓄積酸化物、および阻止酸化物を含む半導体構造を示す図である。 本開示の１つの例示的な実施形態に係る、ポリシリコン側壁が融解および再結晶させられ、単結晶シリコンチャネルを形成した後の図２２Ａの半導体構造を示す図である。 本開示の１つの例示的な実施形態に係る、一部分において、ポリシリコン側壁、金属ゲート、トンネル酸化物、蓄積酸化物、および阻止酸化物を含む半導体構造を示す図である。 本開示の１つの例示的な実施形態に係る、ポリシリコン側壁が融解および再結晶させられ、モン結晶シリコンチャネルを形成した後の図２３Ａの半導体構造を示す図である。 本開示の実施形態が動作し得る例示的なコンピュータシステムの概要図である。

垂直集積３Ｄ ＮＡＮＤメモリストリングの製作において用いられる半導体プロセスは、材料の多層スタックを貫く深い円筒形トレンチ、ならびに（ｉ）垂直チャネルを形成するためのアモルファスシリコン層、およびｉｉ）ゲート制御を改善するための内部酸化物コアの後続の堆積を形成し得る。堆積させられたアモルファスシリコン層は製作プロセスの残りの部分の間に多結晶シリコン粒子に結晶する。多結晶シリコンチャネルは、単結晶シリコンよりも高い抵抗を有し、それゆえ、３Ｄ ＮＡＮＤメモリセルの性能の低下をもたらす。さらに、粒子間境界は電荷捕獲部位の役割を果たし、これにより、さらなるランダムテレグラフノイズ変動およびキャリア移動度劣化を生じさせる。このような確率的不安定性は重大な読み取り／書き込み誤りを生じさせ得る。

読み取り／書き込み誤りの影響を部分的に軽減するための１つの既知の技法は、誤り訂正符号（ＥＣＣ：Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）アルゴリズムを用いることである。しかし、ＥＣＣアルゴリズムを遂行するために必要とされる回路機構は比較的大きいシリコン区域を占有し、これにより、垂直３Ｄ ＮＡＮＤセルから得られる恩恵を打ち消す。

本開示の実施形態によれば、３Ｄ ＮＡＮＤメモリセルのストリングは、単結晶シリコンを有する垂直集積チャネルを含む。アモルファスシリコンおよび内部コア酸化物堆積ステップに続いて、半導体材料の電熱アニーリング（ｅｌｅｃｔｒｏ－ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）および冷却が行われる。本開示の一態様によれば、電流がポリシリコン側壁内へ強制的に流され、これにより、ポリシリコンの局所的なジュール加熱および融解を誘起する。融解は、酸化物の間に挟まれたポリシリコンの細い幾何学形状によって促進される。

単結晶シードの存在は、本開示の一態様によれば、冷却期間の間におけるチャネル結晶化の出発点の役割を果たす。このような期間の間に、本開示の一態様によれば、融解したポリシリコンは、冷却し、シードの場所から再結晶させられ、冷却／結晶化をポリシリコンの残りの部分へ徐々に進展させていく。

図１は、結晶シリコン基板５０（以下において、代替的に、基板と称される）の上に形成されており、本開示の一実施形態に係る複数の３Ｄ ＮＡＮＤメモリセルを形成するために用いられる、二酸化ケイ素（代替的に、本明細書において酸化物と称される）２０および窒化ケイ素（代替的に、本明細書において窒化物と称される）３０の交互層のスタック１０を示す。本明細書において示される図は円筒形構造の２次元（２Ｄ）断面図であることが理解される。スタック１０は典型的な半導体プロセスを用いて作製され得る。酸化物２０および窒化物３０の交互層のスタック１０は絶縁材料である。次に、マスキングおよびパターニングステップを用いて、図２に示されるように、例えば、高アスペクト比反応性イオンエッチング（ｈｉｇｈ－ａｓｐｅｃｔ ｒａｔｉｏ ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈ）を用いて、トレンチ６０がスタック内に形成される。トレンチ６０は基板５０の表面を露出させる。

次に、図３に示されるように、ポリシリコンの層７０がトレンチ６０の側壁に沿って堆積させられる。その後、図４に示されるように、トレンチ６０に酸化物８０が充填され、半導体メモリ構造（代替的に、本明細書において、半導体構造またはメモリ構造と称される）１００を形成する。酸化物８０は、以下においてさらに説明されるように、チャネルの静電的制御および駆動性（ｄｒｉｖａｂｉｌｉｔｙ）を改善する。次に、図５に示されるように、金属の層９０がメモリ構造１００の上部上に堆積させられ、オーム接点９５が基板５０の底部領域に形成され、図６に示される、メモリ構造１２０を形成する。金属層９０は、層の上部酸化物２０、トレンチ酸化物８０、およびポリシリコン側壁７０を覆うように示されている。

その後、図６に示されるように、電圧９８が金属層９０とオーム接点９５との間に印加される。このように印加される電圧レベルは、２つの金属節点の間で、ポリシリコン側壁７０を通って流れる電流（破線９２を用いて示されている）がポリシリコン側壁の局所的融解を生じさせることを引き起こすように選択される。電圧レベルは、３Ｄ ＮＡＮＤメモリセルのチャネルを形成する、ポリシリコン側壁の固有抵抗によって部分的に決定される。チャネル（代替的に、本明細書において、ナノワイヤと称される）の比較的小さい寸法は電熱効率を増大させ、それゆえ、ポリシリコン側壁を融点に至らせるために必要とされる電流を低減し得る。

ポリシリコンを融解するために必要とされる電圧はポリシリコンの抵抗率に部分的に依存する。このような抵抗率は、以下においてさらに説明されるように、例えば、ポリシリコンのドーピングによって、または電圧をＮＡＮＤセルの制御ゲート（ワード線）に印加することによって、変更され得る。ポリシリコンの局所的な融解を誘起するために必要とされる典型的な温度は約１４００℃である。誘起される温度は、周囲の酸化物の融解を防止するために、１７１０℃未満でなければならない。電圧の振幅、形状、および持続時間は、（ｉ）（例えば、１００個のメモリセルを含み得る）ＮＡＮＤストリング長、（ｉｉ）スタックを形成する材料の組成、および（ｉｉｉ）各々のこのような材料の厚さに部分的に依存することになる。印加電圧を用いてチャネルへ送られる電力はＰ＝Ｖ²／Ｒによって規定される。ここで、Ｖはボルト単位の電圧振幅を表し、Ｒはオーム単位のチャネルストリング抵抗を表す。この電力に関連付けられるジュール熱ＱはＱ＝Ｐ・ｔによって規定される。ここで、ｔは電圧パルスの持続時間である。このように発生された熱の相当部分は、基板、上部インターコネクト、および横方向の側壁を通して散逸させられる。熱の比較的より小さい部分はチャネル温度の増大を生じさせる。一例では、周囲の酸化物を融解することなくポリシリコンを融解するために必要とされる温度の増大を達成するために、電圧の振幅および持続時間は、例えば、メモリ読み取り動作の間にＮＡＮＤストリングへ送られるエネルギーよりも１００～１０００倍高いエネルギーを誘起するように選択される。

－ 以下においてさらに説明されるように、その後、メモリセルのチャネルをスタック１０内に形成する － ポリシリコン側壁７０に沿って融解条件が確立された後に、融解したポリシリコン側壁が冷却することを可能にするために、電圧が除去される。シリコン基板５０は比較的大きいヒートシンクに相当するため、融解したポリシリコン側壁は、ポリシリコン側壁とシリコン基板５０との間の境界面において冷却し始め、結晶し始めることになる。結晶化は、その後、融解したポリシリコン側壁の底部（すなわち、ポリシリコン側壁と基板５０との間の境界面）からポリシリコン側壁の上部へ伝搬することになる。したがって、本開示の実施形態によれば、ポリシリコン側壁の融解はジュール効果によって達成され、融解したポリシリコンの再結晶は、異なる、非対称の熱散逸によって達成される。図７は、ポリシリコン側壁７０が融解および再結晶させられ、ＮＡＮＤメモリセルチャネルのチャネル８５をスタック１０内に形成した後の図６のメモリ構造を示す。

図８に示されるものなどの、実施形態によっては、上部金属層９０は、電圧の印加の前に、トレンチ充填酸化物８０およびポリシリコン側壁７０のみを覆う比較的小さい金属セグメント１２を形成するようにパターニングされる。金属セグメント１２の比較的小さいサイズは、それを通した熱散逸を低減し、これにより、電熱効果を増大させる。上部金属層９０の区域を低減することは、融解したポリシリコンの上部の時期尚早の冷却をさらに軽減し、それゆえ、結晶化波（ｒｅｃｒｙｓｔａｌｌｉｚｉｎｇ ｗａｖｅ）が基板５０およびポリシリコン側壁７０の境界面の近くの底部から十分に伝搬することを可能にする。

実施形態によっては、図３に示されるとおりのポリシリコン側壁の堆積後に、シリコンのエピタキシャル層がトレンチの底部において堆積させられ、次に、図９Ａに示されるように、比較的薄いエピタキシャル層１３５をトレンチの底部の近くに形成するようにエッチングされる。その後、トレンチに酸化物８０が充填される。エピタキシャル層１３５は結晶スーパーシード（ｃｒｙｓｔａｌｌｉｎｅ ｓｕｐｅｒ－ｓｅｅｄ）を形成し、融解したポリシリコン側壁のシーディング面（ｓｅｅｄｉｎｇ ｓｕｒｆａｃｅ）および結晶性伝搬効率（ｃｒｙｓｔａｌｌｉｎｉｔｙ ｐｒｏｐａｇａｔｉｏｎ ｅｆｆｉｃｉｅｎｃｙ）の両方を増大させる。（図示されない）実施形態によっては、エピタキシャル層は、基板５０の上方に、スタック１０およびトレンチ６０の形成前に形成される。実施形態によっては、エピタキシャル層が、トレンチの底部、およびトレンチの上方の両方に形成される。例えば、図９Ｂでは、シリコンの第１のエピタキシャル層１３５が、トレンチ内に形成されたように示されており、シリコンの第２のエピタキシャル層１３７が、トレンチの上方に形成されたように示されている。さらに他の実施形態では、エピタキシャル層がトレンチの上方に形成され、トレンチの底部には形成されない。

実施形態によっては、ポリシリコン側壁は、金属ゲート、トンネル酸化物、蓄積酸化物、および阻止酸化物の堆積後に融解および再結晶させられる。図２２Ａは、メモリ構造４００が、融解および再結晶させられていないポリシリコン側壁を含むことを除いて、図１４に示されるメモリ構造と同様である半導体メモリ構造４００を示す。メモリ構造４００の金属層１２とオーム接点９５との間の電圧（図示せず）の印加後に、ポリシリコン側壁７０は融解および再結晶させられ、単結晶シリコンチャネルを形成する。図２２Ｂは、このような電圧が印加され、それに続いてポリシリコン側壁７０が融解および再結晶させられ、単結晶シリコンチャネル７０を形成した後の図２２Ａのメモリ構造を示す。図２２Ａを参照すると、金属ゲート１８０に印加される電圧を変化させることによって、ひいては、ポリシリコン側壁７０の抵抗率を変更することによって、ポリシリコン側壁７０を融解させるために必要とされる電圧レベルが変化させられ得る。

本開示の一実施形態に係る、多数の垂直配向ＮＡＮＤメモリセルを形成する方法は、一部分において、第１および第２の絶縁体の多数の交互層をシリコン基板上に形成し、スタックを形成することと、シリコン基板の表面を露出させるトレンチを多数の第１および第２の絶縁体内に形成することと、ポリシリコンの層をトレンチの側壁に沿って堆積させることと、トレンチに酸化物を充填することと、金属層をトレンチの上方に形成することと、第１の絶縁体層をスタックから除去し、多数の開口部をトレンチに沿って形成することと、を含む。各々のこのような開口部はＮＡＮＤメモリセルのうちの１つに関連付けられており、それに適合されている。本方法は、一部分において、少なくとも酸化物の第１、第２、および第３の層を各開口部の側壁および底部に沿って堆積させることと、酸化物の第１、第２、および第３の層の堆積に続いてゲート金属層を各開口部内に堆積させることと、多数のＮＡＮＤメモリセルのための単結晶チャネルを形成することと、をさらに含む。単結晶チャネルは、少なくとも第１の電圧を各金属ゲートと基板との間に印加し、ポリシリコン側壁の抵抗率を変化させること、第２の電圧をシリコン基板と金属層との間に印加し、ポリシリコン側壁を融解させること、および融解したポリシリコン側壁が単結晶チャネルに再結晶することを可能にすることによって形成される。

実施形態によっては、融解したポリシリコン側壁の（すなわち、基板５０およびポリシリコン側壁７０の境界面における）底部からの結晶化波の伝搬を支援するため、および／または温度の増大に伴うポリシリコンの抵抗率の減少によって誘起される正のフィードバックループ（熱暴走）を制御するために、例えば、金属層９０（もしくは金属セグメント１２）およびオーム接点９５を用いて、一連の漸減する電圧パルスがメモリ構造に印加され得る。図１０は、図６および図８に示されるメモリ構造に印加され得る漸減する電圧パルスの例示的なタイミング図である。

実施形態によっては、上述されたように、ポリシリコン側壁を融解および再結晶させ、チャネル８５を形成した後に、上部金属層９０、およびメモリデバイス構造の上部の部分が除去される。例えば、図１１のメモリ構造１５０を参照すると、金属層９０（または図８に示される金属セグメント１２）の除去後に、例えば、エッチングプロセスまたは化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いてメモリ構造の部分１４０が除去される。図１１では、例示的な部分１４０は、酸化物２０の２つの層および窒化物３０の層を、相接したトレンチと一緒に含むように示されている。しかし、スタック１０内の酸化物および窒化物のより多くの層が除去されてもよいことが理解される。部分１４０を除去することによって、上部接点からの時期尚早の熱損失のゆえに再結晶を経ていない可能性のある部分１４０内のポリシリコン側壁７０も除去される。メモリ構造１５０の残りの部分は、結晶化の均一性を有するチャネル８５を有する。このような除去に対応するために、酸化物および窒化物の交互層のスタック、ならびにトレンチは、除去ステップ後に、トレンチが所望の長さに達するよう、所望されるよりも長くなるように適合され得る。

ポリシリコン側壁の融解および結晶化、メモリ構造の上部からの金属層／セグメントの除去、ならびに図１１を参照して説明されたとおりの、メモリ構造の上部の部分の任意選択的な除去後に、エッチングプロセスを用いて窒化物層３０が除去され、これにより、図１２に示されるメモリ構造１６０を形成する。窒化物層の除去は、図１２に示されるように、スタック１０内の開口部３６の形成をもたらす。

次に、図１３に示されるように、トンネル酸化物１７２の層、蓄積酸化物１７４の層、および阻止酸化物１７６の層が各開口部３６の側壁および底部に沿って形成される。その後、図１４に示されるように、金属１８０の層が各開口部３６内に堆積させられる。各金属１８０はＮＡＮＤメモリセルのゲートを形成する。各ゲート１８０は、同じ開口部３６内に形成されたその関連トンネル酸化物１７２、蓄積酸化物１７４、および阻止酸化物１７６と共に、垂直ＮＡＮＤメモリセルを形成する。各々のこのようなメモリセルのためのチャネルは、周知のように、トンネル酸化物１７２に面したポリシリコンチャネル８５の部分である。図１４に示されるものなどの、メモリ構造は、例えば、１００個のＮＡＮＤメモリセルを垂直スタック１０内に有し得る。

図１５～図２１は、本開示の別の実施形態に係る、垂直３Ｄ ＮＡＮＤメモリセルのストリングを形成する際に用いられる様々な処理ステップを示す。図１５は、堆積方法、パターニング、およびエッチングステップを用いて結晶シリコン基板３５０の上に形成された酸化物２０および金属（タングステンなど）３０の交互層のスタック３００を示す。次に、図１６に示されるように、基板３５０の表面まで延びたトレンチ３６０が、マスキングおよびパターニングステップを用いてスタック３００内に形成される。

次に、図１７に示されるように、阻止酸化物３７６の層、蓄積酸化物３７４の層、およびトンネル酸化物３７２の層がトレンチの側壁に沿ってそれぞれ堆積させられる。その後、図１８に示されるように、ポリシリコン３８０の層が、トレンチの側壁に沿って、およびトンネル酸化物層３７２に隣接して形成される。その後、図１９に示されるように、トレンチに酸化物３９０が充填される。

次に、図２０に示されるように、金属３９２の層がポリシリコン側壁３８０および酸化物３９０の上に形成される。（図示されていない）実施形態によっては、金属層３９２はスタック３００の上面を覆う。オーム接点３９４が基板３５０内に形成された後に、電圧３９６が金属層３９２とオーム接点３９４との間に印加される。印加された電圧によって、電流が２つの金属節点の間で、ポリシリコン側壁３８０を通って流れ（破線３９６を用いて示されている）、ポリシリコン側壁の局所的融解を生じさせる。電圧レベルはポリシリコン側壁の固有抵抗によって部分的に決定される。

ポリシリコン側壁内で融解条件に達した後に、融解したポリシリコンが冷却することを可能にするために、電圧は除去される。シリコン基板３５０は比較的大きいヒートシンクに相当するため、融解したポリシリコンは、ポリシリコンとシリコン基板３５０との間の境界面において冷却し、再結晶し始める。再結晶は、その後、底部（すなわち、ポリシリコンと基板３５０との間の境界面）からスタック３００の表面の近くのポリシリコンの上部へ伝搬することになる。したがって、本開示の実施形態によれば、ポリシリコン側壁の融解はジュール効果によって達成され、融解したポリシリコンの再結晶は、異なる、非対称の熱散逸によって達成される。

図２１は、ポリシリコン側壁が融解および結晶させられ、メモリセルチャネル３８５を形成した後の図２０のメモリデバイス構造を示す。各金属層３３０は、その関連トンネル酸化物３７２、蓄積酸化物３７４、阻止酸化物３７６、およびトンネル酸化物１７２に面したポリシリコンチャネル３８５の部分と共に、ＮＡＮＤメモリセルをスタック３００内に形成する。１つのこのようなＮＡＮＤセルが図２１においてＮＡＮＤメモリセル４００として識別されている。

図２３Ａは、メモリ構造５００が、融解および再結晶させられていないポリシリコン側壁３８０を含むことを除いて、図２１に示されるメモリ構造と同様である半導体メモリ構造５００を示す。メモリ構造５００の金属層３９２とオーム接点３９４との間の電圧（図示せず）の印加後に、ポリシリコン側壁３８０は融解および再結晶させられ、単結晶シリコンチャネルを形成する。図２３Ｂは、このような電圧が印加され、それに続いてポリシリコン側壁３８０が融解および再結晶させられ、単結晶シリコンチャネル３８５を形成した後の図２３Ａのメモリ構造を示す。図２３Ａを参照すると、金属ゲート３７０に印加される電圧を変化させることによって、ひいては、ポリシリコン側壁３８０の抵抗率を変更することによって、ポリシリコン側壁３８０を融解させるために必要とされる電圧レベルが変化させられ得る。

本開示の一実施形態に係る、多数の垂直配向ＮＡＮＤメモリセルを形成する方法は、一部分において、金属ゲートおよび酸化物の多数の交互層をシリコン基板上に形成することと、トレンチを金属ゲートおよび酸化物の交互層内に形成し、シリコン基板の表面を露出させることと、酸化物の第１の層、酸化物の第２の層、および酸化物の第３の層をトレンチの側壁に沿って堆積させることと、ポリシリコンの層を、トレンチの側壁に沿って、およびトレンチ内の酸化物の第１の層に隣接して堆積させることと、トレンチに酸化物を充填することと、金属層をトレンチの上方に形成することと、複数のＮＡＮＤメモリセルのための単結晶チャネルを形成することと、を含む。単結晶チャネルは、少なくとも第１の電圧を各金属ゲートと基板との間に印加し、ポリシリコン側壁の抵抗率を変化させること、第２の電圧をシリコン基板と金属層との間に印加し、ポリシリコン側壁を融解させること、および融解したポリシリコン側壁が単結晶チャネルに再結晶することを可能にすることによって形成される。

図２４は、機械に、本明細書において説明される方法論のうちの任意の１つまたは複数を遂行させるための命令のセットが内部で実行され得るコンピュータシステム９００の例示的な機械を示す。代替的実装形態では、機械は、ＬＡＮ、イントラネット、エクストラネット、および／またはインターネット内の他の機械に接続され得る（例えば、ネットワーク化される）。機械は、クライアント－サーバネットワーク環境内のサーバまたはクライアント機械の立場で、ピアツーピア（または分散）ネットワーク環境内のピアマシン（ｐｅｅｒ ｍａｃｈｉｎｅ）として、あるいはクラウドコンピューティングインフラストラクチャまたは環境内のサーバまたはクライアント機械として動作し得る。

機械は、パーソナルコンピュータ（ＰＣ：ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ）、タブレットＰＣ、セットトップボックス（ＳＴＢ：ｓｅｔ－ｔｏｐ ｂｏｘ）、パーソナルデジタルアシスタント（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、セルラー電話、ウェブアプライアンス、サーバ、ネットワークルータ、スイッチ、またはブリッジ、あるいはその機械によって取られるアクションを指定する命令（順次的または他の様態）のセットを実行する能力を有する任意の機械であり得る。さらに、単一の機械が示されているが、用語「機械」はまた、本明細書において説明される方法論のうちの任意の１つまたは複数を遂行するための命令のセット（または複数のセット）を、個々に、または合同で実行する機械の任意の集合を含むと解釈されるものとする。

例示的なコンピュータシステム９００は、処理デバイス９０２、主メモリ９０４（例えば、リードオンリーメモリ（ＲＯＭ：ｒｅａｄ－ｏｎｌｙ ｍｅｍｏｒｙ）、フラッシュメモリ、シンクロナスＤＲＡＭ（ＳＤＲＡＭ：ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）などのダイナミックランダムアクセスメモリ（ＤＲＡＭ：ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、スタティックメモリ９０６（例えば、フラッシュメモリ、スタティックランダムアクセスメモリ（ＳＲＡＭ：ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）等）、およびバス９３０を介して互いに通信するデータ記憶デバイス９１８を含む。

処理デバイス９０２は、マイクロプロセッサ、中央処理装置、または同様のものなどの１つまたは複数のプロセッサを表す。より具体的には、処理デバイスは、複合命令セットコンピューティング（ＣＩＳＣ：ｃｏｍｐｌｅｘ ｉｎｓｔｒｕｃｔｉｏｎ ｓｅｔ ｃｏｍｐｕｔｉｎｇ）マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ：ｒｅｄｕｃｅｄ ｉｎｓｔｒｕｃｔｉｏｎ ｓｅｔ ｃｏｍｐｕｔｉｎｇ）マイクロプロセッサ、長大命令語（ＶＬＩＷ：ｖｅｒｙ ｌｏｎｇ ｉｎｓｔｒｕｃｔｉｏｎ ｗｏｒｄ）マイクロプロセッサ、または他の命令セットを実施するプロセッサ、または命令セットの組み合わせを実施するプロセッサであり得る。処理デバイス９０２はまた、特定用途向け集積回路（ＡＳＩＣ：ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ：ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）、デジタル信号プロセッサ（ＤＳＰ：ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）、ネットワークプロセッサ、または同様のものなどの１つまたは複数の専用処理デバイスであり得る。処理デバイス９０２は、本明細書において説明される動作およびステップを遂行するための命令９２６を実行するように構成され得る。

コンピュータシステム９００は、ネットワーク９２０を通じて通信するためのネットワークインターフェースデバイス９０８をさらに含み得る。コンピュータシステム９００はまた、映像表示ユニット９１０（例えば、液晶ディスプレイ（ＬＣＤ：ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ）または陰極線管（ＣＲＴ：ｃａｔｈｏｄｅ ｒａｙ ｔｕｂｅ））、英数字入力デバイス９１２（例えば、キーボード）、カーソル制御デバイス９１４（例えば、マウス）、グラフィック処理装置９２２、信号生成デバイス９１６（例えば、スピーカ）、グラフィック処理装置９２２、映像処理装置９２８、ならびに音声処理装置９３２を含み得る。

データ記憶デバイス９１８は、本明細書において説明される方法論または機能のうちの任意の１つまたは複数を具現する命令９２６の１つまたは複数のセットまたはソフトウェアが記憶された機械可読記憶媒体９２４（非一時的コンピュータ可読媒体としても知られる）を含み得る。命令９２６はまた、コンピュータシステム９００によるそれらの実行の間に、主メモリ９０４内、および／または処理デバイス９０２内に完全に、または少なくとも部分的に常駐し得、主メモリ９０４および処理デバイス９０２も機械可読記憶媒体を構成する。

実装形態によっては、命令９２６は、本開示に対応する機能性を実施するための命令を含む。機械可読記憶媒体９２４は、例示的な実装形態において、単一の媒体であるように示されているが、用語「機械可読記憶媒体」は、命令の１つまたは複数のセットを記憶する単一の媒体または複数の媒体（例えば、集中または分散データベース、ならびに／あるいは関連キャッシュおよびサーバ）を含むと解釈されるべきである。用語「機械可読記憶媒体」はまた、機械による実行のための、ならびに機械および処理デバイス９０２に本開示の方法論の任意の１つまたは複数を遂行させる命令のセットを記憶または符号化する能力を有する任意の媒体を含むと解釈されるものとする。したがって、用語「機械可読記憶媒体」は、限定するものではないが、ソリッドステートメモリ、光媒体、および磁気媒体を含むと解釈されるものとする。

上述の詳細な説明のいくつかの部分は、コンピュータメモリ内のデータビットに対する演算のアルゴリズムおよび記号表現の言葉で提示された。これらのアルゴリズム的記述および表現は、データ処理技術分野における当業者によって、彼らの仕事の内容を他の当業者へ最も効果的に伝えるために用いられる手段である。アルゴリズムは、所望の結果をもたらす一連の演算であり得る。演算は、物理量の物理的操作を必要とするものである。このような量は、記憶され、結合され、比較され、および他の仕方で操作される能力を有する電気または磁気信号の形態を取り得る。このような信号は、ビット、値、要素、記号、文字、項、数、または同様のものと称され得る。

しかし、これらおよび同様の項の全ては適切な物理量に関連付けられることになり、単にこれらの量に適用される好都合な標識にすぎないことに留意されたい。別途特に断りのない限り、本開示から明らかなように、本説明全体を通じて、特定の用語は、コンピュータシステムのレジスタおよびメモリ内の物理（電子）量として表されるデータを操作し、コンピュータシステムのメモリもしくはレジスタまたは他のこのような情報記憶デバイス内の物理量として同様に表される他のデータに変換する、コンピュータシステム、または同様の電子コンピューティングデバイスのアクションおよびプロセスを指すことが理解される。

本開示はまた、本明細書における動作を遂行するための装置に関する。この装置は、意図される目的のために特別に構築されていてもよく、あるいは、この装置は、コンピュータ内に記憶されたコンピュータプログラムによって選択的に作動または再構成されるコンピュータを含み得る。このようなコンピュータプログラムは、限定するものではないが、フロッピーディスク、光ディスク、ＣＤ－ＲＯＭ、および光磁気ディスクを含む任意の種類のディスク、リードオンリーメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ：ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気または光カード、あるいは電子命令を記憶するために適しており、コンピュータシステムバスに各々結合された任意の種類の媒体などの、コンピュータ可読記憶媒体内に記憶され得る。

本明細書において提示されるアルゴリズムおよびディスプレイはいかなる特定のコンピュータまたは他の装置にも本質的に関連しない。様々な他のシステムが、本明細書における教示に係るプログラムと共に用いられてもよいし、または本方法を遂行するためにより特殊な装置を構築することが都合良いと判明する場合もある。加えて、本開示はいかなる特定のプログラミング言語も参照して説明されない。種々のプログラミング言語が、本明細書において説明されるとおりの本開示の教示を実施するために用いられ得ることは理解されるであろう。

本開示は、コンピュータシステム（または他の電子デバイス）を、本開示に係るプロセスを遂行するようにプログラムするために用いられ得る命令が記憶された機械可読媒体を含み得る、コンピュータプログラム製品、またはソフトウェアとして提供され得る。機械可読媒体は、機械（例えば、コンピュータ）によって可読の形式の情報を記憶するための任意の機構を含む。例えば、機械可読（例えば、コンピュータ可読）媒体は、リードオンリーメモリ（「ＲＯＭ」）、ランダムアクセスメモリ（「ＲＡＭ」）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイス等などの、機械（例えば、コンピュータ）可読記憶媒体を含む。

上述の開示において、本開示の実装形態はそれらの特定の例示的な実装形態を参照して説明された。添付の請求項において記載されるとおりの本開示の実装形態のより広い趣旨および範囲から逸脱することなく様々な変更がそれらに対して行われ得ることは明らかであろう。本開示がいくつかの要素に単数形で言及する場合には、１つを超える要素を図に示すことができ、同様の要素は同様の参照符号で標識される。したがって、本開示および図面は、限定的な意味でなく、例示的な意味で捉えられるべきである。

Claims (15)

1. 複数の垂直ＮＡＮＤメモリセルを形成する方法であって、前記方法が、
   複数の絶縁材料をシリコン基板上に形成することと、
   トレンチを前記複数の絶縁材料内に形成することであって、前記トレンチが前記シリコン基板の表面を露出させる、形成することと、
   ポリシリコンの層を前記トレンチの側壁に沿って堆積させてポリシリコン側壁を形成することと、
   前記トレンチに酸化物を充填することと、
   金属層を前記トレンチの上方に形成することと、
   前記複数の垂直ＮＡＮＤメモリセルのための単結晶チャネルを形成することであって、
   電圧を前記シリコン基板と前記金属層との間に印加し、前記シリコン基板と前記金属層の間に電流を流し、それによって前記ポリシリコン側壁を融解させること、および
   前記融解したポリシリコン側壁が前記単結晶チャネルに再結晶することを可能にすること、
   によって、前記単結晶チャネルを形成することであって、前記単結晶チャネルの形成が、エピタキシャル層を前記トレンチの上部及び前記トレンチの底部の内の１つ以上の近くに形成することを含む、形成することと、
   を含む方法。
2. 前記金属層を前記複数の絶縁材料の上方に形成することをさらに含む、請求項１に記載の方法。
3. 前記トレンチおよび前記複数の絶縁材料の部分を除去することをさらに含む、請求項１に記載の方法。
4. 前記電圧の前記印加後に複数のパルスを前記金属層と前記シリコン基板との間に印加することをさらに含む、請求項１に記載の方法。
5. 前記複数の絶縁材料が酸化物および窒化物の交互層を含む、請求項１に記載の方法。
6. 前記交互層の中の前記窒化物の層を除去し、複数の開口部を前記トレンチに沿って形成することであって、各開口部が前記複数の垂直ＮＡＮＤメモリセルのうちの異なるものに関連付けられており、該異なるものを形成するように適合されている、形成することと、
   少なくとも酸化物の第１および第２の層を各開口部の側壁および底部に沿って堆積させることであって、酸化物の前記第１の層が、関連付けられた前記垂直ＮＡＮＤメモリセルのトンネル酸化物を形成し、酸化物の前記第２の層が、関連付けられた前記垂直ＮＡＮＤメモリセルの蓄積酸化物を形成する、堆積させることと、
   をさらに含む、請求項５に記載の方法。
7. 少なくとも酸化物の第３の層を各開口部の前記側壁および前記底部に沿って堆積させることをさらに含む、請求項６に記載の方法。
8. 酸化物の前記第３の層の前記堆積に続いて金属層を各開口部内に堆積させることをさらに含む、請求項７に記載の方法。
9. 前記電圧が前記ポリシリコン側壁の抵抗率によって規定される、請求項１に記載の方法。
10. 複数の垂直ＮＡＮＤメモリセルを形成する方法であって、前記方法が、
    金属および酸化物の複数の交互層をシリコン基板上に形成することと、
    トレンチを前記金属および酸化物の前記交互層内に形成することであって、前記トレンチが前記シリコン基板の表面を露出させる、形成することと、
    酸化物の第１の層、酸化物の第２の層、および酸化物の第３の層を前記トレンチの側壁に沿って堆積させることと、
    ポリシリコンの層を、前記トレンチの側壁に沿って、および前記トレンチ内の酸化物の前記第１の層に隣接して堆積させてポリシリコン側壁を形成することと、
    前記トレンチに酸化物を充填することと、
    エピタキシャル層を前記トレンチの上部及び前記トレンチの底部の内の１つ以上の近くに形成することと、
    金属層を前記トレンチの上方に形成することと、
    前記複数の垂直ＮＡＮＤメモリセルのための単結晶チャネルを形成することであって、
    電圧を前記シリコン基板と前記金属層との間に印加し、前記シリコン基板と前記金属層の間に電流を流し、それによって前記ポリシリコン側壁を融解させること、および
    前記融解したポリシリコン側壁が前記単結晶チャネルに再結晶することを可能にすること、
    によって、前記単結晶チャネルを形成することと、
    を含む方法。
11. 前記金属層を金属および酸化物の前記複数の交互層の上方に形成することをさらに含む、請求項１０に記載の方法。
12. 前記トレンチならびに金属および酸化物の前記複数の交互層の部分を除去することをさらに含む、請求項１０に記載の方法。
13. 前記電圧の前記印加後に複数のパルスを前記金属層と前記シリコン基板との間に印加することをさらに含む、請求項１０に記載の方法。
14. 第１の時点と第２の時点との間に印加されるパルス高が、前記第２の時点と第３の時点との間に印加されるパルス高よりも高く、前記第１の時点が前記第２の時点の前に生じ、前記第２の時点が前記第３の時点の前に生じる、請求項１３に記載の方法。
15. 前記電圧が前記ポリシリコン側壁の抵抗率によって規定される、請求項１０に記載の方法。