JP7689428B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
半導体装置には、静電気放電（Electro-Static Discharge：ＥＳＤ）を代表とする様々なサージやノイズから内部素子を保護するためにＥＳＤ保護素子が設けられている場合がある。
ＥＳＤ保護素子の例としては、独立して、あるいは、寄生的に形成されているダイオード素子、バイポーラ素子、サイリスタ素子などが挙げられる。これらの中でも、Ｎ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタのドレインを外部端子に接続するとともにゲート及びソースを接地してオフ状態で使用する、いわゆる「オフトランジスタ」が良く知られている。このオフトランジスタは、静電気のサージが内部素子へ伝播することを防止し、サージを基板などへ逃がす機能を有する。
このようなオフトランジスタにおいて、様々な提案がされている。たとえば、ＥＳＤ保護特性の改善を図ることを目的として、抵抗素子と容量素子が直列接続されたＲＣタイマーが接続されているオフトランジスタが提案されている（例えば、特許文献１参照）。
また、半導体装置の破壊に関わる静電気放電のモデルとして、サージの波形、エネルギー、時間などの観点で分類した、人体モデル（Human Body Model：ＨＢＭ）及びデバイス帯電モデル（Charged Device Model：ＣＤＭ）が良く知られている。
ＨＢＭは、帯電した人間から半導体装置に放電するモデルであり、比較的大きなエネルギーを数１０ｎｓｅｃ～数１００ｎｓｅｃで半導体装置に放電する。
一方、ＣＤＭは、近年の製造工程の自動化により人間が半導体装置に触れる作業が減っていることからＨＢＭよりも注目されている。このＣＤＭは、帯電した半導体装置の端子から装置や治工具類などの金属部に接触して放電するモデルであり、比較的小さいエネルギー量ではあるが数１０ｐｓｅｃ～数１００ｐｓｅｃという極めて短い時間で半導体装置から放電する。
このため、ＣＤＭでは厳しい過渡現象が発生してしまい、オフトランジスタにおいてはゲート電極とドレイン領域との間に大きい電位差が生じると破壊に至る可能性がある。
特開２０１２－１４６８９９号公報
そこで、本発明の一つの側面では、オフトランジスタのゲート絶縁膜が静電破壊されにくい半導体装置を提供することを目的とする。
本発明の一実施形態における半導体装置は、
ＭＯＳトランジスタのゲート電極及びソース領域が第１の電源端子又は第２の電源端子に接続され、ドレイン領域が外部信号端子に接続されているオフトランジスタを有する半導体装置において、
前記オフトランジスタは、ゲート電極がチャネル領域に加えてドレイン領域の一部又は全部の上方に延設され、前記ドレイン領域と前記ドレイン領域の上方に延設されている前記ゲート電極との間に容量形成領域を備える。
本発明の一つの側面によれば、オフトランジスタのゲート絶縁膜が静電破壊されにくい半導体装置を提供することができる。
図１は、第１の実施形態に係る半導体装置が有するオフトランジスタを示す回路図である。 図２は、第１の実施形態に係るオフトランジスタを示す概略平面図である。 図３は、図２で示したオフトランジスタにおいてゲート電極を除いた際の概略平面図である。 図４は、図２で示したＩ－Ｉ線における概略断面図である。 図５は、第２の実施形態に係る半導体装置が有するオフトランジスタを示す概略平面図である。 図６は、図５のＩＩ－ＩＩ線における概略断面図である。
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置が有するオフトランジスタを示す回路図である。
図１に示すように、半導体装置１００は、電源電位である第１の電源端子１００ａと、半導体装置１００をオンオフする制御信号が入力される外部信号端子１００ｂと、接地電位である第２の電源端子１００ｃと、オフトランジスタ１０と、を有する。
なお、本実施形態では、外部信号端子１００ｂに半導体装置１００をオンオフする制御信号が入力されるとしたが、これに限ることなく、他の信号でもよい。
オフトランジスタ１０は、本実施形態ではＮ型ＭＯＳトランジスタであり、ドレイン端子Ｄが外部信号端子１００ｂに接続され、ゲート端子Ｇ及びソース端子Ｓが接地電位である第２の電源端子１００ｃに接続されている。
図２は、第１の実施形態に係るオフトランジスタを示す概略平面図である。図３は、図２で示したオフトランジスタにおいてゲート電極を除いた際の概略平面図である。図４は、図２で示したＩ－Ｉ線における概略断面図である。
なお、半導体装置としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、レギュレータ、センサ、メモリ、バッテリ制御等の機能を有する半導体装置などが挙げられる。
図４に示すように、オフトランジスタ１０は、シリコン半導体基板の表面のアクティブ領域Ａに形成されており、ウェル領域１と、分離用酸化膜２と、ゲート電極３と、ゲート絶縁膜４と、ドレイン領域５と、ソース領域６と、層間絶縁膜７と、を構造的に組み合わせることにより形成されている。
なお、アクティブ領域Ａは、素子分離領域Ｂで他の素子から電気的に分離されている。
ウェル領域１は、シリコン半導体基板の表面に、Ｐ型の不純物が注入されている領域である。
分離用酸化膜２は、ＬＯＣＯＳ（LOCal Oxidation of Silicon）膜であり、オフトランジスタ１０の周囲のシリコン半導体基板の表面に形成されている。素子分離領域Ｂは、この分離用酸化膜２により形成されている。
なお、素子分離領域Ｂは、本実施形態のように分離用酸化膜２としてＬＯＣＯＳ膜を用いたもので形成してもよく、トレンチ分離（Shallow Trench Isolation：ＳＴＩ）により形成してもよい。
ゲート電極３は、ウェル領域１の上に形成されたゲート絶縁膜４の更にその上にポリシリコン膜を形成し、そのポリシリコン膜にＮ型の不純物を注入して形成された電極である。このゲート電極３は、ゲート絶縁膜４を介して、ドレイン領域５とソース領域６との間のウェル領域１（いわゆるチャネル領域）のみならず、ドレイン領域５の一部及びソース領域６の一部を覆うように配置されている。また、ゲート電極３は、ドレイン領域５が半導体装置の表面に配置されている端子部に対しコンタクトホールを介してアルミニウムなどの導電体で電気的に接続可能なように、ドレイン領域５の上方に開口部３ａが設けられている。ゲート電極３の上層には、層間絶縁膜７が形成されている。
ドレイン領域５及びソース領域６は、ウェル領域１の表面にＮ型の不純物を高濃度に注入した領域である。
ドレイン領域５及びソース領域６のＮ型の不純物は、イオン注入法などによりシリコン半導体基板面の略法線方向からゲート電極３の周囲に注入され、続く半導体装置の製造工程における熱処理によってゲート電極３の下面にも拡散する。このため、シリコン半導体基板をその法線方向から平面視した際に、ドレイン領域５及びソース領域６には、ゲート電極３の外周部の直下に位置する部分が存在する。
また、ドレイン領域５は、ドレイン端子Ｄを介して外部信号端子１００ｂに接続されている。ソース領域６は、ソース端子Ｓを介して第２の電源端子１００ｃに接続され、接地電位とされている。また、ウェル領域１においても接地電位とされている。
これにより、ゲート電極３の直下には、ゲート絶縁膜４を介して、ウェル領域１、ドレイン領域５及びソース領域６が存在することから、それぞれ容量が形成される。
ここで、ウェル領域１及びソース領域６が接地電位であるため、ゲート電極３との間に形成されている容量は共通したものとなる。このため、図２及び図３に示すように、ゲート電極３とウェル領域１及びソース領域６との間には、平面視すると矩形状である容量形成領域Ｃａ１が形成される。また、ゲート電極３とドレイン領域５との間には、平面視すると矩形状であり、その中央付近に開口部３ａが配置されている容量形成領域Ｃａ２が形成される。
このように、オフトランジスタ１０では、ゲート電極３とドレイン領域５との間に容量形成領域Ｃａ２が形成されていることにより、たとえＣＤＭでの静電気放電によりゲート－ドレイン間に高速の電位変化が発生しても、ゲート電極３の電位がドレイン領域５の電位に追従しやすくなる。このため、オフトランジスタ１０は、ゲート電極３とドレイン領域５との間に電位差が生じにくくなり、ゲート絶縁膜４を破壊されにくい。
また、容量形成領域Ｃａ２による容量Ｃ２が容量形成領域Ｃａ１による容量Ｃ１よりも大きいと、即ち次式、Ｃ２＞Ｃ１を満たすと、ゲート電極３の電位は接地電位よりもドレイン領域５の電位に追従しやすくなる。これにより、オフトランジスタ１０は、ゲート電極３とドレイン領域５との間に電位差がより生じにくくなり、ゲート絶縁膜４の破壊を更に抑制することができる。
具体的には、一般的なトランジスタの場合では、ゲート電極３の長さ（Ｌ１＋Ｌ１＋Ｌ１）を３μｍ、ゲート電極３の幅Ｗを１００μｍ、ドレイン領域５及びソース領域６のゲート電極３下への拡散長をそれぞれＬ１（即ち１μｍ）とし、ゲート電極３を延伸させない場合を考える。この場合には、容量形成領域Ｃａ１と容量形成領域Ｃａ２との面積比は、（２μｍ×１００μｍ×ゲート絶縁膜４の膜厚）：（１μｍ×１００μｍ×ゲート絶縁膜４の膜厚）となり、２：１であることが分かる。このようにすると、ゲート電極３の電位は、ドレイン領域５の電位よりも、接地電位に追従しやすくなってしまう。
そこで、本実施形態のオフトランジスタ１０では、図２に示すように、容量形成領域Ｃａ２の面積を容量形成領域Ｃａ１の２倍以上となることから、ゲート電極３の電位がドレイン領域５の電位に追従しやすくなるため、ゲート電極３とドレイン領域５との間に電位差がより生じにくくなり、ゲート絶縁膜４の破壊を更に抑制することができる。
なお、素子分離領域Ｂと接する部分までドレイン領域５を延設する必要がない場合は、ゲート電極３の幅を広くし、素子分離領域Ｂとドレイン領域５とを離間させてもよい。
また、素子分離領域Ｂ下に形成されているチャネルストッパーの役目を果たすウェル領域１よりもＰ型の不純物濃度の高い領域とドレイン領域５との接触を避けるように故意に離間させて高耐圧構造としてもよい。これにより、ゲート電極３とドレイン領域５との間の容量形成領域Ｃａ２を大きく増大させることが可能となる。
（第２の実施形態）
図５は、第２の実施形態に係る半導体装置が有するオフトランジスタを示す概略平面図である。図６は、図５のＩＩ－ＩＩ線における概略断面図である。
図５及び図６に示すように、第２の実施形態は、第１の実施形態において開口部３ａを平面視した際の形状を矩形状から櫛状とした開口部８ａに変更した以外は、第１の実施形態と同様である。したがって、図２～図４で説明した第1の実施形態と同じ構成については、同じ符号を記すことで説明に代える。
第２の実施形態では、開口部８ａを櫛状にしたことにより、第１の実施形態と比較して、ゲート電極８とドレイン領域５との間に形成される容量形成領域Ｃａ３の面積を容量形成領域Ｃａ１の面積よりも大きくすることができる。これにより、ゲート電極８の電位がドレイン領域５の電位に第１の実施形態よりも追従しやすくなるため、ゲート電極３とドレイン領域５との間に電位差がより生じにくくなり、ゲート絶縁膜４の破壊を更に抑制することができる。
また、開口部８ａが櫛状であると、ドレイン領域５及びソース領域６を形成する際に、ウェル領域１の表面に不純物を注入しやすくなる点で有利である。
なお、第２の実施形態では、開口部にゲート電極の２つの凹部がＸ方向に設けられているとしたが、これに限ることなく、凹部の数、向き、幅などは任意に設けることができる。すなわち、開口部を平面視した際の形状は、容量形成領域Ｃａ３の面積を大きくする観点から、矩形状の一部に凹部を有することが好ましい。この凹部は、矩形状の開口部の角部が欠けるように設けてもよい。
以上説明したように、Ｎ型ＭＯＳトランジスタのゲート及びソースが接地されているオフトランジスタを有する半導体装置において、オフトランジスタは、ゲート電極がチャネル領域に加えてドレイン領域の一部又は全部の上方に延設されている。これにより、オフトランジスタは、ゲート電極の電位がドレイン領域５の電位に追従しやすくなるため、ゲート電極とドレイン領域との間に電位差が生じにくくなり、ゲート絶縁膜の破壊を抑制することができる。
以上、この発明の実施形態について詳述したが、本発明はこれらの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
なお、第１及び第２の実施形態では、ドレイン領域から半導体装置の表面に配置されている端子部に対してコンタクトホールを介して電気的に接続可能とするためにゲート電極に開口部を設けたが、他の経路から接続可能であれば開口部は設けなくてもよい。
また、第１及び第２の実施形態では、オフトランジスタをＮ型とし、ウェル領域をＰ型としたが、これに限ることなく、オフトランジスタをＰ型とし、ウェル領域をＮ型としてもよい。この場合、オフトランジスタは、Ｐ型ＭＯＳトランジスタのゲート電極及びソース領域が第１の電源端子に接続され、ゲート電極がチャネル領域に加えてソース領域の一部又は全部の上方に延設される。
そして、これまで述べた外部信号端子は、外部信号が入力される端子としてきたが、静電気が印加されるどの端子においても同様であることはいうまでもない。例えば、静電気が印加される端子として、第１の電源や第２の電源といった電源電圧が入力される電源端子であっても構わない。
１ ウェル領域
２ 分離用酸化膜
３，８ ゲート電極
３ａ，８ａ 開口部
４ ゲート絶縁膜
５ ドレイン領域
６ ソース領域
１０ オフトランジスタ
１００ 半導体装置
１００ａ 第１の電源端子
１００ｂ 外部信号端子
１００ｃ 第２の電源端子
Ａ アクティブ領域
Ｂ 素子分離領域
Ｃａ１ （ゲート電極とウェル領域及びソース領域との間の）容量形成領域
Ｃａ２ （ゲート電極とドレイン領域との間の）容量形成領域

Claims (5)

  1. ＭＯＳトランジスタのゲート電極及びソース領域が接地され、ドレイン領域が外部信号端子に接続されているオフトランジスタを有する半導体装置において、
    前記オフトランジスタは、前記ドレイン領域及び前記ソース領域が接地電位のウェル領域に形成されており、前記ゲート電極がチャネル領域に加えて前記ドレイン領域の上方に延設され、
    前記ゲート電極と前記ドレイン領域との間で形成される容量は、前記ゲート電極と前記ウェル領域及び前記ソース領域との間に生じる容量よりも大きいことを特徴とする半導体装置。
  2. 前記ゲート電極は、前記ドレイン領域を覆う箇所に開口部が設けられている請求項１に記載の半導体装置。
  3. 前記開口部を平面視した際の形状は、矩形状である請求項２に記載の半導体装置。
  4. 前記開口部を平面視した際の形状は、矩形状の一部に凹部を有する請求項３に記載の半導体装置。
  5. 前記開口部を平面視した際の形状が櫛状である請求項２に記載の半導体装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN119584645B (zh) * 2025-02-05 2025-06-06 合肥晶合集成电路股份有限公司 半导体器件版图结构

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011192843A (ja) 2010-03-15 2011-09-29 Seiko Instruments Inc 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5028819A (en) * 1990-06-08 1991-07-02 Zilog, Inc. High CMOS open-drain output buffer
JPH07321306A (ja) * 1994-03-31 1995-12-08 Seiko Instr Inc 半導体装置およびその製造方法
JP3080028B2 (ja) * 1997-02-28 2000-08-21 日本電気株式会社 半導体装置
JP5656658B2 (ja) 2011-01-14 2015-01-21 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
US9441656B2 (en) * 2014-10-22 2016-09-13 Vibration & Seismic Technologies, LLC Strut and clip assembly for stiffening a hanger rod
JP6624912B2 (ja) 2015-02-05 2019-12-25 エイブリック株式会社 半導体装置
CN105870117B (zh) 2015-02-05 2020-09-25 艾普凌科有限公司 半导体装置
US11579645B2 (en) * 2019-06-21 2023-02-14 Wolfspeed, Inc. Device design for short-circuitry protection circuitry within transistors

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011192843A (ja) 2010-03-15 2011-09-29 Seiko Instruments Inc 半導体装置

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