JP7657705B2 - 制御装置、電源装置、処理装置及び方法 - Google Patents

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Description

本発明の実施形態は、制御装置、電源装置、処理装置及び方法に関する。
入力電力から必要とされる出力電力を生成する電源装置（例えば、インバータ）にはゲート回路（ゲートスイッチ）が設けられており、当該電源装置においては、当該ゲート回路のＯＮ状態及びＯＦＦ状態を切り替えることで、例えば電源の電圧、直流（ＤＣ）から交流（ＡＣ）への変換またはＡＣ周波数等を制御することができる。
ところで、ゲート回路のＯＮ状態及びＯＦＦ状態を切り替える（つまり、ゲート回路を制御する）ために用いられるゲート信号は、当該ゲート回路のＯＮ状態及びＯＦＦ状態を表現するパルス状の信号である。このゲート信号のパルス幅によって、ゲート回路をＯＮ状態とする期間と、当該ゲート回路をＯＦＦ状態とする期間と、当該ＯＮ状態及びＯＦＦ状態の切り替わりとを指示することができる。
ここで、上記したゲート回路のＯＮ状態及びＯＦＦ状態が切り替わるタイミング（以下、エッジタイミングと表記）では、当該ゲート回路にかかる電圧が急激に上昇または下降し、当該ゲート回路からノイズが発生する。このようにゲート回路から発生するノイズは、後にゲート回路に入力されるゲート信号（つまり、ゲート回路に伝送中のゲート信号）に影響を与え、当該ゲート信号に誤りを生じさせる場合がある。ゲート信号に生じる誤りは訂正することが可能であるが、当該誤りを適切に訂正することができない場合には、ゲート信号の正確度は低下する。
このため、ゲート回路に入力されるゲート信号の正確度を向上させる仕組みが求められている。
特開平１１－１７８３４９号公報
そこで、本発明が解決しようとする課題は、ゲート回路に入力されるゲート信号の正確度を向上させることが可能な制御装置、電源装置、処理装置及び方法を提供することにある。
実施形態によれば、ゲート回路を制御する制御装置が提供される。前記制御装置は、前記ゲート回路の状態を切り替えるゲート信号を生成するゲート信号生成回路と、前記生成されたゲート信号を送信する送信部と、前記送信されたゲート信号を受信する受信部と、前記受信されたゲート信号に生じる誤りを処理して当該ゲート信号を前記ゲート回路に出力する誤り処理回路とを備える。前記誤り処理回路による処理遅延は、前記ゲート回路の状態を切り替えるゲート信号のサンプリング周期より大きく、かつ、前記ゲート回路の状態を持続する時間から所定の時間を減算した時間以下である。
実施形態に係る制御装置の構成の一例を示すブロック図。 ゲート回路を模式的に示す図。 ゲート信号に対する誤り訂正の概要について説明するための図。 ゲート信号に対する誤り訂正の概要について説明するための図。 ゲート信号に対する誤り訂正の概要について説明するための図。 誤り処理回路に入力されるゲート信号とゲート回路に入力されるゲート信号との時間的な関係の一例を示す図。 誤り処理回路の入力とゲート回路の入力との時間的な関係の他の例を示す図。 本実施形態における誤り処理回路による処理遅延について説明するための図。 誤り処理回路の構成の一例を示す図。 第２誤り訂正について説明するための図。 誤り処理回路の構成の他の例を示す図。 本実施形態に係る制御装置の使用態様の一例について説明するための図。 本実施形態に係る制御装置の使用態様の一例について説明するための図。 本実施形態に係る制御装置の使用態様の一例について説明するための図。 本実施形態に係る制御装置の使用態様の一例について説明するための図。 本実施形態に係る制御装置の使用態様の一例について説明するための図。 本実施形態に係る制御装置の使用態様の一例について説明するための図。
以下、図面を参照して、実施形態について説明する。
図１は、本実施形態に係る制御装置の構成の一例を示すブロック図である。本実施形態に係る制御装置は、後述するゲート回路を制御する。制御装置は、例えばインバータのような入力電力から必要とされる出力電力を生成する電源装置に適用される。
図１に示すように、制御装置１は、第１側２及び当該第１側２と接続される第２側３を備える。
第１側２は、ゲート信号生成回路２１及び送信部２２を含む。ゲート信号生成回路２１は、上記したゲート回路を制御するためのゲート信号を生成するように構成された回路である。送信部２２は、ゲート信号生成回路２１によって生成されたゲート信号を第２側３に送信する。
第２側３は、受信部３１及び誤り処理回路３２を含む。受信部３１は、第１側２（送信部２２）から送信されたゲート信号を受信する。誤り処理回路３２は、受信部３１によって受信されたゲート信号に生じる誤りを処理して当該ゲート信号をゲート回路４に出力する。なお、誤り処理回路３２は、主にゲート信号に対する誤り訂正を実施する（つまり、当該ゲート信号に生じる誤りを訂正する処理を実行する）。なお、誤り処理回路３２の出力は、ゲート回路４への入力に相当する。
上記した制御装置１によって制御されるゲート回路４は、誤り処理回路３２から出力されたゲート信号に応じて、ゲートをＯＮまたはＯＦＦする（つまり、ゲート回路１０のＯＮ状態及びＯＦＦ状態を切り替える）ように構成された回路である。具体的には、ゲート回路４はゲートドライバ４１と半導体スイッチング素子４２とを含み、誤り処理回路３２から出力されたゲート信号はゲートドライバ４１に入力され、当該ゲートドライバ４１は半導体スイッチング素子４２を駆動する。ゲート回路４は、このような半導体スイッチング素子４２のＯＮまたはＯＦＦを通じて、必要とされる出力電力（出力電圧）の生成に寄与する。なお、本実施形態においては、便宜的に、ゲート回路４をＯＮまたはＯＦＦする（つまり、ゲート回路４のＯＮ状態及びＯＦＦ状態を切り替える）ものとして説明するが、当該ゲート回路４のＯＮ及びＯＦＦは上記した半導体スイッチング素子４２のＯＮ及びＯＦＦに相当する。
なお、図２は、ゲート回路４に含まれる半導体スイッチング素子４２を模式的に示す図である。図２に示すように、半導体スイッチング素子４２は、電圧が印加された回路上に挟まれるように構成されており、ゲート信号に基づいてＯＮ状態及びＯＦＦ状態が切り替えられることにより、スイッチとしての機能を実現することができる。
図１においては制御装置１が第１側２及び第２側３を備えるものとして説明したが、本実施形態に係る制御装置１は、第１側２が独立した装置（制御装置）として構成され、第２側３が独立した装置（処理装置）として構成されることにより、当該制御装置及び処理装置を備える制御システムとして実現されてもよい。また、制御装置１にゲート回路４を備える電源装置として実現されてもよい。
ここで、上記した誤り処理回路３２によって実施されるゲート信号に対する誤り訂正の概要について説明する。
まず、図３は、誤りが生じていないゲート信号１００（のパルス波形）を示している。なお、図示されていないが、図３の縦軸はゲート回路（の入力部）に印加される電圧値を表し、横軸は時間を表している。以下の他の図においても同様である。
図３に示すようなゲート信号１００がゲート回路４に入力された場合には、当該ゲート信号１００のパルス幅に従って、ゲート回路４のＯＮ状態及びＯＦＦ状態を適切に切り替えることができる。
一方、図４の上段は、誤りが生じているゲート信号１０１を示している。図４に示すゲート信号１０１が受信部３１によって受信された場合、誤り処理回路３２は、当該ゲート信号１０１に対する誤り訂正を実施する。この場合、誤り処理回路３２は、例えば誤りが生じていないゲート信号の値（つまり、当該誤りが生じたタイミングよりも前のタイミングのゲート信号の値）を保持することによって当該誤りを訂正することができる。これによれば、図４の下段に示すゲート信号１０２（誤りが生じていないゲート信号１００と同様のゲート信号）をゲート回路４に入力することができる。
なお、ゲート信号に基づいてゲート回路４のＯＮ状態及びＯＦＦ状態が切り替わるタイミング（つまり、ゲート信号の立ち上がりまたは立ち下がりのタイミング）をエッジタイミングと称すると、上記した図４の上段に示すゲート信号１０１においては、エッジタイミングの近傍ではない位置（タイミング）で誤りが生じている。このようなゲート信号１０１の場合には、比較的容易に誤りを訂正することができる。
これに対して、例えば図５に示すゲート信号１１１のようにＯＦＦからＯＮに変化する最初の値が誤りである（つまり、エッジタイミングの近傍の位置で誤りが生じている）場合を想定する。このようなゲート信号１１１に対して上記した誤り訂正が実施された場合には、誤りが生じたタイミングよりも前のタイミングのゲート信号１１１の値（ＯＦＦ状態に対応する値）を保持していたとしても、当該誤り（つまり、本来ＯＮであるべき値）を訂正することはできない。
すなわち、上記したように誤りが生じていないゲート信号の値を保持することによって誤りを訂正する場合には、誤りが生じたタイミングよりも前のタイミングのゲート信号の値と誤りが生じたタイミングにおける正しいゲート信号の値とが同じであれば当該誤りを正しく訂正することができるが、誤りが生じたタイミングよりも前のタイミングの値と誤りが生じたタイミングにおける正しいゲート信号の値とが異なる場合には当該誤りを正しく訂正することができない。このようにエッジタイミングの近傍で誤りが発生した場合には、ゲート信号の正確度が低下する可能性がある。
ところで、本実施形態においてゲート信号がゲート回路４に入力された場合、上記したゲート信号のエッジタイミングでは当該ゲート回路４にかかる電圧が急激に上昇または下降し、当該ゲート回路４からノイズが発生する。このようなノイズは、後にゲート回路に入力されるゲート信号（例えば、送信部２２から受信部３１に送信されているゲート信号等）に影響を与え、当該ゲート信号に誤り（以下、バースト誤りと表記）を生じさせる場合がある。
ここで、図６は、誤り処理回路３２に入力されるゲート信号（誤り処理回路３２の入力）と、ゲート回路４に入力されるゲート信号（ゲート回路４の入力）との時間的な関係の一例を示している。なお、本実施形態において誤り処理回路３２の入力とは、受信部３１の出力に相当である。
例えば誤り処理回路３２に入力されたゲート信号が遅延なくゲート回路４に入力される場合には、当該誤り処理回路３２の入力とゲート回路４の入力とは概ね一致するはずである。しかしながら、実際には誤り処理回路３２にゲート信号が入力されるタイミングとゲート回路４にゲート信号が入力されるタイミングとには、当該誤り処理回路３２がゲート信号に生じる誤りを処理することに基づく時間的なずれ（以下、誤り処理回路３２による処理遅延と表記）が生じている。
具体的には、図６に示す例では、誤り処理回路３２に入力されるゲート信号１２１ａのエッジタイミングはタイミングｔ１であるが、ゲート回路４に入力されるゲート信号１２１ｂのエッジタイミングは、タイミングｔ１から処理遅延Δｔが経過したタイミングｔ２である。
このようなゲート信号１２１ｂがゲート回路４に入力されると、タイミングｔ２（エッジタイミング）でゲート回路４がＯＦＦ状態からＯＮ状態に切り替えられる（つまり、ゲート回路４にかかる電圧が急激に上昇する）が、当該電圧の急激な上昇に応じて発生したノイズ１２２は、誤り処理回路３２に入力されるゲート信号１２１ａに影響を与える（つまり、ゲート信号１２１ａにバースト誤りを生じさせる）可能性が高い。
この場合において、図６に示す処理遅延Δｔが非常に小さいものとすると、タイミングｔ２において発生したノイズ１２２が誤り処理回路３２に入力されるゲート信号１２１ａのタイミングｔ１（つまり、エッジタイミング）の近傍の位置でバースト誤りを生じさせることになる。上記したように、このようなエッジタイミングの近傍に生じたバースト誤りを正しく訂正することは困難である。
図６においては処理遅延Δｔが非常に小さい場合について説明したが、図７は、処理遅延Δｔが大きい場合の誤り処理回路３２に入力されるゲート信号と、ゲート回路４に入力されるゲート信号との時間的な関係を示している。
図７に示す例では、図６に示すようなゲート信号１２１ａのタイミングｔ１（エッジタイミング）の近傍の位置でバースト誤りを生じさせることはないが、ゲート回路４にかかる電圧が急激に下降する当該ゲート信号１２１ａのタイミングｔ３（つまり、当該エッジタイミングの次のエッジタイミング）の近傍の位置でバースト誤りを生じさせることになる。このようなバースト誤りについても正しく訂正することは困難である。
すなわち、ゲート回路４のＯＮ状態及びＯＦＦ状態を切り替える構成においては当該ゲート回路４にかかる電圧の急激な変化（上昇及び下降）は避けられないが、図６及び図７に示す例によれば、処理遅延Δｔが非常に小さい場合であっても当該処理遅延Δｔが大きい場合であってもゲート信号１２１ａのエッジタイミングの近傍の位置でバースト誤りが生じ、当該バースト誤りを正しく訂正することが困難な場合がある。
そこで、本実施形態においては、ゲート回路４にかかる電圧を急激に変化するタイミング（つまり、バースト誤りが生じるタイミング）が誤り処理回路３２に入力されるゲート信号のエッジタイミングを避けるように、当該誤り処理回路３２による処理遅延（時間）を制御するものとする。
具体的には、上記したゲート信号は、制御装置１（ゲート回路４）に応じて設定されている所定のサンプリング周期に従って生成される。サンプリング周期とは第１側２に含まれるゲート信号生成回路２１によって生成されるゲート信号に従ってゲート回路４のＯＮ状態及びＯＦＦ状態を切り替えることができる最小の単位（つまり、ゲート回路４を制御するためのゲート信号の最小単位）であり、当該ゲート信号のパルス幅は当該サンプリング周期の整数倍に相当する時間となる。
なお、ゲート回路４は、特性等によって当該ゲート回路４の状態（ＯＮ状態またはＯＦＦ状態）を持続（保持）する時間がある。サンプリング周期はゲート回路４の状態を切り替えることができる最小単位であるが、ゲート回路４の状態を持続する時間が経過する前には、ゲート回路４の状態を切り替えることはできない。すなわち、ゲート回路４の状態を持続する時間未満ではゲート回路４の状態は切り替わらない。以下、上記したゲート回路４の状態を持続する時間を状態持続時間と称する。ゲート信号のパルス幅は、この状態持続時間よりも大きい。
本実施形態においては、上記したサンプリング周期及び状態持続時間を考慮して、誤り処理回路３２による処理遅延を制御する。具体的には、誤り処理回路３２による処理遅延は、図８に示すように、サンプリング周期より大きく、かつ、状態持続時間以下であるように設定される。
これによれば、処理遅延Δｔをサンプリング周期より大きく設定することによって、図６において説明した誤り処理回路３２に入力されるゲート信号１２１ａのタイミングｔ１（エッジタイミング）の近傍の位置でバースト誤りを生じさせることを回避する。また、処理遅延Δｔを状態持続時間以下に設定することによって、図７において説明した誤り処理回路３２に入力されるゲート信号１２１ｂのタイミングｔ３（エッジタイミング）の近傍の位置でバースト誤りを生じさせることを回避する。
この場合、ゲート回路４にかかる電圧が急激に上昇することによるノイズ１２２はタイミングｔ１とタイミングｔ３との間のタイミングｔ４において発生するため、当該ノイズ１２２に起因するバースト誤りを、ゲート信号１２１ａのエッジタイミングの近傍ではない位置で生じさせることができる。このようにタイミングｔ４において生じた誤りは、エッジタイミングの近傍で生じたバースト誤りと比較して、容易に訂正することが可能である。
なお、ゲート回路４がＯＮ状態を持続する時間（以下、ＯＮ状態持続時間と表記）と当該ゲート回路４がＯＦＦ状態を持続する時間（以下、ＯＦＦ状態持続時間と表記）とは同一であってもよいし、異なっていてもよいが、上記した状態持続時間は、ＯＮ状態持続時間及びＯＦＦ状態持続時間のうちの一方であればよい。具体的には、ＯＮ状態持続時間とＯＦＦ状態持続時間とが同一である場合には、当該ＯＮ状態持続時間（またはＯＦＦ状態持続時間）を状態持続時間として利用すればよい。一方、ＯＮ状態持続時間とＯＦＦ状態持続時間とが異なっている場合には、当該ＯＮ状態持続時間及びＯＦＦ状態持続時間のうちの小さい方を状態持続時間として利用すればよい。一般的にはＯＮ状態持続時間よりもＯＦＦ状態持続時間の方が長い場合が多く、この場合にはＯＮ状態持続時間を状態持続時間として利用する。
また、上記した図６～図８においては誤り処理回路３２に入力されるゲート信号とゲート回路４に入力されるゲート信号との時間的な関係を示しているが、誤り処理回路３２に入力されるゲート信号（つまり、ゲート回路４から発生するノイズの影響を受けるゲート信号）は、誤り処理回路３２に入力されるまでのゲート信号を意図しており、例えば受信部３１から出力されたゲート信号及び第１側２に含まれる送信部２２から第２側３に含まれる受信部３１に送信（伝送）中のゲート信号等を含むものとする。
上記したように本実施形態において、第１側２（制御装置）は、ゲート回路４のＯＮ状態及びＯＦＦ状態を切り替えるためのゲート信号を生成し、当該生成されたゲート信号を第２側３に送信する。また、第２側３（処理装置）は、第１側２から送信されたゲート信号を受信し、当該受信されたゲート信号に生じる誤りを処理して当該ゲート信号をゲート回路４に出力する。この場合、本実施形態における誤り処理回路３２による処理遅延は、ゲート回路４を制御するためのゲート信号の最小単位であるサンプリング周期より大きく、かつ、当該ゲート回路がＯＮ状態またはＯＦＦ状態を持続する状態持続時間以下である。本実施形態においては、このような構成により、比較的容易に誤りを訂正することができるタイミングでゲート回路４からノイズを発生させることができるため、当該ゲート回路４に入力されるゲート信号（つまり、後続のゲート信号）の正確度を向上させることが可能となる。
なお、本実施形態は、バースト誤りが生じることを回避する構成ではなく、バースト誤りが生じることを想定した上で、当該バースト誤りを容易に訂正することを実現する構成である。このため、本実施形態は、バースト誤りが比較的容易に生じる環境に適用することがより有用であるといえる。
具体的には、例えば第１側２と第２側３とが別の基板により構成されている場合には、ゲート信号を当該第１側２と第２側３との間で送受信する（つまり、基板間で伝送する）必要があるため、同一の基板上でゲート信号を伝送する場合と比較して、当該ゲート信号はゲート回路４から発生するノイズの影響を受けやすい。このため、本実施形態は、第１側２及び第２側３が異なる基板に実装されるような構成に適用されてもよい。
また、第１側２（送信部２２）と第２側３（受信部３１）との間のゲート信号の送受信が上記したサンプリング周期よりも短い周期で実行される（例えば、複数のサンプル周期のゲート信号を複数束ねて伝送する）場合には、当該ゲート信号はゲート回路４から発生するノイズの影響を受けやすい。このため、本実施形態は、このように第１側２と第２側３との間のゲート信号の送受信が上記したサンプリング周期よりも短い周期で実行される（つまり、高速通信が実行される）ような構成に適用されてもよい。
更に、第１側２（送信部２２）と第２側３（受信部３１）とが無線通信（無線伝送）を実行する場合には、有線通信を実行する場合と比較して信号電力が減衰しやすいため、ゲート信号はゲート回路４から発生するノイズの影響を受けやすい。このため、本実施形態は、第１側２（送信部２２）がゲート信号を無線により送信し、第２側３（受信部３１）が無線により送信されたゲート信号を受信するような構成に適用されてもよい。
すなわち、本実施形態は、例えば第１側２と第２側３との間でゲート信号の正確度が低下しやすい高度な通信が実行される場合に適用することがより効果的であるといえる。
ところで、本実施形態においてゲート信号に生じたバースト誤りは誤り処理回路３２によって処理（訂正）される。以下、誤り処理回路３２について具体的に説明する。
本実施形態において、誤り処理回路３２は受信部３１の出力からゲート回路４の入力までの範囲において構成されていればよく、受信部３１の出力とは例えば当該受信部３１によってゲート信号のＯＮ状態またはＯＦＦ状態に対応する値が確定した段階に相当し、ゲート回路４の入力とは例えば図２に示すゲート信号が入力される入力部に相当する。
本実施形態に係る制御装置１の構成によれば、例えば第１側２（に含まれる送信部２２）から第２側３（に含まれる受信部３１）に対するゲート信号の送信中に上記したゲート回路４から発生するノイズの影響を受けやすいが、誤り処理回路３２の周辺であってもゲート信号は当該ノイズの影響を受ける（つまり、当該ノイズによってゲート信号にバースト誤りが生じる）可能性がある。このため、誤り処理回路３２（第２側３）は、ゲート回路４から発生するノイズの影響を受けにくいように構成されていることが好ましい。
具体的には、例えば送信部２２と受信部３１とが別の基板に実装されている場合、誤り処理回路３２は、受信部３１と同じ基板上に実装されているものとする。また、誤り処理回路３２は、例えば送信部２２と受信部３１との間でゲート信号を処理（送受信）する処理周期（信号周期）よりも、当該誤り処理回路３２における処理周期が長くなるように構成されていてもよい。更に、送信部２２と受信部３１とが無線で接続されている（つまり、送信部２２及び受信部３１が無線通信を実行するように構成されている）場合、受信部３１、誤り処理回路３２及びゲート回路４は、有線で接続されていてもよい。
上記した構成によれば、誤り処理回路３２の周辺においてゲート信号の品質が大きく低下することを抑制する（つまり、ゲート信号に誤りが生じることを低減する）ことが可能であり、正確度の高いゲート信号をゲート回路４に入力することができる。
なお、ここで説明したゲート回路４から発生するノイズの影響を受けにくい構成は一例であり、誤り処理回路３２は、例えばゲート回路４から発生するノイズの影響を受けにくい位置に配置されるまたは必要以上に高速に処理を実行しないように構成されていればよい。
次に、図９を参照して、誤り処理回路３２の構成の一例について説明する。図９に示すように、誤り処理回路３２は、エッジ検出部（エッジ検出回路）３２１及び訂正部（訂正回路）３２２を含む。
エッジ検出部３２１は、誤り処理回路３２に入力されたゲート信号のエッジタイミング（つまり、ゲート信号における立ち上がりまたは立ち下がりのタイミング）を検出するように構成されている。
なお、例えばエッジタイミングの近傍の位置で誤りが生じている場合には正しいエッジタイミングを検出することが困難であるが、本実施形態においては当該エッジタイミングの近傍ではない位置でバースト誤りを生じさせる（つまり、エッジタイミングの近傍の位置でバースト誤りが生じることを避ける）構成であるため、正しいエッジタイミングを容易に検出可能である。更に、本実施形態においてはエッジタイミングから処理遅延に相当する時間分離れたタイミング（位置）でバースト誤りが生じるが、当該タイミングは当該エッジタイミング及び当該エッジタイミングの次のエッジタイミングから離れているため、当該タイミングを避けてエッジタイミングを検出するようにすることで、よりエッジタイミングを検出する正確度を向上させることが可能となる。
ここで、本実施形態において誤り処理回路３２に入力されたゲート信号は上記した処理遅延に相当する時間が経過した後にゲート回路４に入力される。この場合、誤り処理回路３２に入力されたゲート信号のエッジタイミングから処理遅延が経過したタイミングで、ゲート回路４からノイズが発生され、上記したバースト誤りが誤り処理回路３２に入力されるゲート信号に生じることが想定される。
訂正部３２２は、上記したようにエッジ検出部３２１によって検出されたエッジタイミングから誤り処理回路３２による処理遅延に相当する時間が経過した後のゲート信号に生じるバースト誤りを訂正する（つまり、当該バースト誤りに対して誤り訂正を実施する）ように構成されている。
具体的には、訂正部３２２は、上記したバースト誤りが生じているゲート信号の値を当該値の１サンプリング周期前の値（つまり、誤りが生じた前のタイミングの値）に置き換えることによって、当該バースト誤りを訂正することができる。
なお、訂正部３２２がバースト誤りを訂正するために用いる値は、エッジ検出部３２１によって検出されたエッジタイミングから誤り処理回路３２による処理遅延に相当する時間内のゲート信号（つまり、バースト誤りが生じるタイミングより前の複数のサンプリング周期の期間に誤り処理回路３２に入力されたゲート信号）の値であってもよい。エッジタイミングから処理遅延に相当する時間が経過するまでのゲート信号に誤りが生じていない場合には、当該ゲート信号の値は一定であるはずであるため、訂正部３２２は、当該値を用いてバースト誤りを訂正することができる。また、エッジタイミングから処理遅延に相当する時間が経過するまでのゲート信号の一部に誤りが生じている（つまり、一部に異なる値が含まれている）場合であっても、当該エッジタイミングから処理遅延に相当する時間が経過するまでのゲート信号の値（つまり、サンプリング周期毎のゲート信号の値）に基づく多数決によって決定された値を用いることで、バースト誤りを適切に訂正することができる。
なお、本実施形態において訂正部３２２は、上記したバースト誤りが生じていると想定されるタイミング（時間）のゲート信号の値を訂正することができるように構成されていればよく、例えば当該ゲート信号の値を事前に用意した訂正値に置き換えるような訂正処理を実行してもよい。
以下の説明においては、上記したようにバースト誤りが生じているゲート信号の値を所定の値に置き換えることによって実施される誤り訂正を、便宜的に、第１誤り訂正と称する。なお、訂正部３２２は、ゲート信号の波形（パルス波形）の特徴を用いた訂正（以下、第２誤り訂正と表記）を実施するように構成されていてもよい。以下、図１０を参照して、第２誤り訂正について説明する。
上記したようにゲート信号は状態持続時間以上の周期で値が変化するが、状態持続時間よりも短い時間で値が変化している場合は誤りが生じているものと推定することができる。
ここで、図１０は、誤りが生じていないゲート信号１３１ａと、１サンプリング周期分の誤りが生じているゲート信号１３１ｂ～１３１ｆとを示している。なお、ゲート信号１３１ｂ～１３１ｆにおいては、それぞれ異なるタイミングで誤りが生じているものとする。
図１０に示すゲート信号１３１ｂ～１３１ｆのように２サンプリング周期以上の連続した誤りが生じないと仮定すれば、例えばゲート信号１３１ｃ～１３１ｆは、１サンプリング周期分のＯＦＦ状態に対応する値をＯＮ状態に対応する値に変更する（置き換える）ことによって誤りを訂正することができる。
一方、ゲート信号１３１ｂにおいては当該ゲート信号１３１ｂのエッジタイミングの近傍の位置でＯＮ状態に対応する値とＯＦＦ状態に対応する値とが１サンプリング周期ずつ存在するため、誤りを正しく訂正することができない可能性がある。
しかしながら、本実施形態においては、ゲート信号のエッジタイミングの近傍ではない位置でバースト誤りを生じさせる構成であるため、上記した第２誤り訂正を実施する場合であっても当該バースト誤りを適切に訂正することができる。
なお、上記した第１及び第２誤り訂正を実施するためにはバースト誤りを検出する必要があるが、当該バースト誤りは例えばパリティビット等を用いて検出されてもよいし、他の手法により検出されてもよい。
また、上記した第１及び第２誤り訂正ではデジタル信号処理によって誤りを訂正する場合を想定しているが、訂正部３２２は、アナログ信号処理による誤り訂正（以下、第３誤り訂正と表記）を実施するように構成されていてもよい。具体的には、ゲート回路４はゲート信号として所定の電圧が印加されることによってＯＮ状態及びＯＦＦ状態が切り替えられる（つまり、スイッチとしての機能を実現する）が、例えば上記した状態持続時間よりも短い時間の電圧値の変化は、高周波成分に相当するため、当該ゲート信号を低域通過フィルタ（Low-pass filter）に通すことによって除去することができる。このようにゲート信号に生じる誤りはアナログ的に訂正されてもよい。
ここでは第１～第３誤り訂正について説明したが、訂正部３２２は、当該第１～第３誤り訂正のうちの少なくとも２つを組み合わせて実施するように構成されていてもよい。具体的には、訂正部３２２は、例えば第１誤り訂正を実施した後に第２及び第３誤り訂正のうちの少なくとも一方を実施してもよい。
また、訂正部３２２は、第１～第３誤り訂正のうちの１つのみを実施する構成であってもよい。なお、訂正部３２２が第１誤り訂正を実施しない場合には、誤り処理回路３２は、図９に示すエッジ検出部３２１を含まない構成であってもよい。
また、ここではバースト誤りに対する誤り訂正について主に説明したが、訂正部３２２は、当該バースト誤り以外のゲート信号に生じる誤りを訂正してもよい。更に、誤り処理回路３２は、バースト誤り以外のゲート信号に生じる誤りを訂正する訂正部を訂正部３２２とは別に含むように構成されていてもよい。
なお、上記した誤り処理回路３２による処理遅延は、誤り処理回路３２によって制御されるものとする。本実施形態においては誤り処理回路３２による処理遅延が状態持続時間以下である必要があるが、訂正部３２２によって実施される誤り訂正に基づく遅延が状態持続時間を超える（状態持続時間と比べて大きい）ような場合には、当該誤り訂正を簡略化して当該遅延を削減する。一方、本実施形態においては誤り処理回路３２による処理遅延がサンプリング周期より大きい必要があるが、訂正部３２２によって実施される誤り訂正に基づく遅延がサンプリング周期以下である（サンプリング周期と比べて小さい）ような場合には、図１１に示すように誤り処理回路３２の内部にバッファ部３２３を設けることによって当該遅延に対して追加の遅延を発生させる（つまり、処理遅延を調整する）ようにしてもよい。ここでは誤り処理回路３２の内部にバッファ部３２３を設ける構成について説明したが、例えば誤り処理回路３２とゲート回路４との間に所定の遅延を発生させる遅延回路を別途配置してもよい。
ところで、本実施形態においては誤り処理回路３２による処理遅延（の下限）がサンプリング周期より大きいものとして説明したが、当該処理遅延は、サンプリング周期よりも更に長い値に設定してもよい。例えば処理遅延を１サンプリング周期ではなく２または３サンプリング周期分の時間とした場合には、ゲート回路４からノイズが発生するタイミングと誤り処理回路３２に入力されるゲート信号のエッジタイミングとのより大きな時間差を確保することができるため、当該ノイズの影響をより低減することができる。
また、ゲート回路４から発生するノイズ以外の影響によりゲート信号に誤り（つまり、バースト誤り以外の誤り）が生じる可能性がある場合には、当該誤りが連続して発生すると想定される時間（期間）の２倍以上の時間を処理遅延として設定してもよい。これによれば、例えば上記した第１誤り訂正において誤り処理回路３２による処理遅延に相当する時間内のゲート信号の値を用いてバースト誤りを訂正する場合に、当該バースト誤り以外の誤りに対応するゲート信号の値のみを用いて当該バースト誤りが適切に訂正されないような事態を回避する（つまり、バースト誤りを訂正するために用いる値を多数決によって正しく決定する）ことが可能となる。なお、バースト誤り以外の誤りが連続して発生すると想定される時間は、実際に制御装置１を動作させた際のゲート信号を解析（評価）することによって事前に得ることができるものとする。
更に、本実施形態においては誤り処理回路３２による処理遅延（の上限）が状態持続時間以下であるものとして説明したが、当該処理遅延は、状態持続時間から所定の時間（以下、短縮時間と表記）を減算（短縮）した時間等に設定してもよい。このように状態持続時間から短縮時間を減算した時間を処理遅延とした（つまり、処理遅延を短縮した）場合には、ゲート回路４からノイズが発生するタイミングと誤り処理回路３２に入力されるゲート信号のエッジタイミングとのより大きな時間差を確保することができるため、当該ノイズの影響により生じるバースト誤りが適切に訂正されない可能性をより低減することができる。
なお、ゲート回路４から発生するノイズ（の影響）は、一瞬ではなく少しずつ減衰しながらある程度の時間継続する。換言すれば、ノイズが継続している間は、当該ノイズはゲート信号に影響を与える可能性がある。この場合、上記した短縮時間は、例えばノイズ（スイッチングノイズ）が継続する時間（つまり、当該ノイズの影響が終息するまでの時間）であってもよい。これによれば、ノイズが継続することによって後続のエッジタイミングの近傍の位置でバースト誤りが生じることを回避することができる。
また、後続のエッジタイミングの近傍の位置でバースト誤りが生じることを回避するという観点からすると、上記した短縮時間は状態持続時間の半分の時間であってもよい。更に、ノイズが継続することを考慮すると、短縮時間は、状態持続時間に当該ノイズが継続する時間を加算した値の半分に相当する時間あってもよい。このような構成であれば、例えばゲート信号のパルス幅が状態持続時間であると想定した場合に、誤り処理回路３２に入力されるゲート信号のエッジタイミングと当該ゲート信号がゲート回路４に入力されることによってノイズが発生するタイミングとの時間差及び当該ノイズの影響が終息するタイミングと当該エッジタイミングの次のエッジタイミングとの時間差がそれぞれ同程度になるように調整することができ、ノイズの影響により生じるバースト誤りが適切に訂正されない可能性をより低減することができる。
すなわち、本実施形態における処理遅延は、サンプリング周期より大きく、かつ、状態持続時間以下であればよい。
以下、本実施形態に係る制御装置１の使用態様について説明する。本実施形態に係る制御装置１は、例えば直流電源（電流）から交流電源（電流）を生成するインバータ（電源装置）に組み込まれる。
図１２は、６つのゲート回路４（半導体スイッチング素子４２）からなる３相インバータの例を示している。このような３相インバータにおいては、各ゲート回路４を適切に制御することにより、直流電源から３相交流電源を生成することができる。図１２に示す例では、６つのゲート回路４のうちの縦に並べられている２つのゲート回路４が１つの組となり、それぞれ１２０度ずつ位相がずれた交流電源を出力する。以下の説明においては、ゲート回路４の各組の上側に配置されているゲート回路４を上アーム、下側に配置されているゲート回路４を下アームと称する。
なお、図１２においては、第１側２に含まれるゲート信号生成回路２１と、第２側３に含まれる受信部３１及び誤り処理回路３２と、ゲート回路４に含まれるゲートドライバ４１とが便宜的に省略されている。
図１２に示す例では、第１側２に含まれる１つの送信部２２に対して、６つのゲート回路４の各々が第２側３を介して接続されている。このような構成の場合には、送信部２２は、６つのゲート回路４を制御するためのゲート信号（つまり、６つのゲート回路４の各々に対するゲート信号）を一括して６つの第２側３に送信（伝送）する。具体的には、送信部２２によって送信されるゲート信号には、１つ目のゲート回路４に対するゲート信号、２つ目のゲート回路４に対するゲート信号、３つ目のゲート回路４に対するゲート信号、４つ目のゲート回路４に対するゲート信号、５つ目のゲート回路４に対するゲート信号及び６つ目のゲート回路４に対するゲート信号が含まれている。第２側３（に含まれる受信部３１）の各々は、送信部２２によって送信されたゲート信号から当該第２側３と接続されるゲート回路４に対するゲート信号を選択し、当該選択されたゲート信号を他の第２側３と同じタイミングでゲート回路４に送信するように動作する。なお、第２側３（受信部３１及び誤り処理回路３２）の動作については上記した通りであるため、ここではその詳しい説明を省略する。
図１２においては第１側２に含まれる１つの送信部２２に対して６つのゲート回路４が接続される場合について説明したが、第１側２は、例えば図１３に示すように３つの送信部２２ａ～２２ｃを含むように構成されていてもよい。このような構成の場合、例えば送信部２２ａは、１組のゲート回路４（上アーム及び下アーム）を制御するためのゲート信号を一括して当該ゲート回路４とそれぞれ接続される２つの第２側３に送信する。ここでは送信部２２ａについて説明したが、他の送信部２２ｂ及び２２ｃについても同様に異なる組のゲート回路４とそれぞれ接続される２つの第２側３にゲート信号を送信するように動作すればよい。
更に、第１側２は、例えば図１４に示すように６つの第２側３（ゲート回路４）に対応する６つの送信部２２ａ～２２ｆを含むように構成されていてもよい。このような構成の場合、送信部２２ａ～２２ｆは、当該送信部２２ａ～２２ｆの各々に対応する第２側３と接続されるゲート回路４を制御するためのゲート信号を、当該第２側３に個別に送信すればよい。
上記した図１２～図１４においては、第２側３及びゲート回路４がそれぞれ６つであるものとして説明したが、当該第２側３（受信部３１及び誤り処理回路３２）及びゲート回路４の数はＮ（Ｎは２以上の自然数）であってもよい。
また、上記したように第２側３及びゲート回路４の数がＮである場合において、第１側２が複数の送信部（例えば、第１及び第２送信部）２２を含む構成の場合には、第１送信部２２は第１ゲート信号～第Ｍ（Ｍは１以上Ｎより小さい自然数）ゲート信号を第１～第Ｍ受信部３１（第２側３）に送信し、第２送信部２２は第Ｍ＋１ゲート信号～第Ｎゲート信号を第Ｍ＋１～第Ｎ受信部３１（第２側３）に送信すればよい。
更に、上記したように第２側３及びゲート回路４の数がＮ（例えば、２）である場合において、第１側２が当該Ｎ個の送信部（例えば、第１及び第２送信部）２２を含む構成の場合には、第１送信部２２は第１ゲート信号を第１受信部３１に送信し、第２送信部２２は第２ゲート信号を第２受信部３１に送信すればよい。
なお、ここでは複数の第２側３の各々が１つのゲート回路４と接続される（つまり、上アームと下アームとで第２側３が分かれている）ものとして説明したが、第２側３は、図１５に示すように１組（つまり、２つ）のゲート回路４ａ及び４ｂと接続される（つまり、上アームと下アームとで第２側３が分かれていない）ように構成されていてもよい。このような構成の場合、送信部２２によって第２側３の各々に送信されたゲート信号は、当該第２側３を介して各ゲート回路４ａ及び４ｂに入力される（振り分けられる）。
図１５は第１側２が１つの送信部２２を含み、当該送信部２２がそれぞれ１組のゲート回路４ａ及び４ｂと接続される３つの第２側３にゲート信号を送信する構成を示しているが、図１６に示すように、第１側２が３つの送信部２２ａ～２２ｃを含み、当該送信部２２ａ～２２ｃが当該送信部２２ａ～２２ｃの各々に対応する第２側３にゲート信号を個別に送信するように構成されていてもよい。なお、図１５及び図１６においては、第１側２に含まれるゲート信号生成回路２１と、第２側３に含まれる受信部３１及び誤り処理回路３２と、ゲート回路４に含まれるゲートドライバ４１とが便宜的に省略されている。
ところで、上記した図１２～図１６に示す３相インバータ（回路図）によれば、上アーム及び下アーム（ゲート回路）が同時にＯＮ状態になると短絡となるため、当該上アームを制御するためのゲート信号と当該下アームを制御するためのゲート信号とは、当該上アームと下アームとが同時にＯＮ状態とならないように生成（調整）される。また、上アーム及び下アームのうちの一方がＯＮ状態からＯＦＦ状態に遷移した直後に他方がＯＦＦ状態からＯＮ状態に遷移すると、回路の特性によっては短絡に近い状態となるため、当該一方がＯＮ状態からＯＦＦ状態に遷移してから他方がＯＦＦ状態からＯＮ状態に遷移するまでの間に、待機期間（一定期間）を設ける。
このような待機期間はデッドタイムと称されるが、上記したように上アーム及び下アームを制御する（当該上アーム及び下アームの各々のＯＮ状態及びＯＦＦ状態を切り替える）構成の場合には、上記したサンプリング周期及び状態持続時間に加えて、当該デッドタイムを考慮して処理遅延を制御（設定）する必要がある。具体的には、誤り処理回路３２による処理遅延は、サンプリング周期より大きく、状態持続時間以下であり、かつ、デッドタイム以下であるように設定されるものとする。
なお、図１７は、上アーム及び下アームを制御する構成における誤り処理回路３２に入力されるゲート信号（誤り処理回路３２の入力）とゲート回路４に入力されるゲート信号（ゲート回路の入力）との時間的な関係の一例を示している。図１７においては、上アームを制御するためのゲート信号をゲート信号（Ｕ）、下アームを制御するためのゲート信号をゲート信号（Ｘ）のように示している。
図１７に示す例では、誤り処理回路３２に入力されるゲート信号（Ｕ）のエッジタイミングがタイミングｔ１１であるのに対して、ゲート回路４に入力されるゲート信号（Ｕ）のエッジタイミングはタイミングｔ１２である。すなわち、ゲート信号（Ｕ）に対しては処理遅延Δｔ１が設定されているといえる。この処理遅延Δｔ１は、ゲート信号（Ｕ）の最小単位であるサンプリング周期より大きく、上アームがＯＮ状態またはＯＦＦ状態を持続する状態持続時間以下であり、かつ、当該上アームに対して設けられているデッドタイム以下である。
同様に、誤り処理回路３２に入力されるゲート信号（Ｘ）のエッジタイミングがタイミングｔ２１であるのに対して、ゲート回路４に入力されるゲート信号（Ｘ）のエッジタイミングはタイミングｔ２２である。すなわち、ゲート信号（Ｘ）に対しては処理遅延Δｔ２が設定されているといえる。この処理遅延Δｔ２は、ゲート信号（Ｘ）の最小単位であるサンプリング周期より大きく、下アームがＯＮ状態またはＯＦＦ状態を持続する状態持続時間以下であり、かつ、当該下アームに対して設けられているデッドタイム以下である。
上記したように上アーム及び下アームを制御する構成においては、デッドタイムを考慮することによって短絡に近い状態となることを回避するとともに、当該上アーム及び下アーム（ゲート回路）に入力されるゲート信号の正確度を向上させることが可能となる。
なお、上記した短絡を防ぐためには上アームを制御するためのゲート信号（Ｕ）に対して設定されている処理遅延Δｔ１と下アームを制御するためのゲート信号（Ｘ）に対して設定されている処理遅延Δｔ２とが同一の値であることが好ましいが、許容される程度の遅延であれば処理遅延Δｔ１と処理遅延Δｔ２とは異なる値であってもよい。
また、ここでは状態持続時間及びデッドタイムの両方を考慮して処理遅延が設定されるものとして説明したが、当該処理遅延は、状態持続時間及びデッドタイムのうちの値が小さい方のみを考慮して設定（決定）されてもよい。また、状態持続時間及びデッドタイムが同一の値であるような場合には、例えばデッドタイムを考慮しない構成としてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…制御装置、２…第１側、３…第２側（処理装置）、４，４ａ，４ｂ…ゲート回路、２１…ゲート信号生成回路、２２，２２ａ～２２ｆ…送信部、３１…受信部、３２…誤り処理回路、４１…ゲートドライバ、４２…半導体スイッチング素子、３２１…エッジ検出部、３２２…訂正部、３２３…バッファ部。

Claims (16)

  1. ゲート回路を制御する制御装置であって、
    前記ゲート回路の状態を切り替えるゲート信号を生成するゲート信号生成回路と、
    前記生成されたゲート信号を送信する送信部と、
    前記送信されたゲート信号を受信する受信部と、
    前記受信されたゲート信号に生じる誤りを処理して当該ゲート信号を前記ゲート回路に出力する誤り処理回路と、を備え、
    前記誤り処理回路による処理遅延は、前記ゲート回路の状態を切り替えるゲート信号のサンプリング周期より大きく、かつ、前記ゲート回路の状態を持続する時間から所定の時間を減算した時間以下である
    制御装置。
  2. 前記誤り処理回路は、
    前記受信されたゲート信号に基づいて前記ゲート回路の状態が切り替わるエッジタイミングを検出する検出部と、
    前記検出されたエッジタイミングから前記処理遅延に相当する時間が経過した後の前記ゲート信号に生じる誤りを訂正する訂正部と
    を含む
    請求項１記載の制御装置。
  3. 前記訂正部は、前記検出されたエッジタイミングから前記処理遅延に相当する時間内の前記ゲート信号の値を用いて当該ゲート信号に生じる誤りを訂正する請求項２記載の制御装置。
  4. 前記ゲート信号生成回路及び前記送信部を含む第１側と、前記受信部及び前記誤り処理回路を含む第２側は、異なる基板に実装される請求項１～３のいずれか一項に記載の制御装置。
  5. 前記送信部と前記受信部との間の前記ゲート信号の送受信は、前記サンプリング周期よりも短い周期で実行される請求項１～４のいずれか一項に記載の制御装置。
  6. 前記送信部は、前記生成されたゲート信号を無線により送信し、
    前記受信部は、無線により送信されたゲート信号を受信する請求項１～５のいずれか一項に記載の制御装置。
  7. 前記ゲート信号のパルス幅は、前記ゲート回路の状態を持続する時間よりも大きい請求項１記載の制御装置。
  8. 前記ゲート信号のパルス幅は、前記サンプリング周期の整数倍に相当する時間である請求項１記載の制御装置。
  9. 前記サンプリング周期は、前記ゲート信号に従って前記ゲート回路の状態を切り替えることができる最小の単位である請求項１記載の制御装置。
  10. 請求項１～９のいずれか一項に記載の制御装置と、
    前記ゲート回路を備える、
    電源装置。
  11. 請求項１～９のいずれか一項に記載の制御装置と、
    第１ゲート回路及び第２ゲート回路を備え、
    前記受信部は、第１受信部と第２受信部を含み、
    前記誤り処理回路は、前記第１受信部が受信した第１ゲート信号に生じる誤りを処理して前記第１ゲート回路に出力する第１誤り処理回路と、前記第２受信部が受信した第２ゲート信号に生じる誤りを処理して前記第２ゲート回路に出力する第２誤り処理回路を含み、
    前記送信部は、前記第１ゲート信号及び前記第２ゲート信号を前記第１受信部及び第２受信部に送信する、
    電源装置。
  12. 請求項１～９のいずれか一項に記載の制御装置と、
    第１ゲート回路～第Ｎ（Ｎは２以上の自然数）ゲート回路を備え、
    前記受信部は、第１受信部～第Ｎ受信部を含み、
    前記誤り処理回路は、前記第１受信部が受信した第１ゲート信号に生じる誤りを処理して前記第１ゲート回路に出力する第１誤り処理回路～前記第Ｎ受信部が受信した第Ｎゲート信号に生じる誤りを処理して前記第Ｎゲート回路に出力する第Ｎ誤り処理回路を含み
    前記送信部は、第１送信部及び第２送信部を含み、
    前記第１送信部は、前記第１ゲート信号～第Ｍ（Ｍは１以上Ｎより小さい自然数）ゲート信号を前記第１受信部～第Ｍ受信部に送信し、
    前記第２送信部は、前記第Ｍ＋１ゲート信号～第Ｎゲート信号を第Ｍ＋１受信部～前記第Ｎ受信部に送信する、
    電源装置。
  13. 請求項１～９のいずれか一項に記載の制御装置と、
    第１ゲート回路及び第２ゲート回路を備え、
    前記受信部は、第１受信部と第２受信部を含み、
    前記誤り処理回路は、前記第１受信部が受信した第１ゲート信号に生じる誤りを処理して前記第１ゲート回路に出力する第１誤り処理回路と、前記第２受信部が受信した第２ゲート信号に生じる誤りを処理して前記第２ゲート回路に出力する第２誤り処理回路を含み、
    前記送信部は、第１送信部及び第２送信部を含み、
    前記第１送信部は前記第１ゲート信号を前記第１受信部に送信し、
    前記第２送信部は前記第２ゲート信号を第２受信部に送信する、
    電源装置。
  14. ゲート回路の状態を切り替えるゲート信号を受信する受信部と、
    前記受信されたゲート信号に生じる誤りを処理して当該ゲート信号を前記ゲート回路に出力する誤り処理回路とを備え、
    前記誤り処理回路による処理遅延は、前記ゲート回路の状態を切り替えるゲート信号のサンプリング周期より大きく、かつ、前記ゲート回路の状態を持続する時間から所定の時間を減算した時間以下である
    処理装置。
  15. ゲート回路を制御する制御装置が実行する方法であって、
    前記ゲート回路の状態を切り替えるゲート信号を生成し、
    前記生成されたゲート信号を送信し、
    前記送信されたゲート信号を受信し、
    前記受信されたゲート信号に生じる誤りを処理して当該ゲート信号を前記ゲート回路に出力し、
    前記ゲート信号に生じる誤りを処理する遅延は、前記ゲート回路の状態を切り替えるゲート信号のサンプリング周期より大きく、かつ、前記ゲート回路の状態を持続する時間から所定の時間を減算した時間以下である
    方法。
  16. ゲート回路の状態を切り替えるゲート信号を受信し、
    前記受信されたゲート信号に生じる誤りを処理して当該ゲート信号を前記ゲート回路に出力し、
    前記ゲート信号に生じる誤りを処理する遅延は、前記ゲート回路の状態を切り替えるゲート信号のサンプリング周期より大きく、かつ、前記ゲート回路の状態を持続する時間から所定の時間を減算した時間以下である
    方法。
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