JP7575005B2 - ３相ｄｃ／ｄｃコンバータ - Google Patents

３相ｄｃ／ｄｃコンバータ Download PDF

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特許法第３０条第２項適用 掲載年月日 ：令和２年７月２日 掲載アドレス：ｈｔｔｐｓ：／／ｗｗｗ．ｉｅｉｃｅ．ｏｒｇ／ｋｅｎ／ｐｒｏｇｒａｍ／ｉｎｄｅｘ．ｐｈｐ？ｔｇｓ＿ｒｅｇｉｄ＝ｆ２４７ｂ２５ａｆ９７６６ｂｆ５ｂ０８ａ９ｆ６ｃａａａｃ５ｃｂｄ８３２２０ｃａ００ｃｃ２ｂ２６４ｄ９９ｅ８４ｆｄ１６ａ９２３ｆ０＆ｔｇｉｄ＝ＩＥＥ－ＳＰＣ 開催年月日 ：令和２年７月９日乃至令和２年７月１０日 集会名 ：ＩＥＩＣＥ Ｔｅｃｈｎｉｃａｌ Ｃｏｍｍｉｔｔｅｅ ｏｎ Ｅｎｅｒｇｙ Ｅｎｇｉｎｅｅｒｉｎｇ ｉｎ Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ（ＥＥ），Ｏｎｌｉｎｅ Ｐｒｏｃｅｅｄｉｎｇｓ
本開示は、３相ＤＣ／ＤＣコンバータに関する。
従来より、双方向に電力変換を実現できるＤＡＢ方式（Dual Active Bridge）のＤＣ／ＤＣコンバータが知られている。このようなＤＣ／ＤＣコンバータにおいて、ブリッジ回路に設けたスイッチング素子をソフトスイッチングで動作させることによって、高い変換効率を実現している。このようなＤＣ／ＤＣコンバータを電気自動車や太陽光発電システムなど、バッテリを備えた蓄電システムに搭載することにより、電力の伝送効率が高い蓄電システムを提供することが可能になる。
特許文献１の図６及び図９、特許文献２の図７、特許文献３の図３などには、１次側ブリッジ回路の上側の半導体スイッチング素子と下側の半導体スイッチング素子を交互にスイッチングするとともに、位相差をもって、２次側ブリッジ回路の上側の半導体スイッチング素子と下側の半導体スイッチング素子を交互にスイッチングする技術が記載されている。
特許文献４の図２などには、スイッチング素子をオフからオンにスイッチングする際に、短絡を防止するために、デッドタイムを挿入することが記載されている。
特許文献５の図２、特許文献６の図３などには、スイッチング素子を制御する制御信号のデューティ比を変更するＰＷＭ（Pulse Width Modulation）制御が記載されている。
特許文献７の図２及び図４、特許文献８の図６などには、デューティ比を異ならせながら、１次側ブリッジ回路の上側の半導体スイッチング素子と下側の半導体スイッチング素子を交互にスイッチングするとともに、位相差をもって、２次側ブリッジ回路の上側の半導体スイッチング素子と下側の半導体スイッチング素子を交互にスイッチングさせる３相のＤＣ／ＤＣコンバータが記載されている。
非特許文献１及び２には、非対称的にスイッチング素子をスイッチングすることにより、ソフトスイッチング可能な範囲を拡張するＡＤＣＣ（Asymmetric Duty Cycle Control）技術が記載されている。
国際公開第２０２０／０３１８０７号 国際公開第２０１５／００４８２５号 特開２０１４－１８７７２９号公報 国際公開第２０１８／０２９９７５号 国際公開第２０１５／００４８２５号 特開２０１５－１８６３６０号公報 特開２０１６－１４９８３４号公報 特開２０１６－１２９７０号公報
J. Hu, N. Soltau, and R. W. De Doncker, "Asymmetrical duty cycle control of three phase dual active bridge converter for soft switching range extension", 2016 IEEE Energy Conversion Congress and Exposition (ECCE), IEEE, 2016, pp. 1-8. J. Hu, Z. Yang, N. Soltau, and R. W. De Doncker, "A duty cycle control method to ensure soft switching operation of a high power three phase dual active bridge converter", 2017 IEEE 3rd International Future Energy Electronics Conference and ECCE Asia (IFEEC 2017-ECCE Asia), IEEE, 2017, pp. 866-871.
これら特許文献に記載されるＤＡＢ方式のＤＣ／ＤＣコンバータにおいて、単相から複数相に相数を増加することにより、電流のリップルを低減することが可能になる。その結果、バッテリの寿命を向上させることが可能にある。しかしながら、これら特許文献に記載される技術では、依然として、広い範囲にわたりソフトスイッチングを実現することが困難である。また、非特許文献に記載されるＤＡＢ方式のＤＣ／ＤＣコンバータでは、上側のスイッチング素子と下側のスイッチング素子のデューティ比が異なるため、電流が非対称になる。その結果、損失分布及び半導体スイッチング素子への負荷が均等にならないという問題が生じる。
本開示は、広い範囲にわたりソフトスイッチングを実現することと、スイッチング素子への負荷の均等性を向上させることが可能となる３相ＤＣ／ＤＣコンバータを提供することを目的とする。
本開示は、第１正極母線と第１負極母線間に直列接続される第１上側スイッチング素子及び第１下側スイッチング素子とを含む３相の第１ブリッジ回路と、第２正極母線と第２負極母線間に直列接続される第２上側スイッチング素子及び第２下側スイッチング素子とを備える３相の第２ブリッジ回路と、前記第１上側スイッチング素子と前記第１下側スイッチング素子との接続点と、前記第２上側スイッチング素子と前記第２下側スイッチング素子との接続点との間に設けられる変圧回路及びインダクタを含む３相変圧回路及び３相インダクタと、を備える主回路と、前記第１ブリッジ回路及び前記第２ブリッジ回路を制御するための制御回路と、を備える３相ＤＣ／ＤＣコンバータであって、前記制御回路は、第１期間において、前記第１上側スイッチング素子及び前記第２上側スイッチング素子の双方をオンさせ、前記第１期間後の第２期間において、前記第１下側スイッチング素子及び前記第２上側スイッチング素子の双方をオンさせ、前記第２期間後の第３期間において、前記第１上側スイッチング素子、前記第１下側スイッチング素子、前記第２上側スイッチング素子及び前記第２下側スイッチング素子の全てをオフさせ、前記第３期間後の第４期間において、前記第１下側スイッチング素子及び前記第２下側スイッチング素子をオンさせ、前記第４期間後の第５期間において、前記第１上側スイッチング素子及び前記第２下側スイッチング素子をオンさせ、前記第５期間後の第６期間において、前記第１上側スイッチング素子、前記第１下側スイッチング素子、前記第２上側スイッチング素子及び前記第２下側スイッチング素子の全てをオフさせることにより、前記第１上側スイッチング素子、前記第１下側スイッチング素子、前記第２上側スイッチング素子及び前記第２下側スイッチング素子を５０％未満のデューティ比で駆動可能に構成される、３相ＤＣ／ＤＣコンバータを提供する。
本開示は、第１正極母線と第１負極母線間に直列接続される第１上側スイッチング素子及び第１下側スイッチング素子とを含む３相の第１ブリッジ回路と、第２正極母線と第２負極母線間に直列接続される第２上側スイッチング素子及び第２下側スイッチング素子とを備える３相の第２ブリッジ回路と、前記第１上側スイッチング素子と前記第１下側スイッチング素子との接続点と、前記第２上側スイッチング素子と前記第２下側スイッチング素子との接続点との間に設けられる変圧回路及びインダクタを含む３相変圧回路及び３相インダクタと、を備える主回路と、前記第１ブリッジ回路及び前記第２ブリッジ回路を制御するための制御回路と、を備える３相ＤＣ／ＤＣコンバータであって、前記制御回路は、第１期間において、前記第１上側スイッチング素子及び前記第２下側スイッチング素子の双方をオンさせ、前記第１期間後の第２期間において、前記第１上側スイッチング素子及び前記第２上側スイッチング素子の双方をオンさせ、前記第２期間後の第３期間において、前記第１上側スイッチング素子、前記第１下側スイッチング素子、前記第２上側スイッチング素子及び前記第２下側スイッチング素子の全てをオフさせ、前記第３期間後の第４期間において、前記第１下側スイッチング素子及び前記第２上側スイッチング素子をオンさせ、前記第４期間後の第５期間において、前記第１下側スイッチング素子及び前記第２下側スイッチング素子をオンさせ、前記第５期間後の第６期間において、前記第１上側スイッチング素子、前記第１下側スイッチング素子、前記第２上側スイッチング素子及び前記第２下側スイッチング素子の全てをオフさせることにより、前記第１上側スイッチング素子、前記第１下側スイッチング素子、前記第２上側スイッチング素子及び前記第２下側スイッチング素子を５０％未満のデューティ比で駆動可能に構成される、３相ＤＣ／ＤＣコンバータを提供する。
さらに、これら３相ＤＣ／ＤＣコンバータにおいて、前記第１期間に前記インダクタに流れる第１方向の電流を増加させ、前記第２期間に前記インダクタに流れる前記第１方向の電流をゼロに減少させ、前記第４期間に前記インダクタに流れる第２方向の電流を増加させ、前記第５期間に前記インダクタに流れる前記第２方向の電流をゼロに減少させてもよい。
また、前記第１期間と前記第４期間は同一の長さを有し、前記第２期間と前記第５期間は同一の長さを有し、前記第３期間と前記第６期間は同一の長さを有してもよい。
さらに、前記第１期間と前記第４期間は同一の長さを有し、前記第２期間と前記第５期間は同一の長さを有し、前記第３期間と前記第６期間は同一の長さを有してもよい。
さらに本発明は、前記制御回路は、前記第１上側スイッチング素子と前記第２上側スイッチング素子との位相差に基づいて、前記第３期間及び前記第６期間の長さを変更可能に構成されてもよい。
本開示は、第１正極母線と第１負極母線間に直列接続される第１上側スイッチング素子及び第１下側スイッチング素子とを含む３相の第１ブリッジ回路と、第２正極母線と第２負極母線間に直列接続される第２上側スイッチング素子及び第２下側スイッチング素子とを備える３相の第２ブリッジ回路と、前記第１上側スイッチング素子と前記第１下側スイッチング素子との接続点と、前記第２上側スイッチング素子と前記第２下側スイッチング素子との接続点との間に設けられる変圧回路及びインダクタを含む３相変圧回路及び３相インダクタと、を備える主回路と、前記第１ブリッジ回路及び前記第２ブリッジ回路を制御するための制御回路と、を備える３相ＤＣ／ＤＣコンバータであって、前記制御回路は、第１期間において前記インダクタに流れる第１方向の電流を増加させ、前記第１期間後の第２期間において前記インダクタに流れる前記第１方向の電流をゼロに減少させ、前記第２期間後の第３期間において前記インダクタに流れる電流をゼロに維持し、前記第３期間後の第４期間において前記インダクタに流れる第２方向の電流を増加させ、前記第４期間後の第５期間において前記インダクタに流れる前記第２方向の電流をゼロに減少させ、前記第５期間後の第６期間において前記インダクタに流れる電流をゼロに維持するように、前記第１上側スイッチング素子、前記第１下側スイッチング素子、前記第２上側スイッチング素子及び前記第２下側スイッチング素子を５０％未満のデューティ比で駆動可能に構成される、３相ＤＣ／ＤＣコンバータを提供する。
これら３相ＤＣ／ＤＣコンバータにおいて、各スイッチングのデューティ比は、同一にすることが好ましい。
本開示によれば、広い範囲にわたりソフトスイッチングを実現することが可能でありながら、電流の対称性及びスイッチング素子への負荷の均等性を向上させることが可能となるＤＣ／ＤＣコンバータを提供することができる。
図１は、３相ＤＣ／ＤＣコンバータの回路図である。 図２は、ＳＰＳ変調動作において、制御回路１００により生成される制御信号を示す図である。 図３Ａは、バック１動作モードにおいて、制御回路１００により生成される制御信号を示す図である。 図３Ｂは、図３Ａの状態１における導通状態を示す簡易化された回路図である。 図３Ｃは、図３Ａの状態２における導通状態を示す簡易化された回路図である。 図３Ｄは、図３Ａの状態３における導通状態を示す簡易化された回路図である。 図４は、バック２動作モードにおいて、制御回路１００により生成される制御信号を示す図である。 図５は、バック３動作モードにおいて、制御回路１００により生成される制御信号を示す図である。 図６Ａは、ブースト１動作モードにおいて、制御回路１００により生成される制御信号を示す図である。 図６Ｂは、図６Ａの状態１における導通状態を示す簡易化された回路図である。 図６Ｃは、図６Ａの状態２における導通状態を示す簡易化された回路図である。 図６Ｄは、図６Ａの状態３における導通状態を示す簡易化された回路図である。 図７は、ブースト２動作モードにおいて、制御回路１００により生成される制御信号を示す図である。 図８は、ブースト３動作モードにおいて、制御回路１００により生成される制御信号を示す図である。 図９は、動作モード選択のための機能ブロック図である。 図１０は、電圧変換比Ｍを横軸とし、正規化された出力Ｐを縦軸とする、動作モードを選択するための図である。 図１１は、蓄電システムを示す図である。
以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
［第１実施形態］
図１は、本実施形態に係る３相ＤＣ／ＤＣコンバータ１０の回路図を示す。この３相ＤＣ／ＤＣコンバータ１０は、３相絶縁型で、双方向に電力を伝送可能なＤＡＢ方式（Dual Active Bridge）のＤＣ／ＤＣコンバータである。この３相ＤＣ／ＤＣコンバータ１０は、主回路２０と、主回路２０の出力電圧を制御するための制御回路１００とにより構成されている。
主回路２０は、１次側と２次側の電気的絶縁を確保しつつ、双方向に電力を伝送する。この主回路２０は、１次側直流電圧Ｖ１がかかる一対の１次側正極端子２２Ａ及び１次側負極端子２２Ｂと、２次側直流電圧Ｖ２がかかる一対の２次側正極端子２４Ａ及び２次側負極端子２４Ｂと、３相の１次側ブリッジ回路３０（「第１ブリッジ回路」の一例）と、３相の２次側ブリッジ回路４０（「第２ブリッジ回路」の一例）と、１次側ブリッジ回路３０及び２次側ブリッジ回路４０とを変圧するための変圧回路５０及びインダクタ６０とを備える。
１次側ブリッジ回路３０は、１次側正極端子２２Ａに接続される１次側正極母線２６Ａと、１次側負極端子２２Ｂに接続される１次側負極母線２６Ｂとの間に、それぞれ、直列に接続される１次側左アーム上トランジスタＱ１（「第１上側スイッチング素子」の一例。単に「トランジスタＱ１」と呼ぶ場合がある。）及び１次側左アーム下トランジスタＱ４（「第１下側スイッチング素子」の一例。単に「トランジスタＱ４」と呼ぶ場合がある。）と、トランジスタＱ１及びＱ４のドレイン及びソース（または、コレクタ及びエミッタ）間にそれぞれ逆並列に接続された還流用のダイオードとを備える。なお、これらダイオードなどはトランジスタＱ１などの寄生ダイオードから構成してもよい。
トランジスタＱ１などのトランジスタは、たとえば、ＳｉＣから構成されるパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。ただし、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの半導体スイッチング素子からトランジスタを構成してもよい。
これらトランジスタＱ１及びＱ４並びにこれらトランジスタにそれぞれ逆接続されるダイオードから１次側左アームＱＬが構成される。
１次側ブリッジ回路３０は、さらに、１次側左アームＱＬと並列に、１次側正極母線２６Ａと１次側負極母線２６Ｂとの間に設けられた１次側中アームＱＭと、１次側右アームＱＲとを備える。１次側中アームＱＭは、１次側中アーム上トランジスタＱ３（単に、「トランジスタＱ３」と呼ぶ場合がある。）、１次側中アーム下トランジスタＱ６（単に、「トランジスタＱ６」と呼ぶ場合がある。）及びこれらトランジスタにそれぞれ逆接続されるダイオードとを備える。１次側右アームＱＲは、１次側右アーム上トランジスタＱ５（単に、「トランジスタＱ５」と呼ぶ場合がある。）、１次側右アーム下トランジスタＱ２（単に、「トランジスタＱ２」と呼ぶ場合がある。）及びこれらトランジスタにそれぞれ逆接続されるダイオードとを備える。これらの各構成は、１次側左アームＱＬと同様であるから、説明を省略する。
１次側ブリッジ回路３０と、２次側ブリッジ回路４０は、変圧回路５０及びインダクタ６０を中心に、左右対称に構成されている。具体的には、２次側ブリッジ回路４０は、２次側正極端子２４Ａに接続される２次側正極母線２８Ａと、２次側負極端子２４Ｂに接続される２次側負極母線２８Ｂとの間に、並列に設けられた２次側左アームＳＬと、２次側中アームＳＭと、２次側右アームＳＲとを備える。２次側左アームＳＬは、２次側左アーム上トランジスタＳ１（「第２上側スイッチング素子」の一例。単に、「トランジスタＳ１」と呼ぶ場合がある。）、１次側左アーム下トランジスタＳ４（「第２下側スイッチング素子」の一例。単に、「トランジスタＳ４」と呼ぶ場合がある。）及びこれらトランジスタにそれぞれ逆接続されるダイオードとを備える。２次側中アームＳＭは、２次側中アーム上トランジスタＳ３（単に、「トランジスタＳ３」と呼ぶ場合がある。）、２次側中アーム下トランジスタＳ６（単に、「トランジスタＳ６」と呼ぶ場合がある。）及びこれらトランジスタにそれぞれ逆接続されるダイオードとを備える。２次側右アームＳＲは、２次側右アーム上トランジスタＳ５（単に、「トランジスタＳ５」と呼ぶ場合がある。）、２次側右アーム下トランジスタＳ２（単に、「トランジスタＳ２」と呼ぶ場合がある。）及びこれらトランジスタにそれぞれ逆接続されるダイオードとを備える。これらの各構成は、１次側左アームＱＬと同様であるから、説明を省略する。
１次側左アームＱＬ、１次側中アームＱＭ及び１次側右アームＱＲの上トランジスタと下トランジスタとの接続点には、それぞれ交流端子Ａ、Ｂ及びＣが設けられる。また、２次側左アームＳＬ、２次側中アームＳＭ及び２次側右アームＳＲの上トランジスタと下トランジスタとの接続点には、それぞれ交流端子ａ、ｂ及びｃが設けられる。
交流端子Ａ、Ｂ及びＣと、交流端子ａ、ｂ及びｃとの間には、３相の変圧回路５０及び３相のインダクタ６０が設けられる。
インダクタ６０は、Ｕ相のインダクタ６０Ｕ、Ｖ相のインダクタ６０Ｖ、Ｗ相のインダクタ６０Ｗを備えており、それぞれ、一端が交流端子Ａ、Ｂ及びＣ、他端が変圧回路５０の各相の一次巻線に接続される。ただし、インダクタ６０は、２次側ブリッジ回路４０の交流端子ａ、ｂ及びｃに接続される形態で設けられてもよいし、１次側ブリッジ回路３０及び２次側ブリッジ回路４０のそれぞれに分割して設けられてもよい。
変圧回路５０は、１次側ブリッジ回路３０と２次側ブリッジ回路４０とを変圧する。変圧回路５０は、Ｕ相の１次巻線、Ｖ相の１次巻線、Ｗ相の１次巻線及びそれぞれ各相ごとに共通のコアを有するＵ相の２次巻線、Ｖ相の２次巻線、Ｗ相の２次巻線を備え、これらの巻線がＹ－Ｙ結線されている。ただし変圧回路５０の構造は限定されない。大容量のＤＣ／ＤＣコンバータ１０の場合、変圧回路５０は、各相ごとに３つのコアを備えるように設けられてよいが、小容量のＤＣ／ＤＣコンバータの場合、１つのコアに３相の巻線を巻回することにより、変圧回路５０を一体化させてもよい。
図１に示されるように、Ｕ相の１次巻線、Ｖ相の１次巻線、Ｗ相の１次巻線は、インダクタ６０Ｕ、６０Ｖ、６０Ｗにそれぞれ接続されている。Ｕ相の２次巻線、Ｖ相の２次巻線、Ｗ相の２次巻線は、２次側ブリッジ回路４０の交流端子ａ、ｂ、ｃにそれぞれ接続されている。Ｕ相、Ｖ相及びＷ相の１次巻線の巻数は同一であり、Ｕ相、Ｖ相及びＷ相の２次巻線の巻数は同一であり、１次巻線と２次巻線の巻数比は、それぞれ、ｎ：１である。たとえば、ｎ＝１である。
制御回路１００は、１次側ブリッジ回路３０及び２次側ブリッジ回路４０の各トランジスタのゲート（またはベース）に制御信号を供給して、これら各トランジスタを制御する。制御回路１００は、たとえば、プロセッサなどの演算回路（コンピュータ）と、ＳＲＡＭ（Static Random Access Memory）などの揮発性半導体記憶素子及びフラッシュメモリなど、一時的でない形態（Non-transitory）で情報を記憶する不揮発性半導体記憶素子からなる記憶素子とを備えるマイクロコントローラから構成することができる。不揮発性半導体記憶素子には、本実施形態に示される各情報と、演算を含む本実施形態に示される各処理を実行するためのコンピュータプログラムが記録されている。このコンピュータプログラムが記憶素子から読み出されプロセッサなどの演算回路によって実行されることにより、本実施形態に示される各処理が行われる。
本実施形態に示されるＤＣ／ＤＣコンバータ１０は、ＳＰＳ（Single Phase Shift）変調動作、ＳＤＭ（Symmetric Duty-cycle Modulation）変調動作の双方を実行可能に構成されている。ＳＤＭ変調動作は、降圧するためのＳＤＭバック変調動作と、昇圧するためのＳＤＭブースト変調動作を有する。ＳＤＭバック変調動作及びＳＤＭブースト変調動作は、それぞれ、３つの動作モードを有する。したがって、ＤＣ／ＤＣコンバータ１０は、７つの動作モードを実行可能に構成されている。後述するように、制御回路１００は、外部から受信する電流指令などに基づいて、適切な動作モードを選択し、その動作モードに基づいて、主回路２０を制御するように構成されている。ただし、後述するようにそのうちの２つの動作モードは、ハードスイッチングを伴うものであるから、好適には、これらを除く５つの動作モードを実行可能に構成されている。
以下、各変調動作において制御回路１００が生成する制御信号及びそのときの電流波形について説明する。
［ＳＰＳ変調動作］
図２は、ＳＰＳ変調動作（以下、「ＳＰＳ動作モード」と呼ぶ場合がある。）において、制御回路１００により生成される制御信号を示す図である。横軸は、時間を示す。また、縦軸は、インダクタ６０Ｕ（図１）を矢印方向（「第１方向」の一例）に流れるインダクタ電流ｉａの大きさを示す。また、ＱＬ、ＳＬ、ＱＭ、ＳＭ、ＱＲ、ＳＲは、それぞれ、対応するアームのトランジスタを制御するための制御信号を示す。たとえば、ＱＬには、１次側ブリッジ回路３０の１次側左アームＱＬのトランジスタＱ１及びＱ４を制御するための制御信号が示されており、具体的には、制御回路１００は、トランジスタＱ１をオンさせた後、トランジスタＱ４をオンさせる。
ＳＰＳ変調動作における各トランジスタＱ１～Ｓ６のデューティ比は、それぞれ、５０％である。すなわち、制御回路１００は、１周期のうち、各トランジスタＱ１～Ｓ６をそれぞれ１周期の５０％の時間オンさせるように制御する制御信号を生成し、各トランジスタＱ１～Ｓ６に供給する。たとえば、ＱＬの軸に示されるように、制御回路１００は、トランジスタＱ１とこれに直列に接続されるトランジスタＱ４のうち、トランジスタＱ１を５０％の時間オンさせた後オフにスイッチングし、同時にトランジスタＱ４をオフからオンにスイッチングする。制御回路１００は、トランジスタＱ４を５０％の時間オンさせた後、トランジスタＱ４をオフにスイッチングし、同時にトランジスタＱ１をオンさせる。以後、制御回路１００は、この動作を繰り返させる。
また、ＳＰＳ変調動作において各トランジスタは、対応するトランジスタから位相シフト量Ｄｐだけ位相シフトして動作する。たとえば、ＱＬの軸及びこれに対応するＳＬの軸に示されるように、制御回路１００は、トランジスタＱ１をオンさせた後、位相シフト量Ｄｐ経過後に、対応するトランジスタＳ１をオンさせる。他のトランジスタについても同様である。ＳＰＳ変調動作において、位相差の正負を異ならせることにより、電力の伝送方向を切り替えることが可能である。図２に示される例では、制御回路１００は、１次側ブリッジ回路３０のトランジスタＱ１などをオンさせてから、所定位相経過後に、２次側ブリッジ回路４０のトランジスタＳ１などをオンさせているので、電力は、１次側ブリッジ回路３０から２次側ブリッジ回路４０に伝送される。
さらに、ＳＰＳ変調動作において、各相のトランジスタは、１２０度の位相差で、同じ動作をする。すなわち、制御回路１００は、Ｕ相に対応するトランジスタＱ１をオンさせた後、１２０度の位相差で、Ｖ相に対応するトランジスタＱ３をオンさせ、さらに、１２０度の位相差で、Ｗ相に対応するトランジスタＱ５をオンさせる。したがって、各相に対応するトランジスタは、１２０度の位相差で同じ動作を繰り返す。
このようなＳＰＳ変調動作においてインダクタ６０Ｕに流れるインダクタ電流ｉａの変化について説明する。Ｖ相及びＷ相については、１２０度及び２４０度、位相が異なるだけであるため、説明を割愛する。
まず、図２の状態１（STATE1）で示される期間において、制御回路１００は、トランジスタＱ１及びＳ４をオンさせる。このとき、インダクタ６０Ｕには、２次側直流電圧Ｖ２が巻線比に応じて変圧された電圧と、１次側直流電圧Ｖ１との和が印加される。その結果、インダクタ６０Ｕには、同図に示されるように負から正に増加するインダクタ電流ｉａが流れ、インダクタ６０Ｕがチャージされる。なお、状態１と状態２が切り替わる時のインダクタ電流ｉａの大きさは、位相シフト量Ｄｐに基づいて決まる。
状態２（STATE2）で示される期間において、制御回路１００は、トランジスタＳ４をオフし、トランジスタＳ１をオンさせる。このため、トランジスタＱ１及びＳ１がオンの状態となる。このとき、インダクタ６０Ｕには、２次側直流電圧Ｖ２が巻線比に応じて変圧された電圧と、１次側直流電圧Ｖ１との差に相当する電圧が印加される。このとき２次側に電流が流れ、インダクタ６０Ｕは、ディスチャージ（放電）される。
その後、制御回路１００は、トランジスタＱ１をオフし、トランジスタＱ４をオンさせる（状態３（STATE3））。その結果、トランジスタＱ４及びＳ１がオンの状態となる。このとき、インダクタ６０Ｕには、２次側直流電圧Ｖ２が巻線比に応じて変圧された電圧と１次側直流電圧Ｖ１との和に相当する電圧が、負の電圧として印加されるため、インダクタ６０Ｕには、同図に示されるように正から負に減少するインダクタ電流ｉａが流れる。
その後は、トランジスタを対称的に動作させることにより、負の方向に同様の電流を流すことが可能である。
後述するように、図１０に「ＳＰＳ」と示される範囲内でＳＰＳ変調動作に基づいて主回路２０を制御することにより、ソフトスイッチングを実現することが可能になる。ソフトスイッチングを実現することにより、ＥＭＩ（Electro Magnetic Interference）ノイズを抑制することなどが可能になる。
［ＳＤＭ変調動作］
ＳＰＳ変調動作において、所定のインダクタ（たとえばインダクタ６０Ｕ）に流れる電流は、連続的である。しかしながら、本実施形態に係るＳＤＭ変調動作において、インダクタ（たとえばインダクタ６０Ｕ）に流れる電流は、不連続（インダクタに流れる電流がゼロの期間を有する。）になる。この期間、そのインダクタに対応する２つのアーム（たとえば、１次側左アームＱＬ及び２次側左アームＳＬ）に接続するトランジスタ（たとえば、トランジスタＱ１、Ｑ４、Ｓ１及びＳ４）は、オフにされる。換言すると、所定のインダクタ（たとえばインダクタ６０Ｕ）に流れる電流がゼロになったときに、対応するトランジスタがオフにされる。
また、所定のインダクタに流れる電流は、正方向及び負方向に対称的となる。すなわち、正方向に電流がゼロから増加し、その後減少してゼロになったときに、対応するトランジスタがオフにされ、そのインダクタに流れる電流がゼロとなる。その後、反転動作を行うことにより、負方向に電流がゼロから増加し、その後減少してゼロになったときに、対応するトランジスタがオフにされ、そのインダクタに流れる電流がゼロとなる。このような動作によって、所定のインダクタに流れる電流波形は、正方向及び負方向に対称的となる。また、各トランジスタ（たとえば、トランジスタＱ１、Ｑ４、Ｓ１及びＳ４）は、同じ期間にオフされるため、これらトランジスタのデューティ比は、５０％未満であり、かつ、同一である。従って、電流の対称性及びスイッチング素子への負荷の均等性を向上させることが可能となる。なお、他の相については、１２０度、または、２４０度位相シフトさせて、他の相に対応するトランジスタについて同じ動作を実行させる。
［ＳＤＭバック変調動作］
ＳＤＭバック変調動作は、降圧させる場合、すなわち、１次側直流電圧Ｖ１よりも２次側直流電圧Ｖ２が小さい場合（後述する電圧変換比Ｍ＜１の場合）に制御回路１００によって実行可能な動作モードである。ＳＤＭバック変調動作は、位相シフト量Ｄｐ及びデューティ比に応じて、３つの動作モードを有する。これら動作モードをデューティ比が高い順に、バック１動作モード、バック２動作モード及びバック３動作モードと呼び総称してバック動作モードと呼ぶ。これらは、基本的に同様の動作をするが、位相シフト量Ｄｐ及びデューティ比に応じて、異なる組み合わせのトランジスタがオンされる期間を含むため、異なる動作モードとして取り扱われている。後述するように、制御回路１００は、外部から受信する電流指令値Ｉref（図９）などに基づいて、動作モード及び位相シフト量Ｄｐを選択する。ＳＤＭバック変調動作は、いずれの動作モードにおいても、以下の点において、共通する。
まず、第１期間ＴＰ１（図３Ａなど。以下同様）において、制御回路１００は、トランジスタＱ１及びＳ１の双方をオンさせ、インダクタ６０Ｕに流れるインダクタ電流ｉａを増加させる。次いで、第２期間ＴＰ２において、制御回路１００は、トランジスタＱ４及びＳ１の双方をオンさせ、インダクタ電流ｉａを減少させる。その後、第３期間ＴＰ３において、制御回路１００は、トランジスタＱ１、Ｑ４、Ｓ１及びＳ４の全てをオフにする。その後、反転動作を実行する。すなわち、第４期間ＴＰ４において、制御回路１００は、トランジスタＱ４及びＳ４の双方をオンさせ、インダクタ６０Ｕに流れる負のインダクタ電流ｉａを増加させる。次いで、第５期間ＴＰ５において、制御回路１００は、トランジスタＱ１及びＳ４の双方をオンさせ、インダクタ６０Ｕに流れる負のインダクタ電流ｉａを減少させる。その後、第６期間において、制御回路１００は、トランジスタＱ１、Ｑ４、Ｓ１及びＳ４の全てをオフにする。
このような動作により、インダクタ６０Ｕに第１期間ＴＰ１及び第２期間ＴＰ２にわたり正の方向に流れるインダクタ電流ｉａの電流波形と、第４期間ＴＰ４及び第５期間ＴＰ５にわたり負の方向に流れるインダクタ電流ｉａの電流波形が対称的な形状を有する。また、第１期間ＴＰ１と第４期間ＴＰ４の長さを同一またはほぼ等しくし、第２期間ＴＰ２と第５期間ＴＰ５の長さを同一またはほぼ等しくすることによって、トランジスタＱ１、Ｑ４、Ｓ１及びＳ４のデューティ比をほぼ等しくすることが可能になる。したがって、これらトランジスタへの負荷の偏りを抑制することが可能になる。なお、第２期間ＴＰ２及び第５期間ＴＰ５は、インダクタ６０Ｕに流れる電流がゼロ（なお、電流などがゼロとは、完全に電流などがゼロになった場合のほか、ＤＣ／ＤＣコンバータ１０全体への影響が無視できるほど電流などが十分に小さくなった場合を含む。）になるタイミングで終了する。このように構成することにより、電流波形の対称性が向上し、かつ、インダクタ６０Ｕに接続しているトランジスタＱ１、Ｑ４、Ｓ１及びＳ４へのスイッチングに伴う負荷が抑制される。その他のトランジスタは、１２０度または２４０度の位相差を有することの他は、同様に制御可能であることが当業者に理解できるため、説明を省略する。以下、各動作モードについて説明する。
（バック１動作モード）
図３Ａは、バック１動作モードにおいて、制御回路１００により生成される制御信号を示す図である。横軸は、時間を示す。また、縦軸は、電流の大きさを示す。この図では、インダクタ６０Ｕを矢印方向に流れるインダクタ電流ｉａの大きさを実線で示し、インダクタ６０Ｕ乃至インダクタ６０Ｗを流れるインダクタ電流の合計である出力電流ioutを破線で示す。また、ＱＬ、ＳＬ、ＱＭ、ＳＭ、ＱＲ、ＳＲは、それぞれ、対応するアームのトランジスタを制御するための制御信号を示す。
同図に示されるように、第１期間ＴＰ１内において、制御回路１００は、トランジスタＱ１及びＳ１の双方をオンさせ、インダクタ６０Ｕに流れる電流を増加させる。ここで、他のトランジスタの動作に応じて電流は増減する。しかしながら、第１期間ＴＰ１の始期と終期を比較したときに、終期においてインダクタ６０Ｕに流れる電流は増加する。
次いで、第２期間ＴＰ２において、制御回路１００は、トランジスタＱ４及びＳ１の双方をオンさせる。このとき、インダクタ６０Ｕには、１次側直流電圧Ｖ１と２次側直流電圧Ｖ２が巻線比に応じて変圧された電圧との和に相当する電圧が負の電圧として印加されるため、インダクタ電流ｉａは、減少する。
図３Ｂ乃至図３Ｄは、図３Ａにおける状態１（STATE1）乃至状態３（STATE3）における導通状態を説明するために、主回路２０を簡易化させた回路図である。
図３Ｂに示されるように、状態１において、トランジスタＱ１、Ｑ２、Ｓ１及びＳ２が導通している。このとき、インダクタ６０Ｕに流れるインダクタ電流ｉａは増加し、インダクタ６０Ｕは、チャージ（蓄電）される。
図３Ｃに示されるように、状態２において、トランジスタＱ１、Ｑ２、Ｑ３、Ｓ１、Ｓ２及びＳ３が導通している。このとき、２次側に電流が流れ、インダクタ６０Ｕは、ディスチャージ（放電）される。
図３Ｄに示されるように、状態３において、トランジスタＱ３、Ｑ４、Ｑ５、Ｓ１、Ｓ２及びＳ３が導通している。このとき、トランジスタＱ４及びＳ１が導通していることから、インダクタ６０Ｕに流れるインダクタ電流ｉａは減衰する。
その後、第３期間ＴＰ３において、制御回路１００は、トランジスタＱ１、Ｑ４、Ｓ１及びＳ４の全てをオフにする。その結果、インダクタ６０Ｕに接続される全てのトランジスタがオフになるため、インダクタ６０Ｕには電流が流れない。なお、制御回路１００は、インダクタ６０Ｕの電流がゼロになった時に第２期間ＴＰ２を終了し、第３期間ＴＰ３を開始するように主回路２０を制御する。このように動作させることにより、電流波形の対称性を向上し、かつ、インダクタ６０Ｕに接続しているトランジスタＱ１、Ｑ４、Ｓ１及びＳ４へのスイッチングに伴う負荷が抑制される。また、第１期間ＴＰ１、第２期間ＴＰ２及び第３期間ＴＰ３の合計は、１８０度の位相に相当することが好ましい。このように動作させることにより、電流波形の対称性を向上させることが可能になる。
その後、反転動作を実行する。すなわち、第４期間ＴＰ４において、制御回路１００は、トランジスタＱ４及びＳ４の双方をオンさせる。第１期間ＴＰ１と第４期間ＴＰ４とを比較すると、第１期間ＴＰ１においては、制御回路１００が上側のトランジスタＱ１及びＳ１をオンさせることにより、インダクタ６０Ｕに流れる電流を正の方向に増加させたのに対し、第４期間ＴＰ４においては、制御回路１００が下側のトランジスタＱ４及びＳ４をオンさせることにより、インダクタ６０Ｕに流れる電流を負の方向に増加させる。このため、第１期間ＴＰ１におけるインダクタ電流ｉａの正の方向へ増加する電流波形と、第４期間ＴＰ４におけるインダクタ電流ｉａの負の方向へ増加する電流波形は、対称的になる。
次いで、第５期間ＴＰ５において、制御回路１００は、トランジスタＱ１及びＳ４の双方をオンさせ、インダクタ６０Ｕに流れる負の電流を減少させる。第２期間ＴＰ２におけるインダクタ電流ｉａが減少するときの電流波形と、第５期間ＴＰ５における負のインダクタ電流ｉａが減少するときの電流波形は、対称的になる。
その後、第６期間ＴＰ６において、制御回路１００は、トランジスタＱ１、Ｑ４、Ｓ１及びＳ４の全てをオフにする。上述したのと同様の理由により、制御回路１００は、インダクタ６０Ｕの電流がゼロになった時に第４期間ＴＰ４を終了し、第５期間ＴＰ５を開始するように主回路２０を制御する。また、第４期間ＴＰ４、第５期間ＴＰ５及び第６期間ＴＰ６の合計は、１８０度の位相に相当することが好ましい。
以上のようなバック１動作モードによれば、図３Ａに示されるように、トランジスタＱ１乃至Ｓ６の全てのトランジスタのデューティ比を同一にしながら、かつ、第１期間ＴＰ１及び第２期間ＴＰ２の正側のインダクタ電流ｉａと、第４期間ＴＰ４及び第５期間ＴＰ５の負側のインダクタ電流ｉａを対称的な波形にすることが可能となる。また、第３期間ＴＰ３及び第６期間ＴＰ６において、インダクタ電流ｉａが流れない期間を設けるから、インダクタ電流ｉａは、不連続である。なお、出力電流ioutは、図３Ａに示されるように、６０度ごとにピークを有する電流波形となる。
（バック２動作モード）
図４は、バック２動作モードにおいて、制御回路１００により生成される制御信号を示す図である。バック１動作モードに関する説明と同様であることが当業者に理解できる点については説明を省略または簡略化する。
同図に示されるように、バック２動作モードにおいても、第１期間ＴＰ１内において、制御回路１００は、トランジスタＱ１及びＳ１の双方をオンさせ、インダクタ６０Ｕに流れる電流を０から正の値に増加させ、第２期間ＴＰ２において、制御回路１００は、トランジスタＱ４及びＳ１の双方をオンさせ、インダクタ電流ｉａをゼロに減少させる。第３期間ＴＰ３において、制御回路１００は、トランジスタＱ１、Ｑ４、Ｓ１及びＳ４の全てをオフにさせ、インダクタ６０Ｕに電流が流れない期間を設ける。続いて反転動作に移り、第４期間ＴＰ４において、制御回路１００は、トランジスタＱ４及びＳ４の双方をオンさせ、インダクタ電流ｉａをゼロから負の方向に増加させ、第５期間ＴＰ５において、トランジスタＱ１及びＳ４の双方をオンさせ、インダクタ６０Ｕに流れる負の電流を０に減少させ、その後、第６期間ＴＰ６において、制御回路１００は、トランジスタＱ１、Ｑ４、Ｓ１及びＳ４の全てをオフにさせ、インダクタ６０Ｕに電流が流れない期間を設ける。
制御回路１００は、インダクタ電流ｉａがゼロになった時に第５期間ＴＰ５を終了し、第６期間ＴＰ６を開始するように主回路２０を制御する。また、第４期間ＴＰ４、第５期間ＴＰ５及び第６期間ＴＰ６の合計は、１８０度の位相に相当することが好ましい。
なお、同図において状態１（STATE1）のとき、インダクタ６０Ｕはチャージされ、状態２（STATE2）のとき、２次側に電流がながれ、インダクタ６０Ｕはディスチャージされ、状態３（STATE3）のとき、インダクタ電流ｉａは減衰する。
（バック３動作モード）
図５は、バック３動作モードにおいて、制御回路１００により生成される制御信号を示す図である。バック１動作モードに関する説明と同様であるため、説明を省略または簡略化する。ただしバック３動作モードは、バック１動作モード及びバック２動作モードと比較してデューティ比が小さいことから、第１期間ＴＰ１内においてインダクタ電流ｉａがゼロになる状態３（STATE3）が発生する。このとき、トランジスタＱ１及びＳ１のみがオンされているから、インダクタ電流ｉａは流れない。ただし、バック３動作モードでは、ハードスイッチングが発生するため、好適には、制御回路１００は、バック３動作モードを選択しないように構成される。
なお、同図において状態１（STATE1）のとき、インダクタ６０Ｕはチャージされ、状態２（STATE2）のとき、２次側に電流がながれ、インダクタ６０Ｕはディスチャージされ、状態３（STATE3）のとき、インダクタ電流ｉａは流れない。
［ＳＤＭブースト変調動作］
本実施形態に係るＳＤＭブースト変調動作においても、デューティ比は、５０％未満となる。ＳＤＭブースト変調動作は、昇圧させる場合、すなわち、１次側直流電圧Ｖ１よりも２次側直流電圧Ｖ２が大きい場合（電圧変換比Ｍ＞１の場合）に制御回路１００によって実行可能な動作モードである。ＳＤＭブースト変調動作は、位相シフト量Ｄｐ及びデューティ比に応じて、３つの動作モードを有する。これら動作モードをデューティ比が大きい順に、ブースト１動作モード、ブースト２動作モード及びブースト３動作モードと呼び総称してブースト動作モードと呼ぶ。後述するように、制御回路１００は、外部から受信する電流指令値Ｉref（図９）などに基づいて、動作モード及び位相シフト量Ｄｐを選択する。ＳＤＭブースト変調動作は、いずれの動作モードにおいても、以下の点において、共通する。
まず、第１期間ＴＰ１（図６Ａなど。以下同様）において、制御回路１００は、トランジスタＱ１及びＳ４の双方をオンさせ、インダクタ６０Ｕに流れるインダクタ電流ｉａを増加させる。次いで、第２期間ＴＰ２において、制御回路１００は、トランジスタＱ１及びＳ１の双方をオンさせ、インダクタ電流ｉａを減少させる。その後、第３期間ＴＰ３において、制御回路１００は、トランジスタＱ１、Ｑ４、Ｓ１及びＳ４の全てをオフにする。その後、反転動作を実行する。すなわち、第４期間ＴＰ４において、制御回路１００は、トランジスタＱ４及びＳ１の双方をオンさせ、インダクタ６０Ｕに流れる負のインダクタ電流ｉａを増加させる。次いで、第５期間ＴＰ５において、制御回路１００は、トランジスタＱ４及びＳ４の双方をオンさせ、インダクタ６０Ｕに流れる負のインダクタ電流ｉａを減少させる。その後、第６期間ＴＰ６において、制御回路１００は、トランジスタＱ１、Ｑ４、Ｓ１及びＳ４の全てをオフにする。このような動作により、インダクタ６０Ｕに第１期間ＴＰ１及び第２期間ＴＰ２にわたり正の方向に流れるインダクタ電流ｉａの電流波形と、第４期間ＴＰ４及び第５期間ＴＰ５にわたり負の方向に流れるインダクタ電流ｉａの電流波形は、対称的になる。また、第１期間ＴＰ１と第４期間ＴＰ４の長さを同一またはほぼ等しくし、第２期間ＴＰ２と第５期間ＴＰ５の長さを同一またはほぼ等しくすることによって、トランジスタＱ１、Ｑ４、Ｓ１及びＳ４のデューティ比をほぼ等しくすることが可能になる。したがって、これらトランジスタへの負荷の偏りを抑制することが可能になる。また、他のトランジスタも１２０度または２４０度の位相差で動作させることにより、全てのトランジスタへの負荷の偏りを抑制することが可能になる。
第２期間ＴＰ２及び第５期間ＴＰ５は、インダクタ６０Ｕに流れる電流がゼロになるタイミングで終了する。このように構成することにより、電流波形の対称性が向上し、かつ、インダクタ６０Ｕに接続しているトランジスタＱ１、Ｑ４、Ｓ１及びＳ４へのスイッチングに伴う負荷が抑制される。その他のトランジスタは、１２０度または２４０度の位相差を有することの他は、同様に制御可能であることが当業者に理解できるため、説明を省略する。以下、各動作モードについて説明する。
（ブースト１動作モード）
図６Ａは、ブースト１動作モードにおいて、制御回路１００により生成される制御信号を示す図である。横軸は時間を示し、縦軸は電流値を示しており、インダクタ６０Ｕを矢印方向に流れるインダクタ電流ｉａの大きさを実線で示し、インダクタ６０Ｕ乃至インダクタ６０Ｗを流れるインダクタ電流の合計である出力電流ioutの大きさを破線で示す。また、ＱＬ、ＳＬ、ＱＭ、ＳＭ、ＱＲ、ＳＲは、それぞれ、対応するアームのトランジスタを制御するための制御信号を示す。
同図に示されるように、第１期間ＴＰ１内において、制御回路１００は、トランジスタＱ１及びＳ４の双方をオンさせ、インダクタ６０Ｕに流れる電流を増加させる。第１期間ＴＰ１の始期と終期を比較したときに、終期においてインダクタ６０Ｕに流れる電流は増加する。
次いで、第２期間ＴＰ２において、制御回路１００は、トランジスタＱ１及びＳ１の双方をオンさせる。このとき、インダクタ６０Ｕには、２次側直流電圧Ｖ２が巻線比に応じて変圧された電圧との差に相当する電圧が印加されるため、ブーストする場合、インダクタ電流ｉａは、減少する。
図６Ｂ乃至図６Ｄは、図６Ａにおける状態１（STATE1）乃至状態３（STATE3）における導通状態を説明するために、主回路２０を簡易化させた回路図である。
図６Ｂに示されるように、状態１において、トランジスタＱ１、Ｑ２、Ｑ３、Ｓ１、Ｓ２及びＳ６が導通している。このとき、２次側に電流が流れ、したがってインダクタ６０Ｕがディスチャージ（放電）されながら、インダクタ電流ｉａに流れる電流は減少する。
図６Ｃに示されるように、状態２において、トランジスタＱ１、Ｑ２、Ｑ３、Ｓ１、Ｓ２及びＳ３が導通している。このときも、２次側に電流が流れ、したがってインダクタ６０Ｕは、ディスチャージ（放電）されながら、インダクタ電流ｉａに流れる電流は減少する。
その後図６Ｄに示されるように、第３期間ＴＰ３（状態３（STATE3））において、制御回路１００は、トランジスタＱ２、Ｑ３、Ｓ２及びＳ３をオンさせる。一方、トランジスタＱ１、Ｑ４、Ｓ１及びＳ４は、オフされる。その結果、インダクタ６０Ｕに接続される全てのトランジスタがオフになるため、インダクタ６０Ｕには電流が流れない。なお、制御回路１００は、インダクタ６０Ｕの電流がゼロになった時に第２期間ＴＰ２を終了し、第３期間ＴＰ３を開始するように主回路２０を制御する。このように動作させることにより、電流波形の対称性を向上し、かつ、インダクタ６０Ｕに接続しているトランジスタＱ１、Ｑ４、Ｓ１及びＳ４へのスイッチングに伴う負荷が抑制される。また、第１期間ＴＰ１、第２期間ＴＰ２及び第３期間ＴＰ３の合計は、１８０度の位相に相当することが好ましい。このように動作させることにより、電流波形の対称性を向上させることが可能になる。
その後、反転動作を実行する。すなわち、第４期間ＴＰ４において、制御回路１００は、トランジスタＱ４及びＳ１の双方をオンさせる。第１期間ＴＰ１と第４期間ＴＰ４とを比較すると、第１期間ＴＰ１においては、制御回路１００がトランジスタＱ１及びＳ４をオンさせることにより、インダクタ６０Ｕに流れる電流を正の方向に増加させたのに対し、第４期間ＴＰ４においては、制御回路１００がトランジスタＱ４及びＳ１をオンさせることにより、インダクタ６０Ｕに流れる電流を負の方向に増加させる。このため、第１期間ＴＰ１におけるインダクタ電流ｉａの正の方向へ増加する電流波形と、第４期間ＴＰ４におけるインダクタ電流ｉａの負の方向へ増加する電流波形とが対称的になる。
次いで、第５期間ＴＰ５において、制御回路１００は、トランジスタＱ４及びＳ４の双方をオンさせ、インダクタ６０Ｕに流れる負の電流を減少させる。
その後、第６期間ＴＰ６において、制御回路１００は、トランジスタＱ１、Ｑ４、Ｓ１及びＳ４の全てをオフにさせる。上述したのと同様の理由により、制御回路１００は、インダクタ６０Ｕの電流がゼロになった時に第５期間ＴＰ５を終了し、第６期間ＴＰ６を開始するように主回路２０を制御する。また、第４期間ＴＰ４、第５期間ＴＰ５及び第６期間ＴＰ６の合計は、１８０度の位相に相当することが好ましい。
以上のようなブースト１動作モードによれば、図６Ａに示されるように、トランジスタＱ１乃至Ｓ６の全てのトランジスタのデューティ比を同一にしながら、かつ、第１期間ＴＰ１及び第２期間ＴＰ２の正側のインダクタ電流ｉａと、第４期間ＴＰ４及び第５期間ＴＰ５の負側のインダクタ電流ｉａを対称的な波形にすることが可能となる。また、第３期間ＴＰ３及び第６期間ＴＰ６において、インダクタ電流ｉａが流れない期間を設けるから、インダクタ電流ｉａは、不連続である。なお、出力電流ioutは、図６Ａに示されるように、６０度ごとにピークを有する電流波形となる。
（ブースト２動作モード）
図７は、ブースト２動作モードにおいて、制御回路１００により生成される制御信号を示す図である。ブースト１動作モードに関する説明と同様であることが当業者に理解できる点については説明を省略または簡略化する。
同図に示されるように、ブースト２動作モードにおいても、第１期間ＴＰ１内において、制御回路１００は、トランジスタＱ１及びＳ４の双方をオンさせ、インダクタ６０Ｕに流れる電流を０から正の値に増加させ、第２期間ＴＰ２において、制御回路１００は、トランジスタＱ１及びＳ１の双方をオンさせ、インダクタ電流ｉａをゼロに減少させる。第３期間ＴＰ３において、制御回路１００は、トランジスタＱ１、Ｑ４、Ｓ１及びＳ４の全てをオフにさせ、インダクタ６０Ｕに電流が流れない期間を設ける。続いて反転動作に移り、第４期間ＴＰ４において、制御回路１００は、トランジスタＱ４及びＳ１の双方をオンさせ、インダクタ電流ｉａをゼロから負の方向に増加させ、第５期間ＴＰ５において、トランジスタＱ４及びＳ４の双方をオンさせ、インダクタ６０Ｕに流れる負の電流を０に減少させ、その後、第６期間ＴＰ６において、制御回路１００は、トランジスタＱ１、Ｑ４、Ｓ１及びＳ４の全てをオフにさせ、インダクタ６０Ｕに電流が流れない期間を設ける。制御回路１００は、インダクタ電流ｉａがゼロになった時に第５期間ＴＰ５を終了し、第６期間ＴＰ６を開始するように主回路２０を制御する。また、第４期間ＴＰ４、第５期間ＴＰ５及び第６期間ＴＰ６の合計は、１８０度の位相に相当することが好ましい。
なお、同図において状態１（STATE1）及び状態２（STATE2）のとき、２次側に電流がながれ、インダクタ６０Ｕはディスチャージされ、状態３（STATE3）のときインダクタ６０Ｕには、実質的に電流が流れない。
（ブースト３動作モード）
図８は、ブースト３動作モードにおいて、制御回路１００により生成される制御信号を示す図である。ブースト１動作モードに関する説明と同様であるため、説明を省略または簡略化する。ただしブースト３動作モードは、ブースト１動作モード及びブースト２動作モードと比較してデューティ比が小さいことから、第１期間ＴＰ１内においてインダクタ電流ｉａがゼロになる状態が発生する。このとき、トランジスタＱ１及びＳ１のみがオンされているから、インダクタ電流ｉａは流れない。その後、状態１（STATE1）においてインダクタ６０Ｕは、チャージされ、状態２（STATE2）においてディスチャージされ、状態３（STATE3）においてインダクタ６０Ｕには、実質的に電流が流れない。
［動作モードの選択］
以下、上述した動作モードを選択するための方法について説明する。図９は、制御回路１００内の動作モード選択のための機能ブロック図である。
まず、制御回路１００は、１次側と２次側との電圧変換比Ｍを決定する。具体的には、制御回路１００は、外部から供給される２次側直流電圧Ｖ２（に巻線比ｎを乗じた値）を１次側直流電圧Ｖ１で除算することにより電圧変換比Ｍを取得する。図９においては、ＣＨＡｄｅＭＯ（登録商標）規格に基づいて表記がなされており、同図におけるＶbatが２次側直流電圧Ｖ２に相当し、Ｖdcbusが１次側直流電圧Ｖ１に相当する。なお、３相ＤＣ／ＤＣコンバータ１０がバッテリーに接続されるとき、１次側直流電圧Ｖ１は、たとえば、３８０Ｖである。
また、制御回路１００は、出力Ｐを決定する。具体的には、制御回路１００は、外部から供給される電流指令値Ｉrefと２次側直流電圧Ｖ２に基づいて定まるＶbatを乗じることにより出力Ｐを取得する。
制御回路１００のモード選択部１００Ａは、電圧変換比Ｍ及び出力Ｐに基づいて、動作モードを選択する。図１０は、電圧変換比Ｍを横軸とし、正規化された出力Ｐを縦軸とする、動作モードを選択するための図である。この図において、「ＳＰＳ」「ＳＤＭ Ｂｕｃｋ１」「ＳＤＭ Ｂｕｃｋ２」「ＳＤＭ Ｂｕｃｋ３」「ＳＤＭ Ｂｏｏｓｔ１」「ＳＤＭ Ｂｏｏｓｔ２」「ＳＤＭ Ｂｏｏｓｔ３」と示される領域は、上述したＳＰＳモード、ＳＤＭ変調動作における、バック１動作モード、バック２動作モード、バック３動作モード、ブースト１動作モード、ブースト２動作モード、ブースト３動作モードにそれぞれ相当する。制御回路１００の記憶素子には、たとえば、電圧変換比Ｍを関数とする各領域の境界を規定するための情報が記録される。なお、図１０におけるＱは、Ｑ値を示している。
たとえば、電圧変換比Ｍが１であり、正規化された出力Ｐが０．６である場合、モード選択部１００Ａは、ＳＰＳ動作モードを選択する。同図の、「ＳＰＳ」で示される領域は、ＳＰＳ動作モードにおいて、ソフトスイッチングを実現できる領域に相当する。この領域の外で、仮に、ＳＰＳ動作モードを選択すると、ハードスイッチングするスイッチング素子が現れる。このため、モード選択部１００Ａは、「ＳＰＳ」で示される領域の外では、ＳＤＭ変調動作における各動作モードを選択する。なお、ソフトスイッチングとは、たとえば、スイッチング素子において、共振現象などを利用し、電圧または電流がゼロになるタイミングでスイッチング素子のスイッチング（オン/オフの切り替え）を行うことを含む。ソフトスイッチングを満足する条件は、知られている。
たとえば、電圧変換比Ｍが１．５であり、正規化された出力Ｐが０．６である場合、モード選択部１００Ａは、電圧変換比Ｍ＝１．５のときの、各領域の境界となる出力値、すなわち、ブースト３動作モードとブースト２動作モードとの境界となる出力値、ブースト２動作モードとブースト１動作モードとの境界となる出力値及びブースト１動作モードとＳＰＳ動作モードとの境界となる出力値を算出し、制御回路１００により取得された出力Ｐ＝０．６であることに基づいて、ブースト２動作モードを選択する。
同様に、たとえば、電圧変換比Ｍが０．５であり、正規化された出力Ｐが０．４である場合、モード選択部１００Ａは、バック２動作モードを選択する。
電圧変換比Ｍに対し、動作モード間の出力Ｐの境界（出力境界）を与える式は、表１に示される。ただし、Ｐｍは、１次側直流電圧Ｖ１、インダクタ６０Ｕのインダクタンス（たとえば、４μＨ）、周波数ｆｓ（たとえば、５０ｋＨｚ）で定まる係数である。
Figure 0007575005000001
バック１動作モード、バック２動作モード、ブースト１動作モード及びブースト２動作モードでは、ソフトスイッチングが実現される。このため、本実施形態に係る３相ＤＣ／ＤＣコンバータ１０は、ＳＤＳ動作モードがソフトスイッチングを実現できる領域を超えた領域において、ソフトスイッチングを実現することが可能になる。なお、バック３動作モード及びブースト３動作モードでは、２次側ブリッジ回路４０においてハードスイッチングが発生する。このため、モード選択部１００Ａは、これら動作モードを選択しないように構成される。ただし、モード選択部１００Ａがこれら動作モードを選択することを妨げるものではない。
図９に戻り、制御回路１００の位相シフト量決定部１００Ｂは、位相シフト量Ｄｐを決定する。位相シフト量Ｄｐは、対応するトランジスタ（たとえば、トランジスタＱ１とトランジスタＳ１）間の位相シフト量を示しており、図３Ａなどに示されるように、たとえば、トランジスタＱ１がオンにスイッチングされた後に、トランジスタＳ１がオンにスイッチングされるまでの期間に相当する情報である。具体的には、位相シフト量決定部１００Ｂは、電流指令値Ｉrefと、フィードバック電流値ibat（２次側の電流値であるＩ２に相当）の差分に基づいて、位相シフト量Ｄｐを決定する。表１には、電圧変換比Ｍに対する位相シフト量Ｄｐの領域が、動作モードごとに示される。この表に示されるように、動作モードの境界において、位相シフト量Ｄｐは、同一である。たとえば、バック３動作モードとバック２動作モードの境界において、位相シフト量Ｄｐは、（２－Ｍ）／６である。したがって、バック３動作モードからバック２動作モードに移行するとき（あるいはバック２動作モードからバック３動作モードに移行するとき）、位相シフト量Ｄｐが不連続に変動しないから、損失を低減することが可能になる。
制御回路１００の変調部１００Ｃは、位相シフト量Ｄｐ、モード選択部１００Ａによって選択された動作モード及び電圧変換比Ｍに基づいて、トランジスタのオン時間を示すパラメータＤ１及びＤ２（図３Ａなど）を決定する。動作モードごとにパラメータＤ１及びＤ２を決定するための式は、表２に示される。
Figure 0007575005000002
変調部１００Ｃは、パラメータＤ１、Ｄ２及び位相シフト量Ｄｐに基づいて、トランジスタＱ１乃至Ｓ６を制御するための制御信号を生成し、制御回路１００のドライバ（不図示）は、トランジスタＱ１乃至Ｓ６のゲート（またはベース）に駆動信号を供給する。
以上のとおりであるから、３相ＤＣ／ＤＣコンバータ１０によれば、たとえば、電圧変換比Ｍが０．５以上２．０以下の広範囲にわたり、ソフトスイッチングを実現することが可能になる。たとえば、図１１は、３相ＤＣ／ＤＣコンバータ１０の１次側正極端子２２Ａ及び１次側負極端子２２Ｂを電源であるＰＳＵ（Power Supply Unit）２００に接続し、２次側正極端子２４Ａ及び２次側負極端子２４Ｂを負荷（バッテリ３００）に接続して構成される蓄電システム４００を示している。
このような蓄電システム４００においてバッテリを充電する場合、２次側の電流値であるＩ２を一定に制御する場合、図１０において、電圧変換比Ｍ及び出力Ｐが比例するように両者は推移する。このとき、電圧変換比Ｍ及び出力Ｐが上昇するにつれて、バック２動作モード、バック１動作モード、ＳＰＳモード、ブースト１動作モード、ブースト２動作モードと、動作モードを推移させながら、３相ＤＣ／ＤＣコンバータ１０を動作させることにより、ソフトスイッチングを実現しながら、バッテリ３００を充電することが可能となる。また、動作モード間の境界で位相シフト量Ｄｐは、連続的なので、効率の低下を抑制できる。さらに上述したように、スイッチング素子への負荷の均等性を向上させることも可能となる。
なお、３相ＤＣ／ＤＣコンバータ１０において、電力の伝送方向を変更する場合、１次側ブリッジ回路３０と２次側ブリッジ回路４０を入れ替えて動作させればよい。すなわち、トランジスタＱ１などをトランジスタＳ１などとし、トランジスタＳ１などをトランジスタＱ１などとして、同様に動作させることにより、電力の伝送方向を変更することが可能となる。
以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。たとえば、図３Ａなどに示されるバックモードにおけるトランジスタＱ１とＱ４をスイッチングさせる時（第１期間ＴＰ１と第２期間ＴＰ２との間及び第４期間ＴＰ４と第５期間ＴＰ５との間）などに、それぞれ、デッドタイムを挿入してもよい。同様に、図６Ａなどに示されるブーストモードにおいても同様である。その他、上述した各具体例が備える各要素およびその配置、条件などは、例示したものに限定されるわけではなく当業者の通常の創作能力の発揮内において、適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。
１０ ＤＣ／ＤＣコンバータ
２０ 主回路
２２Ａ １次側正極端子
２２Ｂ １次側負極端子
２４Ａ ２次側正極端子
２４Ｂ ２次側負極端子
２６Ａ １次側正極母線
２６Ｂ １次側負極母線
２８Ａ ２次側正極母線
２８Ｂ ２次側負極母線
３０ １次側ブリッジ回路
４０ ２次側ブリッジ回路
５０ 変圧回路
６０ インダクタ
１００ 制御回路

Claims (9)

  1. 第１正極母線と第１負極母線間に直列接続される第１上側スイッチング素子及び第１下側スイッチング素子とを含む３相の第１ブリッジ回路と、
    第２正極母線と第２負極母線間に直列接続される第２上側スイッチング素子及び第２下側スイッチング素子とを備える３相の第２ブリッジ回路と、
    前記第１上側スイッチング素子と前記第１下側スイッチング素子との接続点と、前記第２上側スイッチング素子と前記第２下側スイッチング素子との接続点との間に設けられる変圧回路及びインダクタを含む３相変圧回路及び３相インダクタと、を備える主回路と、
    前記第１ブリッジ回路及び前記第２ブリッジ回路を制御するための制御回路と、を備える３相ＤＣ／ＤＣコンバータであって、
    前記制御回路は、
    第１期間において、前記第１上側スイッチング素子及び前記第２上側スイッチング素子の双方をオンさせ、
    前記第１期間後の第２期間において、前記第１下側スイッチング素子及び前記第２上側スイッチング素子の双方をオンさせ、
    前記第２期間後の第３期間において、前記第１上側スイッチング素子、前記第１下側スイッチング素子、前記第２上側スイッチング素子及び前記第２下側スイッチング素子の全てをオフさせ、
    前記第３期間後の第４期間において、前記第１下側スイッチング素子及び前記第２下側スイッチング素子をオンさせ、
    前記第４期間後の第５期間において、前記第１上側スイッチング素子及び前記第２下側スイッチング素子をオンさせ、
    前記第５期間後の第６期間において、前記第１上側スイッチング素子、前記第１下側スイッチング素子、前記第２上側スイッチング素子及び前記第２下側スイッチング素子の全てをオフさせることにより、前記第１上側スイッチング素子、前記第１下側スイッチング素子、前記第２上側スイッチング素子及び前記第２下側スイッチング素子を５０％未満のデューティ比で駆動可能に構成される、
    ３相ＤＣ／ＤＣコンバータ。
  2. 第１正極母線と第１負極母線間に直列接続される第１上側スイッチング素子及び第１下側スイッチング素子とを含む３相の第１ブリッジ回路と、
    第２正極母線と第２負極母線間に直列接続される第２上側スイッチング素子及び第２下側スイッチング素子とを備える３相の第２ブリッジ回路と、
    前記第１上側スイッチング素子と前記第１下側スイッチング素子との接続点と、前記第２上側スイッチング素子と前記第２下側スイッチング素子との接続点との間に設けられる変圧回路及びインダクタを含む３相変圧回路及び３相インダクタと、を備える主回路と、
    前記第１ブリッジ回路及び前記第２ブリッジ回路を制御するための制御回路と、を備える３相ＤＣ／ＤＣコンバータであって、
    前記制御回路は、
    第１期間において、前記第１上側スイッチング素子及び前記第２下側スイッチング素子の双方をオンさせ、
    前記第１期間後の第２期間において、前記第１上側スイッチング素子及び前記第２上側スイッチング素子の双方をオンさせ、
    前記第２期間後の第３期間において、前記第１上側スイッチング素子、前記第１下側スイッチング素子、前記第２上側スイッチング素子及び前記第２下側スイッチング素子の全てをオフさせ、
    前記第３期間後の第４期間において、前記第１下側スイッチング素子及び前記第２上側スイッチング素子をオンさせ、
    前記第４期間後の第５期間において、前記第１下側スイッチング素子及び前記第２下側スイッチング素子をオンさせ、
    前記第５期間後の第６期間において、前記第１上側スイッチング素子、前記第１下側スイッチング素子、前記第２上側スイッチング素子及び前記第２下側スイッチング素子の全てをオフさせることにより、前記第１上側スイッチング素子、前記第１下側スイッチング素子、前記第２上側スイッチング素子及び前記第２下側スイッチング素子を５０％未満のデューティ比で駆動可能に構成される、
    ３相ＤＣ／ＤＣコンバータ。
  3. 前記第１期間に前記インダクタに流れる第１方向の電流を増加させ、
    前記第２期間に前記インダクタに流れる前記第１方向の電流をゼロに減少させ、
    前記第４期間に前記インダクタに流れる第２方向の電流を増加させ、
    前記第５期間に前記インダクタに流れる前記第２方向の電流をゼロに減少させる、
    請求項１に記載の３相ＤＣ／ＤＣコンバータ。
  4. 前記第１期間に前記インダクタに流れる第１方向の電流を増加させ、
    前記第２期間に前記インダクタに流れる前記第１方向の電流をゼロに減少させ、
    前記第４期間に前記インダクタに流れる第２方向の電流を増加させ、
    前記第５期間に前記インダクタに流れる前記第２方向の電流をゼロに減少させる、
    請求項２に記載の３相ＤＣ／ＤＣコンバータ。
  5. 前記第１期間と前記第４期間は同一の長さを有し、
    前記第２期間と前記第５期間は同一の長さを有し、
    前記第３期間と前記第６期間は同一の長さを有する、
    請求項１に記載の３相ＤＣ／ＤＣコンバータ。
  6. 前記第１期間と前記第４期間は同一の長さを有し、
    前記第２期間と前記第５期間は同一の長さを有し、
    前記第３期間と前記第６期間は同一の長さを有する、
    請求項２に記載の３相ＤＣ／ＤＣコンバータ。
  7. 前記制御回路は、前記第１上側スイッチング素子と前記第２上側スイッチング素子との位相差に基づいて、前記第３期間及び前記第６期間の長さを変更可能に構成される、
    請求項１に記載の３相ＤＣ／ＤＣコンバータ。
  8. 前記制御回路は、前記第１上側スイッチング素子と前記第２上側スイッチング素子との位相差に基づいて、前記第３期間及び前記第６期間の長さを変更可能に構成される、
    請求項２に記載の３相ＤＣ／ＤＣコンバータ。
  9. 第１正極母線と第１負極母線間に直列接続される第１上側スイッチング素子及び第１下側スイッチング素子とを含む３相の第１ブリッジ回路と、
    第２正極母線と第２負極母線間に直列接続される第２上側スイッチング素子及び第２下側スイッチング素子とを備える３相の第２ブリッジ回路と、
    前記第１上側スイッチング素子と前記第１下側スイッチング素子との接続点と、前記第２上側スイッチング素子と前記第２下側スイッチング素子との接続点との間に設けられる変圧回路及びインダクタを含む３相変圧回路及び３相インダクタと、を備える主回路と、
    前記第１ブリッジ回路及び前記第２ブリッジ回路を制御するための制御回路と、を備える３相ＤＣ／ＤＣコンバータであって、
    前記制御回路は、
    第１期間において前記インダクタに流れる第１方向の電流を増加させ、
    前記第１期間後の第２期間において前記インダクタに流れる前記第１方向の電流をゼロに減少させ、
    前記第２期間後の第３期間において前記インダクタに流れる電流をゼロに維持し、
    前記第３期間後の第４期間において前記インダクタに流れる第２方向の電流を増加させ、
    前記第４期間後の第５期間において前記インダクタに流れる前記第２方向の電流をゼロに減少させ、
    前記第５期間後の第６期間において前記インダクタに流れる電流をゼロに維持するように、
    前記第１上側スイッチング素子、前記第１下側スイッチング素子、前記第２上側スイッチング素子及び前記第２下側スイッチング素子を５０％未満のデューティ比で駆動可能に構成される、
    ３相ＤＣ／ＤＣコンバータ。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014007942A (ja) 2012-06-01 2014-01-16 Denso Corp 双方向電力伝送装置
WO2016125292A1 (ja) 2015-02-05 2016-08-11 株式会社安川電機 Ｄｃ－ｄｃコンバータ、電力変換装置、発電システムおよびｄｃ－ｄｃ変換方法
JP2018170845A (ja) 2017-03-29 2018-11-01 パナソニックＩｐマネジメント株式会社 電力変換装置
JP2020102933A (ja) 2018-12-21 2020-07-02 新電元工業株式会社 スイッチング電源装置及びその制御方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014007942A (ja) 2012-06-01 2014-01-16 Denso Corp 双方向電力伝送装置
WO2016125292A1 (ja) 2015-02-05 2016-08-11 株式会社安川電機 Ｄｃ－ｄｃコンバータ、電力変換装置、発電システムおよびｄｃ－ｄｃ変換方法
JP2018170845A (ja) 2017-03-29 2018-11-01 パナソニックＩｐマネジメント株式会社 電力変換装置
JP2020102933A (ja) 2018-12-21 2020-07-02 新電元工業株式会社 スイッチング電源装置及びその制御方法

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