JP7531708B2 - アナログ電圧出力回路、及び、半導体装置 - Google Patents

Description

本開示は、アナログ電圧出力回路、及び、当該アナログ電圧出力回路を備える半導体装置に関する。

近年、ＩｏＴ（Internet of Things）の進展に伴って、高精度、かつ、極低消費電力のアナログ回路の技術ニーズが高まってきている。この様な、極低消費電力のアナログ回路は、高抵抗素子、及び、サブスレッシュホールド領域で動作するトランジスタを用いて、構成されている。

従来のアナログ回路設計技術においては、入力インピーダンスを高く、出力インピーダンスを低くすることが一般的である。これにより、アナログ回路では、入力信号を低損失で入力するとともに、出力信号の十分な駆動能力を備えることができる。この結果、システム及びアプリケーション上において、アナログ回路間で入出力されるアナログ信号を容易に取り扱うことが可能となる。

この様な、出力インピーダンスが低い回路設計では、出力信号のアナログ電圧測定時において、プローブ等の測定器に寄生素子（抵抗及び容量等）が存在しても、当該寄生素子の影響は比較的短時間で消滅するので、当該アナログ回路を搭載した半導体装置の試験時において、アナログ回路の出力電圧を、高精度に、かつ、短時間で測定できる。

一方で、上述した、極低消費電力用のアナログ回路設計においては、出力インピーダンスが高くなってしまう。従来のアナログ回路では、アナログ電圧を出力するための回路電流が、マイクロアンペア（μＡ）オーダからミリアンペア（ｍＡ）オーダであるのに対して、極低消費電力用のアナログ回路では、当該回路電流をナノアンペア（ｎＡ）オーダに抑制することが求められる。出力インピーダンスは、アナログ電圧を出力するための回路電流に逆比例するので、ｎＡオーダの回路電流は、ギガオーム（ＧΩ）オーダの出力インピーダンスをもたらすことになる。

このレベルの出力インピーダンスに対して、測定器の寄生容量が１［ｐＦ］付加されるとすると、寄生容量の接続に伴う出力電圧変動のＣＲ時定数は、１［ｍｓ］程度となる。一般的に、高精度なアナログ回路の測定及びテストのためのセトリング時間は、上記ＣＲ時定数の３～５倍程度は必要であるので、この様な条件下では、高精度な測定と、短いテスト時間との両立が困難となることが理解される。

この様な課題に対して、外部端子を複数設けて、所謂、四端子測定法を適用することで、測定器（ケーブル及びプローブ）自身の電気抵抗、寄生容量、及び、接触抵抗を測定誤差として含まない様に、アナログ電圧を測定することが行われている。

特開２００６－１７０８７８号公報（特許文献１）には、ＩＣ（Integrated Circuit）内部出力トランジスタが出力するアナログ電圧の高精度測定方法が記載されている。特許文献１では、電圧及び電流印加用の複数の外部端子と、電圧モニタ用の外部端子とを設けるとともに、チップ内部に複数のスイッチを設ける構成が採用される。更に、当該複数のスイッチの制御によって内部に寄生素子を含むループを形成することにより、当該ループ形成時における外部端子での電圧モニタ値を用いて、寄生素子に起因する電圧誤差の抑制が可能となる。

特開２００６－１７０８７８号公報

しかしながら、アナログ回路の出力インピーダンスそのものが高い場合には、当該回路の出力インピーダンスと、測定器を含む周辺の寄生容量とによって決まる時定数に従ったセトリング時間が経過するまでは、アナログ回路の出力電圧は安定しない。

特許文献１の測定手法では、内部出力トランジスタと直接接続された外部端子の電圧を用いてアナログ電圧を測定するため、上述の様な高精度測定は可能である一方で、出力インピーダンスが高いアナログ回路の出力電圧の測定を高速化には寄与することができない。このため、ＤＦＴ（Design For Testability）の観点から改善の余地がある。

本開示は、このような問題点を解決するためになされたものであって、本開示の目的は、高出力インピーダンスのアナログ回路の出力電圧を半導体装置の外部から高精度かつ高速に測定するための回路構成を提供することである。

本開示のある局面では、半導体装置に搭載されたアナログ電圧出力回路が提供される。アナログ電圧出力回路は、第１の端子と、入力ノードと、駆動トランジスタと、駆動トランジスタ制御回路とを備える。入力ノードには、半導体装置の内部のアナログ回路から出力されたアナログ電圧が入力される。第１の端子は、半導体装置の外部から電気的にコンタクト可能に構成される。駆動トランジスタのドレインは、電源電圧を供給する電源ノードと接続され、ソースは、第１の端子と接続され、ゲートは、入力ノードと電気的に接続されることでアナログ電圧を入力される。駆動トランジスタ制御回路は、ゲートの電圧とソースの電圧とが等しくなる様な駆動トランジスタの動作状態を設定する。アナログ電圧出力回路は、駆動トランジスタがトランジスタ制御回路によって設定された動作状態で動作し、かつ、入力ノードにアナログ電圧が入力されている状態において、アナログ電圧と同等の出力電圧を第１の端子に生成する様に動作する。

本開示の他のある局面では、半導体装置が提供される。半導体装置は、上記アナログ回路及び上記アナログ電圧出力回路を備え、アナログ回路から出力されたアナログ電圧を、第１の端子に生成された出力電圧によって測定する試験モードを有する。

本開示によれば、アナログ回路が高出力インピーダンスであっても、駆動トランジスタの電流によって、駆動トランジスタのしきい値電圧の影響を排除した上で、アナログ回路から出力されたアナログ電圧と同等の出力電圧を第１の端子に生成することができるので、アナログ回路の出力電圧を半導体装置の外部から高精度かつ高速に測定することができる。

実施の形態１に係るアナログ電圧出力回路を備える半導体装置の構成例を説明する回路図である。 図１に示されたアナログ電圧出力回路内のスイッチの動作を説明するためのタイミングチャートである。 クロック信号からスイッチの制御信号を生成するスイッチ制御回路の構成例を説明する回路図である。 実施の形態１に係るアナログ電圧出力回路を備える半導体装置の構成の変形例を説明する回路図である。 実施の形態１の変形例に係るアナログ電圧出力回路を備える半導体装置の構成例を説明する回路図である。 図５に示されたアナログ電圧出力回路の動作を説明するタイミングチャートである。 実施の形態２に係るアナログ電圧出力回路を備える半導体装置の構成例を説明する回路図である。 図７に示されたアナログ電圧出力回路の動作を説明する概念的な波形図である。 実施の形態２の変形例に係るアナログ電圧出力回路を備える半導体装置の構成例を説明する回路図である。 図９に示されたアナログ電圧出力回路の動作を説明する概念的な波形図である。 実施の形態３に係るアナログ電圧出力回路を備える半導体装置の構成例を説明する回路図である。 実施の形態３の変形例に係るアナログ電圧出力回路を備える半導体装置の構成例を説明する回路図である。

以下に、本開示の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。

以下に、本開示の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。

実施の形態１．
図１には、実施の形態１に係るアナログ電圧出力回路を備える半導体装置の構成例を説明する回路図が示される。

図１に示される様に、実施の形態１に係る半導体装置１０Ａは、アナログ電圧を出力するアナログ回路１００と、アナログ回路１００の出力電圧ＶＯＵＴ（アナログ電圧）を、半導体装置１０Ａの外部から測定するためのアナログ電圧出力回路２００とを備える。

（アナログ回路について）
まず、アナログ回路１００について説明する。アナログ回路１００は、半導体装置１０Ａの試験時に、半導体装置１０Ａの外部からの測定対象となるアナログ電圧を出力電圧とする回路を総称するものであり、本実施の形態では、一定電圧を出力するバンドギャップリファレンスが、アナログ回路１００の一例として記載される。

具体的には、アナログ回路１００は、Ｐ型のトランジスタＭＰ１～ＭＰ３と、Ｎ型のトランジスタＭＮ１，ＭＮ２と、抵抗素子Ｒ１，Ｒｏと、ダイオードＤ１～Ｄ３とを含む。

トランジスタＭＰ１は、電源電圧ＡＶＤＤ１を供給する電源ノードＮＰ１と、ノードＮｓ１との間に接続され、トランジスタＭＰ２は、電源ノードＮＰ１と、ノードＮｓ２との間に接続される。トランジスタＭＰ１及びＭＰ２のゲートは、ノードＮｓ１と接続される。これにより、トランジスタＭＰ１は、ダイオード接続される。以下、本明細書では、各抵抗素子の電気抵抗値についても同じ符号を用いて表記する。例えば、抵抗素子Ｒ０の電気抵抗値もＲ０と表記される。

トランジスタＭＮ１、抵抗素子Ｒ１、及び、ダイオードＤ１は、ノードＮｓ１と、基準電圧ＡＶＳＳを供給する基準電圧ノードＮＧとの間に接続される。基準電圧ＡＶＳＳは、代表的には、接地電圧（ＧＮＤ）であり、ＡＧＮＤ＜ＡＶＤＤ１である。トランジスタＭＮ２及びダイオードＤ２は、ノードＮｓ２及び基準電圧ノードＮＧの間に直列に接続される。ダイオードＤ１及びＤ２のカソードは、基準電圧ノードＮＧと電気的に接続される。トランジスタＭＮ１及びＭＮ２のゲートは、ノードＮｓ２と接続される。これにより、トランジスタＭＮ２はダイオード接続される。

トランジスタＭＰ３は、電源ノードＮＰ１及び出力ノードＮｏの間に接続される。抵抗素子Ｒｏ及びダイオードＤ３は、出力ノードＮｏ及び基準電圧ノードＮＧの間に直列に接続される。ダイオードＤ３のカソードは、基準電圧ノードＮＧと電気的に接続される。直列接続された、トランジスタＭＰ３、抵抗素子Ｒｏ、及び、ダイオードＤ３によって、アナログ回路１００の「出力段」が構成される。

トランジスタＭＰ１～ＭＰ３のゲートは、ノードＮｓ１と共通に接続される。従って、トランジスタＭＰ１～ＭＰ３の電流は、ダイオード接続されたトランジスタＭＰ１の電流を基準として、互いに比例する。又、トランジスタＭＮ１及びＭＮ２は同じトランジスタサイズで構成される。

ダイオードＤ１は、ダイオードＤ２のＭ倍（Ｍ＞１）のカソード面積を有する様に構成される。或いは、ダイオードＤ１は、ダイオードＤ２と同一サイズのダイオードをＭ個並列接続する様に構成してもよい。この場合には、Ｍは２以上の整数である。

次に、図１のアナログ回路１００の動作を説明する。
一般的に、十分に順バイアスされて順方向電圧Ｖｄが発生している状態でのダイオードの電流Ｉｄは、逆方向飽和電流Ｉｓ、ボルツマン定数ｋ、温度Ｔ［Ｋ］、電荷素量ｑ、及び、結合係数ｎを用いて、下記の式（１）で近似できることが知られている。

Ｉｄ＝Ｉｓ・ｅｘｐ（ｑ・Ｖｄ／（ｎ・ｋ・Ｔ）） …（１）
結合係数ｎは、理論的には１．０であるので、熱電圧ＶＴ＝ｋ・Ｔ／ｑを用いて、式（１）を変形すると、導通時のダイオードの順方向電圧Ｖｄとして、下記の式（２）が得られる。

Ｖｄ≒ＶＴ・ｌｎ（Ｉｄ／Ｉｓ） …（２）
従って、図１のアナログ回路１００において、トランジスタＭＮ１を流れる電流をＩ１、トランジスタＭＮ２を流れる電流をＩ２とすると、ダイオードＤ２に生じる順方向電圧Ｖｄ２＝ＶＴ・ｌｎ（Ｉ２／Ｉｓ）、ダイオードＤ１に生じる順方向電圧Ｖｄ１＝ＶＴ・ｌｎ（Ｉ１／（Ｍ・Ｉｓ））と示すことができる。

図１のアナログ回路において、トランジスタＭＮ１のゲート電圧Ｖｇ１は、ゲート・ソース間電圧Ｖｇｓ１、及び、電流Ｉ１を用いると、下記の式（３）で示される。

Ｖｇ１＝Ｖｄ１＋Ｉ１・Ｒ１＋Ｖｇｓ１ …（３）
同様に、トランジスタＭＮ２のゲート電圧Ｖｇ２は、ゲート・ソース間電圧Ｖｇｓ２、及び、電流Ｉ２を用いると、下記の式（４）で示される。

Ｖｇ２＝Ｖｄ２＋Ｖｇｓ２ …（４）
トランジスタＭＮ１及びＭＮ２のトランジスタサイズが同じであるため、Ｉ１＝Ｉ２（＝Ｉｃ）が成立し、Ｉ１＝Ｉ２から、更にトランジスタＭＮ１及びＭＮ２の間でＶｇｓ１＝Ｖｇｓ２も成立する。更に、トランジスタＭＮ１及びＭＮ２のゲート同士が接続されているため、Ｖｇ１＝Ｖｇ２である。

Ｖｇ１＝Ｖｇ２、Ｖｇｓ１＝Ｖｇｓ２、かつ、Ｉ１＝Ｉ２＝Ｉｃの条件にて、式（３），（４）を整理すると、下記の式（５）が得られる。

Ｉｃ・Ｒ１＋ＶＴ・ｌｎ（Ｉｃ／（Ｍ・Ｉｓ））＝ＶＴ・ｌｎ（Ｉｃ／Ｉｓ）…（５）
式（５）の左辺第２項を右辺に移項して、Ｉｃ（Ｉｃ＝Ｉ１＝Ｉ２）を求めると、下記の式（６）が得られる。

Ｉｃ＝（ＶＴ／Ｒ１）・ｌｎ（Ｍ） …（６）
更に、トランジスタＭＰ１～ＭＰ３のトランジスタサイズを同等に設計すると、トランジスタＭＰ３を流れる電流Ｉｏは、Ｉｏ＝Ｉ１となる。従って、ダイオードＤ３の順方向電圧をＶｄ３とすると、出力ノードＮｏの出力電圧ＶＯＵＴ＝Ｖｄ３＋Ｉｃ・Ｒｏは、下記の式（７）で示すことができる。

ＶＯＵＴ＝Ｖｄ３＋ＶＴ・（Ｒｏ／Ｒ１）・ｌｎ（Ｍ） …（７）
順方向電圧Ｖｄ３が、負の温度係数（例えば、－２［ｍＶ／ｄｅｇ］）を有する一方で、熱電圧ＶＴは、正の温度係数（例えば、０．０８５［ｍＶ／ｄｅｇ］）を有することが知られている。従って、抵抗素子Ｒ０，Ｒｏ及び電流比Ｍの適切な選定によって、出力電圧ＶＯＵＴの温度特性をキャンセルすることが可能である。この結果、アナログ回路１００は、温度変動に対して不変の一定電圧を出力する、バンドギャップリファレンスとして動作することができる。例えば、アナログ回路１００の出力電圧ＶＯＵＴは、半導体装置１０Ａの内部の図示しない他の回路に対して、バイアス電圧として供給される。

ここで、出力電圧ＶＯＵＴを半導体装置１０Ａの外部から試験のために測定する構成を考察する。

比較例として、半導体装置１０Ａの外部から電気的にコンタクト可能な測定端子１１（パッド）と、出力ノードＮｏとを直接接続し、測定端子１１の電圧をテスタによって測定する試験モードを考える。通常、テスタによる測定時には、測定端子１１と接続されるプローブ、及び、測定端子１１の寄生容量が、合計で数［ｐＦ］程度付加される。

従来のバッドギャップリファレンス回路では、出力段の抵抗素子Ｒｏは１００［ｋΩ］オーダで設計される。このため、テスタ測定時のＣＲ時定数は数百［ｎｓ］のオーダである。一般的には、テスタによる測定電圧が安定するまでには、上記時定数の３～５倍のセトリング時間を要するため、テスタ接続から電圧測定までの待ち時間が発生する。この場合には、待ち時間は、１～２［μｓ］となるが、近年の複雑なＩＣの試験時間にはトータルで１０［ｍｓ］程度を要する傾向にあることを考慮すると、試験全体の所要時間に当たれる影響は小さい。

一方で、出力段の抵抗素子Ｒｏが１００［ｋΩ］オーダで構成されたバンドギャップリファレンスは、消費電流がμＡオーダであるのに対して、近年のＩｏＴの下では、低消費電力化に対応するために、バイアス用回路には、消費電流をｎＡオーダに（即ち、３桁）抑制することが求められる。

この様な要求に応えるためには、図１中の抵抗素子Ｒ１，Ｒｏの電気抵抗値を３桁大きくして、１００［ＭΩ］オーダとすることが必要になる。しかしながら、出力段の抵抗素子Ｒｏが１００［ＭΩ］オーダと高インピーダンス化されることで、テスタ測定時のＣＲ時定数も１０００倍となり、上記待ち時間も１～２［ｍｓ］まで増加する。この結果、アナログ回路１００の出力電圧ＶＯＵＴ（アナログ電圧）の測定時間が、半導体装置の試験の全体所要時間に影響を及ぼすことが懸念される。

従って、本実施の形態では、半導体装置１０Ａの外部から、極低消費電力化のために高出力インピーダンスとされたアナログ回路１００の出力電圧ＶＯＵＴを、高精度かつ高速に測定するためのアナログ電圧出力回路２００が、アナログ回路１００に対して設けられる。

（アナログ電圧出力回路の説明）
アナログ電圧出力回路２００は、半導体装置１０Ａの外部から電気的にコンタクト可能な端子１２，１３と、アナログ回路１００との間に配置される。以下の説明で明らかになる様に、本実施の形態では、端子１２には、アナログ電圧出力回路２００によって、アナログ回路１００の出力電圧ＶＯＵＴと同等の出力電圧ＶＯＵＴｔｓが、半導体装置１０Ａの外部からの測定用に出力される。以下では、端子１２については、出力端子１２とも称する。即ち、出力端子１２に図示しないテスタを接続することで、半導体装置１０Ａの外部から、アナログ回路１００の出力電圧ＶＯＵＴを測定する試験モードを設けることができる。

一方で、端子１３に対しては、半導体装置１０Ａの外部から、アナログ電圧出力回路２００の動作に用いられる信号又は電圧が入力される。従って、以下では、端子１３は、入力端子１３とも称する。実施の形態１では、入力端子１３には、クロック信号ＴＣＬＫが入力される。

アナログ電圧出力回路２００は、スイッチＳＷ０～ＳＷ２と、キャパシタ２０１と、駆動トランジスタ２０２Ａとを備える。駆動トランジスタ２０２Ａは、電源ノードＮＰ２と接続されるドレインと、出力端子１２と接続されるノードＮ４に接続されたソースと、ノードＮ２に接続されるゲートとを有する。電源ノードＮＰ２は、電源電圧ＡＶＤＤ２を供給する。好ましくは、ＡＶＤＤ２（電源ノードＮＰ２）は、ＡＶＤＤ１（電源ノードＮＰ１）よりも高く設定されるが、電源ノードＮＰ１及びＮＰ２を共通化（即ち、ＡＶＤＤ１＝ＡＶＤＤ２）とすることも可能である。

駆動トランジスタ２０２Ａは、ネイティブＮＭＯＳトランジスタによって構成される。公知の通り、ネイティブＮＭＯＳトランジスタのしきい値電圧Ｖｔは、０［Ｖ］近傍であり、理想的には、Ｖｔ＝０である。

キャパシタ２０１は、ノードＮ２（即ち、駆動トランジスタ２０２Ａのゲート）及びノードＮ３の間に接続される。スイッチＳＷ０は、アナログ回路１００の出力ノードＮｏと接続されたノードＮ１と、ノードＮ２（駆動トランジスタ２０２Ａのゲート）との間に接続される。スイッチＳＷ１は、ノードＮ１及びノードＮ３の間に接続される。スイッチＳＷ２は、ノードＮ３及びＮ４の間に接続される。

スイッチＳＷ０～ＳＷ２は、クロック信号ＴＣＬＫに従ってスイッチ制御回路２０８が生成する制御信号φａ，φｂに応答してオンオフされる。具体的には、スイッチＳＷ０，ＳＷ２が制御信号φａにオンオフされる一方で、スイッチＳＷ１は、制御信号φａと逆相の制御信号φｂに応答してオンオフされる。

図２には、アナログ電圧出力回路２００内のスイッチＳＷ０～ＳＷ２の動作を説明するためのタイミングチャートが示される。

図２に示される様に、制御信号φａ及びφｂは、入力端子１３に入力されるクロック信号ＴＣＬＫに基づく、ノンオーバラッピングクロックとして生成される。即ち、制御信号φａ及びφｂは、クロック信号ＴＣＬＫの周波数に従って、交互に論理ハイレベル（以下、単に「Ｈレベル」と表記）及び論理ローレベル（以下、単に「Ｌレベル」と表記）の間の遷移を繰り返す。

更に、制御信号φａ及びφｂには、両方がＬレベルに設定されるノンオーバラップ期間（図２中の時刻ｔ０～ｔ１、時刻ｔ２～ｔ３、時刻ｔ４～ｔ５、及び、時刻ｔ６～ｔ７等）が設けられる。

図３には、クロック信号ＴＣＬＫから制御信号φａ，φｂを生成するスイッチ制御回路２０８の構成例が示される。

図３に示される様に、スイッチ制御回路２０８は、ＮＯＲゲート２１１ａ，２１１ｂと、インバータ段２１２ａ，２１２ｂとを有する。インバータ段２１２ａ，２１２ｂの各々は、直列接続された偶数個のインバータによって構成される。インバータ段２１２ａは、制御信号φａを出力し、インバータ段２１２ｂは、制御信号φｂを出力する。

ＮＯＲゲート２１１ａには、クロック信号ＴＣＬＫと、インバータ段２１２ｂの出力信号とが入力される。ＮＯＲゲート２１１ａの出力信号は、インバータ段２１２ａに入力される。ＮＯＲゲート２１１ｂには、クロック信号ＴＣＬＫの反転信号と、インバータ段２１２ａの出力信号とが入力される。ＮＯＲゲート２１１ｂの出力信号は、インバータ段２１２ｂに入力される。

この結果、図２に示される様に、制御信号φａ及びφｂは、ノンオーバラップ期間が設けられた上で、クロック信号ＴＣＬＫと同じ周期で、交互にＬレベル及びＨレベルに設定される。ノンオーバラップ期間の長さは、インバータ段２１２ａ，２１２ｂによる伝送遅延時間に相当するので、インバータの個数（偶数）によって調整することができる。

尚、アナログ電圧出力回路２００にスイッチ制御回路２０８を内蔵する構成に代えて、入力端子１３を２個設けて、半導体装置１０Ａの外部からノンオーバラッピングクロックを入力することで、アナログ電圧出力回路２００に制御信号φａ，φｂを直接供給してもよい。

制御信号φａ，φｂを用いてスイッチＳＷ０～ＳＷ３のオンオフを制御することにより、クロック信号ＴＣＬＫの周期に応じて、スイッチＳＷ０，ＳＷ２がオン（スイッチＳＷ１はオフ）される「第１の状態」と、スイッチＳＷ１がオン（スイッチＳＷ０，ＳＷ２はオフ）される「第２の状態」とが交互に設けられ、かつ、「第１の状態」及び「第２の状態」の間には、ＳＷ０～ＳＷ２の各々がオフされるノンオーバラップ期間が設けられることが理解される。当該ノンオーバラップ期間は「第３の状態」に対応する。

再び図１を参照して、スイッチＳＷ０，ＳＷ２がオン（スイッチＳＷ１はオフ）される第１の状態では、アナログ回路１００の出力電圧ＶＯＵＴが、ノードＮ１及びＮ２を経由して、駆動トランジスタ２０２Ａのゲートに伝達される。従って、駆動トランジスタ２０２Ａのソースと接続された出力端子１２の出力電圧ＶＯＵＴｔｓは、駆動トランジスタ２０２Ａのしきい値電圧Ｖｔを用いて、ＶＯＵＴｔｓ＝ＶＯＵＴ－Ｖｔと示される。理想的なネイティブＮＭＯＳトランジスタではＶｔ＝０であるので、このとき、ＶＯＵＴｔｓ＝ＶＯＵＴとすることができる。

しかしながら、しきい値電圧に製造ばらつき（ΔＶｔ）が生じると、Ｖｔ＝０＋ΔＶｔ≠０となるので、ＶＯＵＴｔｓ＝ＶＯＵＴ－Ｖｔ（Ｖｔ＝ΔＶ）となって、しきい値電圧の影響による測定誤差が生じてしまう。一方で、第１の状態では、スイッチＳＷ０，ＳＷ２のオンにより、キャパシタ２０１が、ノードＮ４及びＮ２の間、即ち、駆動トランジスタ２０２Ａのゲート・ソース間に接続される。これにより、容量値Ｃｓを有するキャパシタ２０１は、このときにゲート及びソースの間の電圧差に応じた、Ｑｃ＝Ｖｔ・Ｃｓ（ΔＶ・Ｃｓ）の電荷を保持した状態となる。

次に、スイッチＳＷ１がオン（ＳＷ０，ＳＷ２がオフ）される第２の状態では、駆動トランジスタ２０２Ａのゲートは、ノードＮ１（出力ノードＮｏ）及びノードＮ４（出力端子１２）から切り離される。一方で、キャパシタ２０１の負極側は、ノードＮ１（出力ノードＮｏ）と接続されて、アナログ回路１００の出力電圧ＶＯＵＴを伝達される。

第１の状態及び第２の状態のそれぞれにおける出力端子１２の出力電圧をＶＯＵＴｔｓ（１）及びＶＯＵＴｔｓ（２）と表記するとともに、第１及び第２の状態のそれぞれにおけるキャパシタ２０１の蓄積電荷をＱｃ（１）及びＱｃ（２）と表記すると、第１の状態では、下記の式（８），（９）が成立するとともに、第２の状態では、下記の式（１０），（１１）が成立する。式（１０），（１１）中の電圧Ｖｘは、第２の状態において、ノードＮ１及びＮ４の両方と切り離された状態におけるノードＮ２の電圧、即ち、駆動トランジスタ２０２Ａのゲート電圧を示している。

ＶＯＵＴｔｓ（１）＝ＶＯＵＴ－Ｖｔ …（８）
Ｑｃ（１）＝Ｃｓ・（ＶＯＵＴ－ＶＯＵＴｔｓ（１）） …（９）
ＶＯＵＴｔｓ（２）＝Ｖｘ－Ｖｔ …（１０）
Ｑｃ（２）＝Ｃｓ・（Ｖｘ－ＶＯＵＴ） …（１１）
ここで、電荷保存則により、式（９）のＱｃ（１）と、式（１１）のＱｃ（２）とは等しいから、下記の式（１２）が成立する。

ＶＯＵＴ－ＶＯＵＴｔｓ（１）＝Ｖｘ－ＶＯＵＴ …（１２）
式（１２）をＶｘについて解くと、下記の式（１３）が得られる。

Ｖｘ＝２・ＶＯＵＴ－ＶＯＵＴｔｓ（１）＝ＶＯＵＴ＋Ｖｔ …（１３）
式（１３）を式（１０）に代入すると、式（１４）が得られる。

ＶＯＵＴｔｓ（２）＝Ｖｘ－（Ｖｘ－ＶＯＵＴ）＝ＶＯＵＴ …（１４）
従って、第２の状態での出力端子１２の出力電圧ＶＯＵＴｔｓ（２）は、駆動トランジスタ２０２Ａのしきい値電圧の影響が排除されて、アナログ回路１００の出力電圧ＶＯＵＴと同等となることが理解される。即ち、駆動トランジスタ２０２Ａとして配置されたネイティブＮＭＯＳトランジスタのしきい値電圧Ｖｔが、設計値であるＶｔ＊＝０からΔＶ変動して、Ｖｔ＝ΔＶとなっても、しきい値電圧の変動分を相殺して、出力電圧ＶＯＵＴと同等の電圧を、駆動トランジスタ２０２Ａのゲート、即ち、出力端子１２に発生することができる。

言い換えると、アナログ電圧出力回路２００は、第１の状態では、ゲートに出力電圧ＶＯＵＴが入力されたときの駆動トランジスタ２０２Ａのゲート及びソースの電圧差（正又は負のいずれも可）をキャパシタ２０１に保持する。更に、第２の状態では、出力電圧ＶＯＵＴに対して、キャパシタ２０１に保持された電圧を加算した電圧をゲートに入力することで、ゲート電圧及びソース電圧が等しくなる様な駆動トランジスタ２０２Ａの動作状態を設定することができる。即ち、実施の形態１では、キャパシタ２０１及びスイッチＳＷ０～ＳＷ３によって「駆動トランジス制御回路」の一実施例を構成することができる。

尚、図１のアナログ電圧出力回路において、ノードＮ１は「入力ノード」の一実施例に対応し、ノードＮ３は「内部ノード」の一実施例に対応し、出力端子１２は「第１の端子」の一実施例に対応する。又、スイッチＳＷ０、スイッチＳＷ１、及び、スイッチＳＷ２は、「第１のスイッチ」、「第２のスイッチ」、及び、「第３のスイッチ」の一実施例にそれぞれ対応する。

以上説明した様に、実施の形態１に係る半導体装置１０Ａでは、アナログ電圧出力回路２００によって、試験時のみに用いられる駆動トランジスタ２０２Ａの電流によって、出力電圧ＶＯＵＴと同等の電圧を出力端子１２に出力することで、当該出力電圧ＶＯＵＴを外部から測定する試験モードを実現することができる。特に、スイッチＳＷ０～ＳＷ２及びキャパシタ２０１を用いた制御によって、駆動トランジスタ２０２Ａのしきい値電圧の影響が取り除かれた、出力電圧ＶＯＵＴとの誤差が小さい電圧を、駆動トランジスタ２０２Ａから高精度に出力することができる。

ノンオーバラッピングクロックである制御信号φａ及びφｂを用いることで、以下の効果が生じる。まず、第１の状態及び第２の状態を繰り返し設けることにより、キャパシタ２０１に生じるリーク電流の影響を抑制して、出力端子１２の出力電圧を安定化することができる。更に、第１の状態及び第２の状態の間での遷移の際に、スイッチＳＷ０～ＳＷ２の全てをオフする第３の状態の期間（ノンオーバラップ期間）を設けることによって、第１の状態及び第２の期間のそれぞれでの電荷Ｑｃが、ノードＮ２から流出することなく保持される。これにより、電荷保存則を厳密化することで、出力電圧ＶＯＵＴ及び出力電圧ＶＯＵＴｔｓの差を抑制して高精度化を図ることができる。尚、クロック信号ＴＣＫの周波数は、キャパシタ２０１の充電に要する時間よりも、制御信号φａ，φｂの各Ｈレベル期間が長くなる様に考慮して定めることができる。

更に、アナログ電圧出力回路２００の出力インピーダンスは、駆動トランジスタ２０２Ａの出力インピーダンスに相当し、通常、数十［ｋΩ］程度であるので、上述した、比較例に係るアナログ回路１００の出力段の抵抗素子Ｒｏの電気抵抗値（１００［ｋΩ］オーダ）と同等かそれよりも低い。このため、テスタ測定時に数［ｐＦ］程度の寄生容量が付加された際のＣＲ時定数は数十［ｎｓ］程度である。この結果、セトリング時間を１００［ｎｓ］オーダに短縮できるので、測定時の待ち時間は１［μｓ］以下に短縮できる。この結果、アナログ回路１００の出力電圧ＶＯＵＴ（アナログ電圧）の測定時間が、半導体装置の試験の全体所要時間に及ぼす影響を大幅に抑制することができる。

この様に、実施の形態１に係る半導体装置１０Ａでは、ｎＡオーダに設計された極低消費電力のアナログ回路１００の出力電圧ＶＯＵＴを、駆動トランジスタ２０２Ａを有するアナログ電圧出力回路２００を用いて高速に、具体的には、ｎｓオーダのセトリング時間にて測定することができる。この際に、アナログ電圧出力回路２００は、駆動トランジスタ２０２Ａの素子ばらつき（しきい値電圧のばらつき）の影響を排除して、アナログ回路１００の出力電圧ＶＯＵＴと同等の出力電圧ＶＯＵＴｔｓを高精度に出力することができる。

アナログ電圧出力回路２００は、半導体装置１０Ａの試験時において、上述の様に、入力端子１３にクロック信号ＴＣＬＫが入力されるとともに、出力端子１２にテスタが接続されることで動作する。一方で、半導体装置１０Ａの試験時以外（半導体装置１０Ａの通常動作時）には、出力端子１２が開放状態とされることより、駆動トランジスタ２０２Ａに電流が生じなくなるので、アナログ電圧出力回路２００は動作を停止する。この場合には、例えば、入力端子１３に対して基準電圧ＡＶＳＳ相当の電圧（接地電圧）が固定的に入力される。

尚、アナログ電圧出力回路２００の駆動トランジスタは、ネイティブＮＭＯＳに限定されることはない。図４には、実施の形態１に係るアナログ電圧出力回路を備える半導体装置の構成の変形例を説明する回路図が示される。

図４に示される様に、実施の形態１に係る半導体装置１０Ａにおいて、アナログ電圧出力回路２００の駆動トランジスタ２０２Ａ（図１）を、エンハンスメント型ＮＭＯＳトランジスタで構成された駆動トランジスタ２０２Ｂに置換することも可能である。

エンハンスメント型ＮＭＯＳトランジスタのしきい値電圧Ｖｔについても、１［Ｖ］程度の設計値Ｖｔ＊と変動分ΔＶとの和（Ｖｔ＝Ｖｔ＊＋ΔＶｔ）で示される。従って、駆動トランジスタ２０２Ｂが適用されたアナログ電圧出力回路２００においても、図１で説明した、スイッチＳＷ０～ＳＷ２及びキャパシタ２０１の制御を適用することで、式（８）～式（１４）が同様に成立する。この結果、図１で説明したのと同様に、アナログ回路１００の出力電圧ＶＯＵＴを、半導体装置１０Ａの出力端子１２から、高精度に、かつ、高速に測定することができる。

但し、エンハンスメント型ＮＭＯＳは、ネイティブＮＭＯＳトランジスタと比較すると、変動分ΔＶｔを含めてしきい値電圧Ｖｔの絶対値が大きくなるため、アナログ電圧出力回路２００中のキャパシタ２０１に保持される電荷量が多くなる。従って、キャパシタ２０１での当該電荷量の充電所要時間を考慮して、出力端子１２の出力電圧ＶＯＵＴｔｓの計測タイミングを遅くする必要がある。一方で、エンハンスメント型ＮＭＯＳは、ネイティブＮＭＯＳトランジスタと比較すると、駆動能力が高いという利点を有する。

反対に、ネイティブＮＭＯＳトランジスタは、エンハンスメント型ＮＭＯＳトランジスタと比較するとしきい値電圧Ｖｔの絶対値が小さいため、上述したキャパシタ２０１での充電所要時間が短くなるので、測定の高速化に適している。一方で、駆動能力が低いので、低インピーダンス出力を要求されるような、アプリケーション及びテスタ等を用いることが難しいので、試験の自由度の面では不利になる。

又、エンハンスメント型ＮＭＯＳ及びネイティブＮＭＯＳトランジスタの中間的なしきい値電圧を有する、所謂、低Ｖｔ－ＮＭＯＳトランジスタを、アナログ電圧出力回路２００の駆動トランジスタ２０２（２０２Ａ及び２０２Ｂを総称するもの）として用いることで、アナログ電圧出力回路２００の特性を中間的にすることも可能である。但し、低Ｖｔ－ＮＭＯＳは、製造時にマスク追加の必要があるので、アナログ電圧出力回路２００の他の回路で低Ｖｔ－ＮＭＯＳトランジスタが使用されない場合には、アナログ電圧出力回路２００の配置に起因して、コストアップが発生することが懸念される。

又、図１から理解される様に、実施の形態１に係るアナログ電圧出力回路２００では、キャパシタ２０１は、正のゲート電圧、及び、負のゲート電圧の両方を保持することができる。従って、駆動トランジスタ２０２Ａ，２０２Ｂのしきい値電圧が正及び負のいずれであっても対応することができるので、デプレッション型のＮＭＯＳトランジスタによって、駆動トランジスタ２０２を構成することも可能である。

又、電源ノードＮＰ２の電源電圧ＡＶＤＤ２を高く設定することで（ＡＶＤＤ２＞ＡＶＤＤ１）、出力端子１２にテスタ等が接続された状態において、出力電圧ＶＯＵＴ相当の電圧を発生するために駆動トランジスタ２０２Ａ，２０２Ｂが供給する電流量が低減される。これにより、アナログ電圧出力回路２００の消費電力を削減することができる。

この様に、実施の形態１に係るアナログ電圧出力回路２００では、駆動トランジスタ２０２のしきい値電圧が正及び負のいずれであっても、半導体装置１０Ａにおいて、アナログ回路１００の出力電圧ＶＯＵＴと、第２の状態における出力端子１２の出力電圧ＶＯＵＴｔｓとを同等として、高速、かつ、高精度な電圧測定を実現することができる。

実施の形態１の変形例．
実施の形態１の構成では、アナログ電圧出力回路２００において、キャパシタ２０１は、アナログ回路１００の出力段の電流Ｉｏ（枝電流）によって充電される。厳密には、駆動トランジスタのゲート容量も、キャパシタ２０１と並列に充電される。

この際に、極低消費電力のアナログ回路１００の出力段の電流がｎＡオーダであることを考慮すると、キャパシタ２０１の充電に時間を要することが懸念される。例えば、駆動トランジスタ２０２による充電電流Ｉ＝１０［ｎＡ］、出力電圧ＶＯＵＴ＝１［Ｖ］、かつ、キャパシタ２０１の容量及び駆動トランジスタ２０２のゲート容量の和をＣｓｕｍ＝１０［ｐＦ］とすると、Ｃｓｕｍ・ＶＯＵＴ＝Ｉ・ｔを解いた、ｔ＝１［ｍｓ］程度が、出力端子１２に接続されたテスタによる測定を開始するまでの準備時間として必要となってしまう。

図５は、実施の形態１の変形例に係るアナログ電圧出力回路を備える半導体装置の構成例を説明する回路図である。

図５に示される様に、実施の形態１の変形例に係る半導体装置１０Ｂは、実施の形態１に係る半導体装置１０Ａと比較して、アナログ電圧出力回路２００に代えて、アナログ電圧出力回路２１０を備える点で異なる。アナログ電圧出力回路２１０は、図１のアナログ電圧出力回路２００に加えて、レプリカ回路３００を更に備える点で異なる。又、図５では、駆動トランジスタ２０２Ａ（図１）及び２０２Ｂ（図４）を包括して、駆動トランジスタ２０２と表記している。

レプリカ回路３００は、アナログ電圧出力回路２００のノードＮ１と、アナログ回路１００との間に接続されて、キャパシタ２０１及び駆動トランジスタ２０２のゲートを高速に充電するために動作する。

レプリカ回路３００は、Ｐ型のトランジスタＭＰ５と、スイッチＳＷ３ａ，ＳＷ３ｂ，ＳＷ４ａ，ＳＷ４ｂと、抵抗素子Ｒ５と、ダイオードＤ５とを有する。トランジスタＭＰ５は、電源ノードＮＰ１及びノードＮ５の間に接続される。トランジスタＭＰ５は、アナログ回路１００の出力段のトランジスタＭＰ３のＫ倍（Ｋ＞１）のトランジスタサイズを有する。例えば、トランジスタＭＰ５は、トランジスタＭＰ３と同等のトランジスタサイズを有するＰＭＯＳトランジスタを、Ｋ個（Ｋ：２以上の整数）並列接続することによって構成できる。

抵抗素子Ｒ５及びダイオードＤ５は、ノードＮ５及び基準電圧ノードＮＧの間に直列接続される。ダイオードＤ５のカソードは、基準電圧ノードＮＧと電気的に接続される。

ダイオードＤ５は、アナログ回路１００の出力段のダイオードＤ３と同等のダイオードをＫ個並列接続する様に構成される。反対に、抵抗素子Ｒ５の電気抵抗値は、アナログ回路１００の出力段の抵抗素子Ｒｏの電気抵抗値（１／Ｋ）倍に設定される。

トランジスタＭＰ５のゲートは、スイッチＳＷ３ａを介して、アナログ回路１００のノードＮｓ１と接続されるとともに、スイッチＳＷ３ｂを介して、電源ノードＮＰ１と接続される。スイッチＳＷ４ａは、ノードＮ５と、ノードＮ１との間に接続される。スイッチＳＷ４ｂは、アナログ回路１００の出力ノードＮｏと、ノードＮ１との間に接続される。

スイッチＳＷ３ａ，ＳＷ４ａは、制御信号ＳＬ１に応じてオンオフされる。スイッチＳＷ３ｂ，ＳＷ４ｂは、制御信号ＳＬ１を反転した制御信号ＳＬ２に応じてオンオフされる。従って、スイッチＳＷ３ａ，ＳＷ４ａのオン時には、スイッチＳＷ３ｂ，ＳＷ４ｂはオフされる。反対に、スイッチＳＷ３ｂ，ＳＷ４ｂのオン時には、スイッチＳＷ３ａ，ＳＷ４ａはオフされる。

図６には、アナログ電圧出力回路２１０の動作を説明するためのタイミングチャートが示される。

図６に示される様に、制御信号φａ，φｂの波形は、実施の形態１（図２）と同様である。レプリカ回路３００の制御信号ＳＬ１は、試験開始時から予め定められた時間が経過する時刻ｔｘまでは、Ｈレベル（電源電圧ＡＶＤＤ１）に設定される一方で、時刻ｔｘ以降では、Ｌレベル（基準電圧ＡＶＳＳ）に設定される。反対に、制御信号ＳＬ２は、時刻ｔｘまでは、Ｌレベル（基準電圧ＡＶＳＳ）に設定される一方で、時刻ｔｘ以降では、Ｈレベル（電源電圧ＡＶＤＤ１）に設定される。

例えば、半導体装置１０Ａの試験開始時に入力されるトリガ信号と、図示しないタイマとを用いて、制御信号ＳＬ１，ＳＬ２を生成することができる。

再び、図５を参照して、レプリカ回路３００は、制御信号ＳＬ１＝Ｈレベル、かつ、制御信号ＳＬ２＝Ｌレベルに設定された期間では、スイッチＳＷ３ａ，ＳＷ４ａがオンされ、スイッチＳＷ３ｂ，ＳＷ４ｂがオフされることで動作する。この状態では、トランジスタＭＰ５のゲートが、トランジスタＭＰ１～ＭＰ３と共通にノードＮｓ１と接続され、ノードＮ５（即ち、トランジスタＭＰ５のドレイン）が、ノードＮ１と接続される。

これにより、レプリカ回路３００は、動作時において、アナログ回路１００の出力段の電流ＩｏのＫ倍のレプリカ電流Ｉｒｐを、ノードＮ５に生じさせる。更に、抵抗素子Ｒ５の電気抵抗値が、抵抗素子Ｒｏの電気抵抗値の（１／Ｋ）倍であるので、ノードＮ５に出力されるレプリカ電圧Ｖｒｐは、式（７）と同様に、式（１５）で示される。

Ｖｒｐ＝Ｖｄ５＋Ｋ・Ｉｃ・Ｒ５
＝Ｖｄ５＋（Ｒｏ／Ｋ）・（Ｋ・ＶＴ・ｌｎ（Ｍ）／Ｒ１）
＝Ｖｄ５＋ＶＴ・（Ｒｏ／Ｒ１）・ｌｎ（Ｍ） …（１５）
式（１５）中において、ダイオードＤ５の順方向電圧Ｖｄ５は、ダイオードＤ５がダイオードＤ３の並列接続によって構成されることから、式（７）中の順方向電圧Ｖｄ３と同等である。

従って、式（１５）及び式（７）の対比から、レプリカ電圧Ｖｒｐは、アナログ回路１００の出力電圧ＶＯＵＴと同等にできることが理解できる。実際には、素子ばらつきのよって、出力電圧ＶＯＵＴ及びレプリカ電圧Ｖｒｐの間には、５０～１００［ｍｖ］程度の電圧差が生じるが、後述する様に、出力電圧ＶＯＵＴ及びレプリカ電圧Ｖｒｐの間に、ある程度の電圧差は許容される。

実施の形態１の変形例に係るアナログ電圧出力回路２１０では、スイッチＳＷ４ａのオンによってノードＮ５がノードＮ１と接続されることにより、キャパシタ２０１は、アナログ回路１００の出力段の電流Ｉ０のＫ倍のレプリカ電流Ｉｒｐによって充電される。

これにより、電流Ｉ０によって上記容量Ｃを充電する場合と比較すると、充電に要する時間を（１／Ｋ）に短縮することができる。例えば、上記の様に、電流Ｉ０での充電に１［ｍｓ］を要する条件下で、Ｋ＝１００に設計すると、上述の容量Ｃｓｕｍを１０［μｓ］で充電することができる。

次に、レプリカ回路３００は、制御信号ＳＬ１＝Ｌレベル、かつ、制御信号ＳＬ２＝Ｈレベルに設定された期間では、スイッチＳＷ３ｂ，ＳＷ４ｂがオンされ、スイッチＳＷ３ａ，ＳＷ４ａがオフされることで、動作を停止する。この停止時には、トランジスタＭＰ５のゲートが電源ノードＮＰ１（電源電圧ＡＶＤＤ１）と接続されるので、トランジスタＭＰ５はオフされて、レプリカ電流Ｉｒｐはゼロになる（Ｉｒｐ＝０）。更に、ノードＮ５はノードＮ１から切り離されて、ノードＮ１は、アナログ回路１００の出力ノードＮｏと接続される。即ち、レプリカ回路３００がアナログ回路１００及びアナログ電圧出力回路２００から切り離されて、実施の形態１（図１）でのアナログ回路１００及びアナログ電圧出力回路２００の接続関係が再現される。

これにより、レプリカ回路３００が動作を停止すると（Ｉｒｐ＝０）、アナログ電圧出力回路２１０は、実施の形態１（図１）と同様に、出力端子１２から、アナログ回路１００の出力電圧ＶＯＵＴと同等の電圧（出力電圧ＶＯＵＴｔｓ）を出力することができる。

再び図６を参照して、実施の形態１に係る変形例では、レプリカ回路３００が動作する下で、アナログ電圧出力回路２００が実施の形態１と同様に動作する期間（時刻ｔｘ以前）の後に、レプリカ回路３００が停止状態の下で、アナログ電圧出力回路２００が実施の形態１と同様に動作する期間（時刻ｔｘ以降）が設けられる。

従って、時刻ｔｘにおいて、アナログ電圧出力回路２００のキャパシタ２０１は、レプリカ電流Ｉｒｐによってレプリカ電圧Ｖｒｐまで充電された状態となる。時刻ｔｘにおいて、レプリカ回路３００がアナログ回路１００及びアナログ電圧出力回路２００から切り離されると、アナログ回路１００は、当該時点でのキャパシタ２０１の電圧と、出力電圧ＶＯＵＴとの電圧差を、出力段の電流Ｉｏによって、充電又は放電する様に動作することができる。そして、キャパシタ２０１の電圧が出力電圧ＶＯＵＴと同等となると、実施の形態１と同様に、出力電圧ＶＯＵＴと同等の出力電圧ＶＯＵＴｔｓを、高精度に出力端子１２に生成することができる。

時刻ｔｘにおける上記電圧差は、上述の様に素子ばらつきに起因するものであり、最大でも１００［ｍｖ］程度であることが想定される。従って、実施の形態１において、出力段の電流Ｉｏでキャパシタ２０１を０［Ｖ］からＶＯＵＴ（例えば、１．０［Ｖ］）まで充電するのに比較して、当該電圧差の充放電は短時間（例えば、１００［ｍＶ］／１「Ｖ］＝０．１倍）で完了することができる。

この様に、実施の形態１の変形例に係るアナログ電圧出力回路によれば、アナログ電圧出力回路が動作を開始してから、アナログ回路１００の出力電圧ＶＯＵＴと同等の出力電圧ＶＯＵＴｔｓが、高精度に出力端子１２に生成されるまでの所要時間、即ち、出力端子１２にテスタを接続するまでの準備時間を短縮することができる。これにより、実施の形態１での効果に加えて、電圧測定を更に高速化することができる。

例えば、実施の形態１の変形例の冒頭で例示した様に、キャパシタ２０１を０［Ｖ］から出力電圧ＶＯＵＴ＝１［Ｖ］まで充電するのに１［ｍｓ］程度を要していたのに対して、上述の電圧差（最大で１００［ｍｖ］）の充放電の所要時間（１００［μｓ］）、及び、レプリカ回路３００による充電時間（上述の様に、１０［μｓ］）の和、即ち、約（１／１０）まで、出力端子１２に接続されたテスタによる測定を開始するまでの準備時間を短縮することができる。

実施の形態２．
実施の形態２では、クロック信号を用いずに動作可能なアナログ電圧出力回路の構成を説明する。

図７には、実施の形態２に係るアナログ電圧出力回路を備える半導体装置の構成例を説明する回路図が示される。

図７に示される様に、実施の形態２に係る半導体装置１０Ｃは、実施の形態１と同様のアナログ回路１００と、アナログ回路１００の出力電圧ＶＯＵＴ（アナログ電圧）を、半導体装置１０Ｃの外部から測定するためのアナログ電圧出力回路２５０とを備える。即ち、実施の形態２に係る半導体装置１０Ｃは、アナログ電圧出力回路２００（図１）に代えて、アナログ電圧出力回路２５０を備える点で異なる。

アナログ電圧出力回路２５０は、アナログ電圧出力回路２００と同様に、出力端子１２及び入力端子１３と、アナログ回路１００との間に配置される。実施の形態２では、入力端子１３には、半導体装置１０Ｃの外部から、例えば、図示しない試験用回路からの試験用アナログ電圧が、テスト電圧ＶＩＮｔｓとして入力される。テスト電圧ＶＩＮｔｓは、アナログ回路１００の出力電圧ＶＯＵＴの設計値と同等に決定される。

入力端子１３は、ノードＮ１と接続される。出力端子１２は、実施の形態１と同様に、ノードＮ４、即ち、駆動トランジスタ２０２Ａのソースと接続される。

アナログ電圧出力回路２５０は、ネイティブＮＭＯＳトランジスタによって構成される駆動トランジスタ２０２Ａと、可変抵抗回路２０５と備える。駆動トランジスタ２０２Ａは、電源ノードＮＰ２と接続されるドレインと、出力端子１２と接続されるノードＮ４に接続されたソースと、ノードＮ１に接続されるゲートとを有する。実施の形態２では、駆動トランジスタ２０２Ａのゲートは、アナログ回路１００の出力ノードＮｏ、及び、入力端子１３と接続される。

可変抵抗回路２０５は、ノードＮ４及び基準電圧ノードＮＧの間に接続された複数の抵抗素子Ｒ１０～Ｒ１２と、ノードＮ４及び基準電圧ノードＮＧの間の電気抵抗値Ｒｓを調整するための制御スイッチＳＷ１０～ＳＷ１２とを有する。制御スイッチＳＷ１０～ＳＷ１２のオンオフは、制御信号ＳＬ１０～ＳＬ１２によってそれぞれ制御される。制御信号ＳＬ１０～ＳＬ１２は、図示しない経路により、半導体装置１０Ｃの外部から入力することができる。例えば、テスト電圧ＶＩＮｔｓを発生する試験用回路（図示せず）によって、制御信号ＳＬ１０～ＳＬ１２は設定される。

例えば、抵抗素子Ｒ１０～Ｒ１２の電気抵抗値が同等である場合には（Ｒ１０＝Ｒ１１＝Ｒ１２＝Ｒ）、制御スイッチＳＷ１０～ＳＷ１２のオンオフの組み合わせ（スイッチングパターン）によって、Ｒｓ＝Ｒ（ＳＷ１０オン）、Ｒｓ＝２Ｒ（ＳＷ１１オン）、及び、Ｒｓ＝３Ｒ（ＳＷ１２オン）の３段階に設定できる。この様に、複数の制御スイッチＳＷ１０～ＳＷ１２によって、複数の抵抗素子Ｒ１０～Ｒ１２と基準電圧ノードＮＧとの間の接続態様を切替えることで、電気抵抗値Ｒｓが調整される。

更に、制御スイッチＳＷ１０～ＳＷ１２の全てをオフすることで、Ｒｓ＝∞にも設定することができる。即ち、制御スイッチＳＷ１０～ＳＷ１２のスイッチングパターンのうちの１つにおいて、駆動トランジスタ２０２のソースと、基準電圧ノードＮＧとは、電気的に切り離される。

図８には、アナログ電圧出力回路２５０の動作を説明する概念的な波形図が示される。
図８に示される様に、アナログ電圧出力回路２５０は、時刻ｔａまでの期間では、入力端子１３にテスト電圧ＶＩＮｔｓが入力された「第１の状態」で動作する。即ち、第１の状態では、駆動トランジスタ２０２Ａのゲート電圧は、テスト電圧ＶＩＮｔｓと同等となる。

アナログ電圧出力回路２００は、第１の状態では、制御信号ＳＬ１０～ＳＬ１２による可変抵抗回路２０５の電気抵抗値Ｒｓの調整を伴って、出力端子１２の出力電圧ＶＯＵＴｔｓを測定し、ＶＩＮｔｓ＝ＶＯＵＴｔｓとなる電気抵抗値Ｒｓ（制御信号ＳＬ１０～ＳＬ１２の組み合わせ）を探索する。

一方で、上記探索による電気抵抗値Ｒｓの調整が終了すると、時刻ｔａ以降では、入力端子１３は開放状態とされる。これにより、アナログ電圧出力回路２５０は、駆動トランジスタ２０２Ａのゲート電圧が、アナログ回路１００の出力電圧ＶＯＵＴと同等となる「第２の状態」で動作する。

再び、図７を参照して、アナログ電圧出力回路２５０の第１の状態での動作を説明する。

駆動トランジスタ２０２Ａのしきい値電圧Ｖｔは、実施の形態１と同様に、０［Ｖ］の設計値Ｖｔ＊と変動分ΔＶとの和（Ｖｔ＝Ｖｔ＊＋ΔＶｔ）で示される。第１の状態では、駆動トランジスタ２０２Ａのゲート・ソース間電圧Ｖｇｓ、しきい値電圧Ｖｔ、及び、ドレイン電流Ｉｄｓの間には、下記の式（１６）が成立することが知られている。

Ｉｄｓ＝（β／２）・（Ｖｇｓ－Ｖｔ）² …（１６）
尚、式（１６）中の利得係数βは、下記の式（１７）に示されるように、表面平均移動度μ、チャネル長Ｌ，チャネル幅Ｗ、及び、単位面積当たりのゲート容量Ｃｏｘによって決まる素子定数である。

β＝（Ｗ／Ｌ）・μ・Ｃｏｘ …（１７）
式（１５）を変形すると、下記の式（１８）が得られる。

Ｖｇｓ＝√（２・Ｉｄｓ／β）＋Ｖｔ …（１８）
式（１８）の左辺第１項は、ゲート・ソース間電圧Ｖｇｓと、しきい値電圧Ｖｔとの差電圧を示しており、当該差電圧は、ドレイン電流Ｉｄｓに依存して変化することが理解される。ここで、図７のアナログ電圧出力回路２５０では、可変抵抗回路２０５の電気抵抗値Ｒｓを変化させることで、ドレイン電流Ｉｄｓを変えることができる。

アナログ電圧出力回路２５０は、第１の状態では、Ｖｇｓ＝ＶＩＮｔｓ－ＶＯＵＴｔｓである。従って、テスト電圧ＶＩＮｔｓを固定した下で、制御スイッチＳＷ１０～ＳＷ１２のスイッチングパターンに応じて電気抵抗値Ｒｓを調整することでドレイン電流Ｉｄｓを変化させながら、出力電圧ＶＯＵＴｔｓを測定する。そして、ＶＯＵｔｓ＝ＶＩＮｔｓとなったドレイン電流Ｉｄｓが流れている状態に、可変抵抗回路２０５の電気抵抗値Ｒｓを固定する。これにより、式（１７）中において、変動分ΔＶｔを含む、駆動トランジスタ２０２Ａの実際のしきい値電圧Ｖｔを相殺する差電圧を生じさせるドレイン電流Ｉｄｓ、即ち、駆動トランジスタ２０２ＡにおいてＶｇｓ＝０となるときのドレイン電流Ｉｄｓを発生させるための電気抵抗値Ｒｓがメモリされた状態となる。尚、ΔＶｔ＝０で、駆動トランジスタ２０２Ａのしきい値電圧Ｖｔ＝０の場合には、Ｉｄｓ＝０、即ち、制御スイッチＳＷ１０～ＳＷ１２の全てがオフ（Ｒｓ＝∞）された状態がメモリされることになる。

上記の様な電気抵抗値Ｒｓによるドレイン電流Ｉｄｓの調整により、アナログ電圧出力回路２５０では、ゲート電圧及びソース電圧が等しくなる様な駆動トランジスタ２０２Ａの動作状態が設定されることになる。即ち、実施の形態２では、可変抵抗回路２０５によって「駆動トランジス制御回路」の一実施例を構成することができる。又、実施の形態２において、入力端子１３は「第２の端子」の一実施例に対応する。

アナログ電圧出力回路２５０は、第１の状態でのドレイン電流Ｉｄｓが維持されたままで、入力端子１３を開放状態にすることで第２の状態に移行する。これにより、第２の状態では、駆動トランジスタ２０２Ａのゲートに、アナログ回路１００の出力電圧ＶＯＵＴが入力されるので、駆動トランジスタ２０２Ａのソースには、ゲートと同電圧（Ｖｇｓ＝０）が出力される。これにより、出力端子１２の出力電圧ＶＯＵＴｔｓは、駆動トランジスタ２０２Ａ（ネイティブＮＭＯＳトランジスタ）のしきい値電圧のばらつきΔＶｔの影響を排除して、出力電圧ＶＯＵＴと同等となる。

言い換えると、可変抵抗回路２０５によって差電圧（Ｖｇｓ－Ｖｔ）がゼロとなる様にドレイン電流Ｉｄｓを調整することで、駆動トランジスタ２０２Ａのしきい値電圧の影響を取り除いて、ゲート電圧及びソース電圧が等しくなる様な駆動トランジスタ２０２Ａの動作状態を設定することができる。この結果、実施の形態２に係るアナログ電圧出力回路２５０によっても、駆動トランジスタ２０２Ａの電流によって、出力電圧ＶＯＵＴと同等の電圧を出力端子１２に出力することができる。

尚、しきい値電圧のばらつきは、一般的には正規分布に従うことが知られているが、通常、ネイティブＮＭＯＳトランジスタでは、負のばらつきを考慮する必要はない。又、ネイティブＮＭＯＳトランジスタでは、構造的に、バックゲート電圧には、基板電位である、基準電圧ＡＶＳＳ（接地電圧）が供給される。そして、出力電圧ＶＯＵＴに対応してソース電圧が１［Ｖ］程度になることを考慮すると、基板バイアス効果の影響を受けて、１００［ｍＶ］程度が、等価的にしきい値電圧Ｖｔに加算されることなる。従って、一般的には、ネイティブＮＭＯＳトランジスタのしきい値電圧の素子ばらつきΔＶｔが数十［ｍＶ］程度であることを考えると、基板バイアス効果を含んだ、ネイティブＮＭＯＳトランジスタのしきい値電圧Ｖｔ（Ｖｔ＝０＋ΔＶｔ）は、Ｖｔ＞０の範囲内の分布となる。

このため、図７では、ドレイン電流Ｉｄｓは、向きが固定された下で調整されるが、正のしきい値電圧Ｖｔ（Ｖｔ＞０）に対応して、Ｖｇｓ＝０となるドレイン電流Ｉｄｓを見つけ出すことで、駆動トランジスタ２０２Ａのしきい値電圧の影響を排除して、高精度に出力電圧ＶＯＵＴｔｓを生成することができる。

尚、アナログ電圧出力回路２５０は、半導体装置１０Ｃの試験時以外（半導体装置１０Ｃの通常動作時）には、出力端子１２及び入力端子１３が開放状態とされるとともに、制御スイッチＳＷ１０～ＳＷ１２の全てがオフされた状態、即ち、可変抵抗回路２０５がノードＮ４と基準電圧ノードＮＧとの間の電流経路を遮断する状態に維持されることで停止する。これにより、アナログ電圧出力回路２５０の停止状態における消費電流が生じない様にすることができる。

この様に、実施の形態２に係る半導体装置１０Ｃによっても、ｎＡオーダに設計された極低消費電力のアナログ回路１００の出力電圧ＶＯＵＴを、駆動トランジスタ２０２Ａを有するアナログ電圧出力回路２５０を用いて高速に測定することができる。この際に、アナログ電圧出力回路２００は、駆動トランジスタ２０２Ａの素子ばらつき（しきい値電圧のばらつき）の影響を排除して、アナログ回路１００の出力電圧ＶＯＵＴと同等の出力電圧ＶＯＵＴｔｓを高精度に出力することができる。又、クロック信号を用いずに電圧測定が実行できるので、クロック信号に起因するノイズが測定誤差となることを防止できる。又、実施の形態２においても、又、電源ノードＮＰ２の電源電圧ＡＶＤＤ２を高く設定することで（ＡＶＤＤ２＞ＡＶＤＤ１）、アナログ電圧出力回路２５０の消費電力を削減することができる。

尚、実施の形態２のアナログ電圧出力回路２５０では、ネイティブＮＭＯＳトランジスタの駆動トランジスタ２０２Ａに代えて、エンハンスメント型のＮＭＯＳトランジスタ（Ｖｔ＞０）を適用することも可能であるが、Ｖｔ＜０のデプレッション型ＮＭＯＳトランジスタの適用は困難である。

実施の形態２の変形例．
図９は、実施の形態２の変形例に係るアナログ電圧出力回路を備える半導体装置の構成例を説明する回路図である。

図９に示される様に、実施の形態２の変形例に係る半導体装置１０Ｄは、実施の形態２に係る半導体装置１０Ｃと比較して、アナログ電圧出力回路２５０に代えて、アナログ電圧出力回路２６０を備える点で異なる。アナログ電圧出力回路２６０は、図７のアナログ電圧出力回路２５０に加えて、図５と同様のレプリカ回路３００を更に備える点で異なる。

レプリカ回路３００の構成及び動作は、図５と同様であるので説明は繰り返さない。従って、レプリカ回路３００は、制御信号ＳＬ１がＨレベル（ＡＶＤＤ１）に設定される期間では、アナログ回路１００の出力段の電流ＩｏのＫ倍のレプリカ電流Ｉｒｐによって、ノードＮ１、即ち、駆動トランジスタ２０２Ａのゲート容量を、出力電圧ＶＯＵＴと同等のレプリカ電圧Ｖｒｐまで充電する様に動作する。更に、レプリカ回路３００は、制御信号ＳＬ２がＨレベル（ＡＶＤＤ１）に設定される期間では、アナログ回路１００及びアナログ電圧出力回路２５０から切り離されて、動作を停止する。

図１０には、図９に示されたアナログ電圧出力回路２５０の動作を説明する概念的な波形図が示される。

図１０に示される様に、時刻ｔｓから、図８で説明したアナログ電圧出力回路２５０の動作が開始される。時刻ｔｓまでの間に、レプリカ回路３００の制御信号ＳＬ１がＨレベル（ＡＶＤＤ１）に設定される期間が設けられる。

これにより、アナログ電圧出力回路２５０が実施の形態２で説明した動作を開始する時点（時刻ｔｓ）において、ノードＮ１の電圧、即ち、駆動トランジスタ２０２Ａのゲート電圧は、出力電圧ＶＯＵＴ、即ち、入力端子１３から入力されるテスト電圧ＶＩＮｔｓと近い電圧レベルまで上昇している。

時刻ｔｓ以降では、制御信号ＳＬ２がＨレベル（ＡＶＤＤ１）に設定されて、制御信号ＳＬ１はＬレベル（ＡＧＮＤ）に設定されるので、レプリカ回路３００がアナログ回路１００及びアナログ電圧出力回路２５０から切り離されることにより、実施の形態２と同様のアナログ電圧出力回路２５０によるアナログ回路１００の出力電圧ＶＯＵＴの測定が実行される。

この様に、実施の形態２の変形例に係るアナログ電圧出力回路によれば、時刻ｔｓを起点とした、駆動トランジスタ２０２Ａのゲート充電の所要時間が短縮されることにより、アナログ電圧出力回路２５０による出力電圧ＶＯＵＴの測定に要する時間を短縮することが可能となる。即ち、実施の形態２での効果に加えて、電圧測定を更に高速化することができる。

尚、実施の形態１及び２，並びに、それらの変形例に係るアナログ電圧出力回路２００，２１０，２５０，２６０による測定対象となるアナログ回路１００は、例示されたバンドギャップリファレンスに限定されることなく、アナログ電圧を出力電圧とする任意の回路とすることができる。即ち、本実施の形態に係るアナログ電圧出力回路は、アナログ回路を備える任意の半導体装置に搭載可能であり、当該半導体装置の外部から当該アナログ回路の出力電圧を測定するＤＦＴに適宜用いることが可能である。

実施の形態３．
実施の形態１及び２では、アナログ回路に対してアナログ電圧出力回路を１対１で配置する構成例を説明したが、実施の形態３では、１個のアナログ電圧出力回路を効率的に共有して、複数個のアナログ回路からのアナログ電圧を測定するための構成を説明する。

図１１は、実施の形態３に係るアナログ電圧出力回路２５０Ｘを備える半導体装置１０Ｅの構成例を説明する回路図である。

図１１に示される様に、実施の形態３に係る半導体装置１０Ｅは、複数のアナログ回路１００Ｈ，１００Ｌと、選択スイッチＳＷＨ，ＳＷＬと、アナログ電圧出力回路２５０Ｘとを備える。

アナログ回路１００Ｈの出力ノードＮｏＨには、出力電圧ＶＯＵＴＨが生成される一方で、アナログ回路１００Ｌの出力ノードＮｏＬには、出力電圧ＶＯＵＬＬが生成される（ＶＯＵＴＨ＞ＶＯＵＴＬ）。以下では、ＶＯＵＴＨ＝２．４［Ｖ］、ＶＯＵＴＬ＝１．２［Ｖ］の例を説明する。又、以下では、電圧比（ＶＯＵＴＨ／ＶＯＵＴＬ）＝Ｋｖと表記する。

アナログ回路１００Ｈ，１００Ｌの構成は、アナログ回路１００と同様に任意であるが、例えば、図１等で例示したアナログ回路１００の構成と同様とすることができる。図１と同様の構成において、ダイオードＤ１～Ｄ３による電流量を、アナログ回路１００Ｈ及び１００Ｌの間でＫｖ：１（例えば、２：１）とすることで、上述した出力電圧ＶＯＵＴ，ＶＯＵＴＬを生成することができる。

アナログ電圧出力回路２５０Ｘは、図５のアナログ電圧出力回路２００の構成に加えて、可変抵抗回路２０６を更に含む。図１１の構成では、可変抵抗回路２０５及び２０６は、駆動トランジスタ２０２Ａのソースに対して直列接続されており、可変抵抗回路２０５は「第１の可変抵抗回路」の一実施例に対応し、可変抵抗回路２０６は「第２の可変抵抗回路」の一実施例に対応する。

選択スイッチＳＷＨは、アナログ回路１００Ｈの出力ノードＮｏＨと、アナログ電圧出力回路２５０ＸのノードＮ１との間に接続される。又、選択スイッチＳＷＬは、アナログ回路１００Ｌの出力ノードＮｏＬと、アナログ電圧出力回路２５０ＸのノードＮ１との間に接続される。選択スイッチＳＷＨは、制御信号ＳＬｈに応じてオンオフされ、選択スイッチＳＷＬは、制御信号ＳＬｌに応じてオンオフされる。

アナログ電圧出力回路２５０Ｘでは、可変抵抗回路２０５の抵抗素子Ｒ１０～Ｒ１２はノードＮ４及びノードＮｘの間に直列接続されており、制御信号ＳＷ１０～ＳＷ１２に応じた制御スイッチＳＷ１０～ＳＷ１２のオンオフの組み合わせによって、ノードＮ４及びノードＮｘの間の電気抵抗値Ｒｓが可変に設定される。

可変抵抗回路２０６は、ノードＮｘ及び基準電圧ノードＮＧの間に直列接続された抵抗素子Ｒ２０，Ｒ２１と、ノードＮｘ及び基準電圧ノードＮＧの間の電気抵抗値Ｒｘを調整するための制御スイッチＳＷ２０とを有する。制御スイッチＳＷ２０のオンオフは、選択スイッチＳＷＬと共通の制御信号ＳＬｌによって制御される。

尚、図１１で追加された、制御信号ＳＬｈ及びＳＬｌについても、図示しない経路により、半導体装置１０Ｅの外部から入力することができる。例えば、テスト電圧ＶＩＮｔｓを発生する試験用回路（図示せず）によって、制御信号ＳＬｈ，ＳＬｌは設定される。

抵抗素子Ｒ２０，Ｒ２１の電気抵抗値は、制御スイッチＳＷ２０のオフ時における電気抵抗値Ｒｘと、制御スイッチＳＷ２０のオフ時における電気抵抗値Ｒｘとの比が、Ｋｖ：１になる様に決定される。例えば、Ｋｖ＝２のときには、抵抗素子Ｒ２０及びＲ２１は同等の電気抵抗値を有する様に決定される。

可変抵抗回路２０５の電気抵抗値Ｒｓは、選択スイッチＳＷＬ，ＳＷＨの一方がオンされた状態において、図５と同様に、ＶＩＮｔｓ＝ＶＯＵＴｔｓとなる様に調整される。又、可変抵抗回路２０５の電気抵抗値Ｒｘは、可変抵抗回路２０５の電気抵抗値Ｒｓよりも非常に大きな値に設定される（Ｒｘ＞＞Ｒｓ）。即ち、可変抵抗回路２０５の電気抵抗値Ｒｓは「第１の電気抵抗値」に対応し、可変抵抗回路２０６の電気抵抗値Ｒｘは「第２の電気抵抗値」に対応する。

次にアナログ電圧出力回路２５０Ｘの動作について、詳細に説明する。
まず、選択スイッチＳＷＨがオンされる一方で、選択スイッチＳＷＬがオフされる状態として、アナログ回路１００Ｈの出力電圧ＶＯＵＴＨが、アナログ電圧出力回路２５０Ｘに伝達される。この状態では、選択スイッチＳＷＨのオンと連動して、制御スイッチＳＷ２０がオフされる。これにより、Ｒｘ＝Ｒｘ（ＯＮ）＝Ｒ２０＋Ｒ２１となる。

この状態で、入力端子１３にテスト電圧ＶＩＮｔｓ（ＶＯＵＴＨと同等の電圧値）が入力された「第１の状態」において、ＶＩＮｔｓ＝ＶＯＵＴｔｓとなる様な、制御スイッチＳＷ１０～ＳＷ１２のスイッチングパターン、即ち、可変抵抗回路２０５の電気抵抗値Ｒｓが探索される。

実施の形態２で説明した様に、上述の電気抵抗値Ｒｓの調整後に入力端子１３（ＶＩＮｔｓ）を開放状態とすることで「第２の状態」が形成されて、出力端子１２には、ＶＯＵＴｔｓ＝ＶＯＵＴＨを得ることができる。これにより、アナログ回路１００Ｈの出力電圧ＶＯＵＴＨを測定することができる。

次に、アナログ回路１００Ｌの出力電圧ＶＯＵＴＬを測定するために、選択スイッチＳＷＬがオンされる一方で、選択スイッチＳＷＨがオフされる。これにより、出力電圧ＶＯＵＴＬ（ＶＯＵＴＬ＝ＶＯＵＴＨ／Ｋｖ）が、アナログ電圧出力回路２５０ＸのノードＮ１に伝達される。この状態では、選択スイッチＳＷＬのオンと連動して、制御スイッチＳＷ２０がオンされる。これにより、Ｒｘ＝Ｒｘ（ＯＦＦ）＝Ｒ２０＝Ｒｘ（ＯＮ）／Ｋｖとなる。

従って、駆動トランジスタ２０２Ａのドレイン電流Ｉｄｓは、出力電圧ＶＯＵＴＨの測定時（選択スイッチＳＷＨのオン時）には、Ｉｄｓ＝ＶＯＵＴＨ／Ｒｘ（ＯＮ）である一方で、出力電圧ＶＯＵＴＬの測定時（選択スイッチＳＷＬのオン時）には、Ｉｄｓ＝ＶＯＵＴＬ／Ｒｘ（ＯＦＦ）である。一方で、上述の様に、ＶＯＵＴＬ＝ＶＯＵＴＨ／Ｋｖ、かつ、ＲＸ（ＯＦＦ）＝Ｒｘ（ＯＮ）／Ｋｖが成立する。

従って、アナログ電圧出力回路２５０Ｘでは、出力電圧ＶＯＵＴＨの測定時と、出力電圧ＶＯＵＴＬの測定時との間で、駆動トランジスタ２０２Ａのドレイン電流Ｉｄｓを一定に維持できることが理解される。

この結果、出力電圧ＶＯＵＴＨ及びＶＯＵＴＬの一方の測定時に調整された電気抵抗値Ｒｓ（可変抵抗回路２０５）の下で、出力電圧ＶＯＵＴＨ及びＶＯＵＴＬの他方についても同様の精度で測定することが可能となる。

この様に、実施の形態３に係るアナログ電圧出力回路２５０Ｘでは、入力ノードＮ１へ入力されるアナログ電圧が、電圧比がＫｖである出力電圧ＶＯＵＬＨ及びＶＯＵＴＬの間で変化する際に、可変抵抗回路２０５を流れるドレイン電流Ｉｄｓを一定に維持する様に、可変抵抗回路２０６の電気抵抗値がＫｖ倍、又は、（１／Ｋｖ）倍に切り換えられる。これにより、可変抵抗回路２０５による調整結果（電気抵抗値Ｒｓ）を共通に用いて、出力電圧ＶＯＵＬＨ及びＶＯＵＴＬの両方を高精度に測定することが可能である。

尚、図１１の例では、２個のアナログ電圧（出力電圧ＶＯＵＴ）の測定に１個のアナログ電圧出力回路２５０Ｘを共通に用いる構成を例示したが、３以上のＮ個（Ｎ：自然数）のアナログ電圧（出力電圧ＶＯＵＴ）に対して、１個のアナログ電圧出力回路２５０Ｘを配置する構成とすることも可能である。この場合には、Ｎ個のアナログ電圧の間の電圧比に連動して、可変抵抗回路２０６の電気抵抗値ＲｘをＮ段階に切り替えることで、Ｎ個のアナログ電圧（出力電圧ＶＯＵＴ）を、１個のアナログ電圧出力回路２５０Ｘによって共通に測定することができる。

実施の形態３の変形例．
図１２は、実施の形態３の変形例に係るアナログ電圧出力回路２５０Ｙを備える半導体装置１０Ｆの構成例を説明する回路図である。

図１２に示される様に、実施の形態３の変形例に係る半導体装置１０Ｆは、複数のアナログ回路１００Ｈ，１００Ｌと、選択スイッチＳＷＨ，ＳＷＬと、アナログ電圧出力回路２５０Ｙとを備える。即ち、半導体装置１０Ｆは、アナログ電圧出力回路２５０Ｘに代えてアナログ電圧出力回路２５０Ｙを備える点で、半導体装置１０Ｅ（図１１）と異なる。半導体装置１０Ｆのその他の部分の構成は、半導体装置１０Ｅと同様であるので詳細な説明は繰り返さない。

図１２においても、アナログ回路１００Ｈの出力電圧ＶＯＵＴＨ（出力ノードＮｏＨ）ＶＯＵＴＨ＝２．４［Ｖ］、かつ、アナログ回路１００Ｌの出力電圧ＶＯＵＴＬ（出力ノードＮｏＬ）ＶＯＵＴＬ＝１．２［Ｖ］の例を説明する。即ち、電圧比Ｋｖ＝（ＶＯＵＴＨ／ＶＯＵＴＬ）＝２である。

アナログ電圧出力回路２５０Ｙは、アナログ電圧出力回路２５０Ｘ（図１１）と比較して、可変抵抗回路２０６に代えて抵抗素子Ｒ２０が固定的に配置されるともに、電源ノードＮＰ及びノードＮ４の間に複数の駆動トランジスタが並列接続される構成を有する。更に、アナログ電圧出力回路２５０Ｙは、可変抵抗回路２０６の電気抵抗値Ｒｓを調整するための制御スイッチＳＷ２０（図１１）に代えて、ノードＮ１と複数の駆動トランジスタのゲートとの接続をオンオフするための制御スイッチＳＷ２１が設けられる点で、アナログ電圧出力回路２５０Ｘと異なる。

図１２の構成例では、駆動トランジスタ２０２Ａ及び２０３Ａが、電源ノードＮＰ及びノードＮ４の間に並列接続されており、制御スイッチＳＷ２１が、ノードＮ１及び駆動トランジスタ２０３Ａのゲートの間に接続される。ここでは、制御スイッチＳＷ２１は、選択スイッチＳＷＨと共通の制御信号ＳＬｈに応じてオンオフされる。アナログ電圧出力回路２５０Ｙのその他の部分の構成は、アナログ電圧出力回路２５０Ｘと同様であるので詳細な説明は繰り返さない。

アナログ電圧出力回路２５０Ｙでは、アナログ電圧出力回路２００（図５）と同様に、ノードＮ４及び基準電圧ノードＮＧの間の電気抵抗値は、可変抵抗回路２０５（電気抵抗値Ｒｓ）によって調整される。

並列接続された駆動トランジスタ２０２Ａ，２０３Ａのゲートと、ノードＮ１との間の接続（制御スイッチＳＷ２１のオンオフ）は、選択スイッチＳＷＨ，ＳＷＬのオンオフと連動して制御される。具体的には、ゲートがノードＮ１と接続された駆動トランジスタによる、ノードＮ４への電流駆動力の合計が、ノードＮ１に伝達されるアナログ電圧（出力電圧ＶＯＵＴＨ，ＶＯＵＬＬ）の電圧比Ｋｖに連動して切り換えられる様に、制御スイッチＳＷ２１のオンオフが制御される。尚、電流駆動力は、上述の式（１６），（１７）での利得係数βに相当する。代表的には、電流駆動力が同等、即ち、同一サイズの駆動トランジスタを並列接続して、ゲートがノードＮ１と接続される駆動トランジスタの個数を変化させることで、ノードＮ４への電流駆動力の合計を可変に設定することが可能となる。

次にアナログ電圧出力回路２５０Ｙの動作について、詳細に説明する。
まず、選択スイッチＳＷＨがオンされる一方で、選択スイッチＳＷＬがオフされる状態として、アナログ回路１００Ｈの出力電圧ＶＯＵＴＨが、アナログ電圧出力回路２５０Ｙに伝達される。この状態では、選択スイッチＳＷＨのオンと連動して、制御スイッチＳＷ２１がオンされる。これにより、駆動トランジスタ２０２Ａ及び２０３Ａの両方の電流駆動力によって、ノードＮ４へのドレイン電流Ｉｄｓが供給される。

この状態で、テスト電圧ＶＩＮｔｓ（ＶＯＵＴＨと同等の電圧値）を固定した下で、ＶＩＮｔｓ＝ＶＯＵＴｔｓとなる様な、制御スイッチＳＷ１０～ＳＷ１２のスイッチングパターン、即ち、可変抵抗回路２０５の電気抵抗値Ｒｓが探索される。

実施の形態２で説明した様に、上述の電気抵抗値Ｒｓの調整後に入力端子１３（ＶＩＮｔｓ）を開放状態とすることで、出力端子１２には、ＶＯＵＴｔｓ＝ＶＯＵＴＨを得ることができる。これにより、アナログ回路１００Ｈの出力電圧ＶＯＵＴＨを測定することができる。

次に、アナログ回路１００Ｌの出力電圧ＶＯＵＴＬを測定するために、選択スイッチＳＷＬがオンされる一方で、選択スイッチＳＷＨがオフされる。これにより、出力電圧ＶＯＵＴＬ（ＶＯＵＴＬ＝ＶＯＵＴＨ／Ｋｖ）が、アナログ電圧出力回路２５０ＹのノードＮ１に伝達される。この状態では、選択スイッチＳＷＨのオフと連動して、制御スイッチＳＷ２０がオフされる。駆動トランジスタ２０２のみの電流駆動力によって、ノードＮ４へのドレイン電流Ｉｄｓが供給される。

従って、出力電圧ＶＯＵＴＬ（＝ＶＯＵＴＬ／Ｋｖ）の測定時には、出力電圧ＶＯＵＴＨの測定時と比較すると、ノードＮ４への電流駆動力は（１／Ｋｖ）倍に設定される。これにより、出力電圧ＶＯＵＴＨ及びＶＯＵＴＬのそれぞれの測定間で、ノードＮ４及び基準電圧ノードＮＧの間を流れるドレイン電流Ｉｄｓが同等に維持される。この結果、出力電圧ＶＯＵＴＨ及びＶＯＵＴＬの一方の測定時に調整された電気抵抗値Ｒｓ（可変抵抗回路２０５）の下で、出力電圧ＶＯＵＴＨ及びＶＯＵＴＬの他方についても同様の精度で測定することが可能となる。

この様に、実施の形態３の変形例に係るアナログ電圧出力回路２５０Ｙでは、入力ノードＮ１へ入力されるアナログ電圧が、電圧比Ｋｖの出力電圧ＶＯＵＬＨ及びＶＯＵＴＬの間で変化する際に、並列接続された複数の駆動トランジスタの少なくとも一部を用いた、ノードＮ４に対する電流駆動能力の比がＫｖ倍、又は、（１／Ｋｖ）倍に切り換えられる。これにより、可変抵抗回路２０５を流れるドレイン電流Ｉｄｓが一定に維持されるので、可変抵抗回路２０５による調整結果（電気抵抗値Ｒｓ）を共通に用いて、出力電圧ＶＯＵＬＨ及びＶＯＵＴＬの両方を高精度に測定することが可能である。

尚、図１２の例では、２個のアナログ電圧（出力電圧ＶＯＵＴ）の測定に１個のアナログ電圧出力回路２５０Ｙを共通に用いる構成を例示したが、３以上のＮ個（Ｎ：自然数）のアナログ電圧（出力電圧ＶＯＵＴ）に対して、１個のアナログ電圧出力回路２５０Ｙを配置する構成とすることも可能である。この場合には、Ｎ個のアナログ電圧の間の電圧比に連動して、並列接続された複数の駆動トランジスタの少なくとも一部を用いた、ノードＮ４への電流駆動力をＮ段階に切り替えることで、Ｎ個のアナログ電圧（出力電圧ＶＯＵＴ）を、１個のアナログ電圧出力回路２５０Ｙによって共通に測定することができる。

この様に、実施の形態３又はその変形例に係るアナログ電圧出力回路２５０Ｘ，２５０Ｙによれば、選択スイッチを設けることにより、複数のアナログ回路によって１個のアナログ電圧出力回路を共有する際に、１個のアナログ回路からの出力電圧（アナログ電圧）を高精度に測定するための調整を、他のアナログ回路からの出力電圧の測定時にも共通に用いることができるので、１個のアナログ電圧出力回路２５０Ｘ，２５０Ｙによる、複数のアナログ回路の出力電圧の測定を高速化できる。

これに対して、実施の形態１及び２に係るアナログ電圧出力回路についても、図１１及び図１２の選択スイッチＳＷＨ，ＳＷＬと同様の選択スイッチの配置によって、複数のアナログ回路の出力電圧（アナログ電圧）を測定する構成することが可能である。しかしながら、この場合には、実施の形態３及びその変形例とは異なり、高精度に測定するための調整は、アナログ回路毎（出力電圧毎）に個別に実行することが必要となる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ 半導体装置、１１ 測定端子、１２ 出力端子、１３ 入力端子、１００ アナログ回路、２００，２１０，２５０，２５０Ｘ，２５０Ｙ，２６０ アナログ電圧出力回路、２０１ キャパシタ、２０２，２０２Ａ，２０２Ｂ，２０３Ａ 駆動トランジスタ、２０５ 可変抵抗回路、２０８ スイッチ制御回路、２１１，２１２ 遅延回路、３００ レプリカ回路、ＡＶＤＤ１，ＡＶＤＤ２ 電源電圧、ＡＶＳＳ 基準電圧、ＴＣＬＫ クロック信号、Ｄ１～Ｄ３，Ｄ５ ダイオード、Ｉｒｐ レプリカ電流、ＭＮ１，ＭＮ２，ＭＰ１～ＭＰ３，ＭＰ５ トランジスタ、ＮＧ 基準電圧ノード、ＮＰ１，ＮＰ２ 電源ノード、Ｎｏ 出力ノード（アナログ回路）、ＳＬ１，ＳＬ２，ＳＬ１０～ＳＬ１２，ＳＬｈ，ＳＬｌ，φａ，φｂ 制御信号、ＳＷ０～ＳＷ２，ＳＷ３ａ，ＳＷ３ｂ，ＳＷ４ａ，ＳＷ４ｂ スイッチ、ＳＷ１０～ＳＷ１２，ＳＷ２０，ＳＷ２１，ＳＷＨ，ＳＷＬ 制御スイッチ、Ｔｄ１，Ｔｄ２ 遅延時間、ＶＩＮｔｓ テスト電圧、ＶＯＵＴ 出力電圧（アナログ回路）、ＶＯＵＴｔｓ 出力電圧（アナログ電圧出力回路）、Ｖｒｐ レプリカ電圧。

Claims (5)

1. 半導体装置に搭載されたアナログ電圧出力回路であって、
   前記半導体装置の内部のアナログ回路から出力されたアナログ電圧が入力される入力ノードと、
   前記半導体装置の外部から電気的にコンタクト可能な第１の端子と、
   ドレイン、ソース、及び、ゲートを有する駆動トランジスタと、
   前記ゲートの電圧と前記ソースの電圧とが等しくなる様な前記駆動トランジスタの動作状態を設定するための駆動トランジスタ制御回路とを備え、
   前記ドレインは、電源電圧を供給する電源ノードと接続され、
   前記ソースは、前記第１の端子と接続され、
   前記ゲートは、前記入力ノードと電気的に接続されることで前記アナログ電圧を入力され、
   前記アナログ電圧出力回路は、前記駆動トランジスタが前記駆動トランジスタ制御回路によって設定された前記動作状態で動作し、かつ、前記入力ノードに前記アナログ電圧が入力されている状態において、前記アナログ電圧と同等の出力電圧を前記第１の端子に生成する様に動作し、
   前記駆動トランジスタ制御回路は、
   前記ゲートに前記アナログ電圧が入力された第１の状態における前記駆動トランジスタの前記ソース及び前記ゲートの電圧差を保持するためのキャパシタを含み、
   前記駆動トランジスタ制御回路は、前記第１の状態の後に設けられる第２の状態において、前記入力ノードに入力された前記アナログ電圧に対して、前記第１の状態で前記キャパシタに保持された電圧を加算した電圧を前記ゲートに入力し、
   前記アナログ電圧出力回路は、
   前記アナログ回路及び前記入力ノードと電気的に接続された状態で前記キャパシタ及び前記ゲートを充電するためのレプリカ回路を更に備え、
   前記レプリカ回路は、動作時には、前記アナログ回路が前記アナログ電圧を生成する出力段の枝電流に比例したレプリカ電流によって前記キャパシタ及び前記ゲートをアナログ電圧と同等の電圧まで充電するとともに、停止時には、前記アナログ回路及び前記入力ノードから電気的に切り離され、
   前記駆動トランジスタ制御回路は、前記レプリカ回路が動作している下で前記第１及び第２の状態を繰り返した後に、前記レプリカ回路が停止している下で前記第１及び第２の状態を繰り返す様に動作する、アナログ電圧出力回路。
2. 前記駆動トランジスタ制御回路は、
   前記入力ノード及び前記ゲートの間に接続される第１のスイッチと、
   前記入力ノード及び内部ノードの間に接続される第２のスイッチと、
   前記内部ノード及び前記ソースの間に接続される第３のスイッチとを更に含み、
   前記キャパシタは、前記ゲート及び前記内部ノードの間に接続され、
   前記第１の状態において、前記第１及び第３のスイッチがオンされる一方で前記第２のスイッチはオフされ、
   前記第２の状態において、前記第２のスイッチがオンされる一方で前記第１及び第３のスイッチはオフされる、請求項１記載のアナログ電圧出力回路。
3. 前記駆動トランジスタ制御回路は、前記第１及び第２の状態の間の遷移時において、前記第１から第３のスイッチのすべてをオフする第３の状態を設ける様に構成される、請求項２記載のアナログ電圧出力回路。
4. 前記駆動トランジスタは、ネイティブトランジスタで構成される、請求項１～３のいずれか１項に記載のアナログ電圧出力回路。
5. 前記アナログ回路と、
   請求項１～４のいずれか１項に記載のアナログ電圧出力回路とを備え、
   前記アナログ回路から出力された前記アナログ電圧を、前記第１の端子に生成された前記出力電圧によって測定する試験モードを有する、半導体装置。

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