JP7522209B2 - ３Ｄ及びＬｉＤＡＲセンシングモジュール - Google Patents

Description

関連出願の相互参照

[0001]本出願は、参照によりその全体が本願に組み入れられる２０２０年２月２６日に出願された「３Ｄ ａｎｄ ＬｉＤＡＲ Ｓｅｎｓｉｎｇ Ｍｏｄｕｌｅｓ」と題される米国特許出願第１６／８０１，２３１号の国際出願であって、米国特許出願第１６／８０１，２３１号の優先権を主張する。

[0002]この開示は、構造化光又は飛行時間センシングを含む３Ｄ（３次元）センシング、及び、光検出・測距（ＬｉＤＡＲ：Ｌｉｇｈｔ Ｄｅｔｅｃｔｉｏｎ ａｎｄ Ｒａｎｇｉｎｇ）などの用途のための光を生成するモジュールを含む、照明モジュールに関する。より具体的には、本開示は、光電子エミッタの様々な特徴、及び、これらのエミッタとドライバ、光検出器、及び、小型モジュール上の光学素子との一体化に関する。

[0003]垂直共振器面発光レーザ（ＶＣＳＥＬ：ｖｅｒｔｉｃａｌ ｃａｖｉｔｙ ｓｕｒｆａｃｅ ｅｍｉｔｔｉｎｇ ｌａｓｅｒ）及びＶＣＳＥＬアレイ並びに発光ダイオード（ＬＥＤ：ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ）や共鳴共振器ＬＥＤ（ＲＣＬＥＤ：ｒｅｓｏｎａｎｃｅ ｃａｖｉｔｙ ＬＥＤ）などの他の面発光デバイスは、消費者、産業、自動車、及び医療産業を含むがこれらに限定されない様々な市場内の用途にとって重要な技術である。ＶＣＳＥＬアレイは、光通信だけでなく光センシングにも適用されてきた。多くの光通信用途は、集積チップ上のＶＣＳＥＬのアレイを利用している。図１は、個々に変調され得るように各ＶＣＳＥＬが独自のボンドパッドを有する１次元ＶＣＳＥＬアレイ１０２の一例を示す。センサ用途の例としては、セキュリティカメラ用の照明、３次元（３Ｄ）カメラやジェスチャ認識システムなどのセンサ用の照明、医療撮像システム、光線療法システム、組織中への深い浸透を必要とする医療センシングシステム、又は産業用センサが挙げられるが、これらに限定されない。しばしば、高い光パワーが必要な場合、それは、全てのＶＣＳＥＬが共通アノードと共通カソードとの両方と共に結び付けられるＶＣＳＥＬアレイによって与えられる。図１におけるＶＣＳＥＬアレイ１０４は、そのようなアレイの一例である。この場合、カソード接点が基板を貫通して形成され、単一のアノードボンドパッドがアレイ内の全てのＶＣＳＥＬと接触する金属に接続され、それにより、アレイ全体が一緒にオン／オフされる。このような光センシング用途及び照明用途並びに他の用途において、これらの光エミッタ及びエミッタアレイは、本明細書でさらに詳細に説明するように、電力効率、狭いスペクトル幅、狭いビーム発散、高速度、及びパッケージングの柔軟性を含むがこれらに限定されない幾つかの利点を与える。

[0004]ＶＣＳＥＬ及びＶＣＳＥＬアレイでは、６６０～１０００ナノメートル（ｎｍ）範囲の波長で、３０～６０％の電力変換効率（ＰＣＥ：ｐｏｗｅｒ ｃｏｎｖｅｒｓｉｏｎ ｅｆｆｉｃｉｅｎｃｙ）を達成することができる。ＰＣＥは、ＶＣＳＥＬ又はＶＣＳＥＬアレイなどの１つ又は複数のレーザから放出される光パワーを、レーザを駆動するために使用される電力で割った比率として定義することができる。ＶＣＳＥＬのＰＣＥだけでも、現在利用可能な最も効率的な発光ダイオード（ＬＥＤ）の一部のＰＣＥに匹敵するが、スペクトル幅とビーム発散とを考慮すると、ＶＣＳＥＬにはＬＥＤよりも大幅な効率上の利点がある。

[0005]例えば、ＶＣＳＥＬアレイは、一般に、約１ｎｍのスペクトル幅を有する。これにより、光検出器又はカメラのためのフィルタを使用して、バックグラウンド放出線に関連するノイズを減らすことができる。比較のため、ＬＥＤは一般に２０～５０ｎｍのスペクトル線幅を有し、その結果、そのようなフィルタによって多くの光が排除され、そのため、ＬＥＤの実効ＰＣＥが低下する。さらに、ＶＣＳＥＬの波長は、温度の影響を受けにくく、そのため、温度が１℃上昇するごとに約０．０６ｎｍしか増大しない。ＶＣＳＥＬの温度に伴う波長シフト率は、ＬＥＤの４分の１である。

[0006]ＶＣＳＥＬの角ビーム発散は、一般的に、全幅１／ｅ２で１０～３０度であるのに対し、ＬＥＤの出力ビームは半球全体を満たすランバートである。このことは、一般に、ＶＣＳＥＬの光の全てではないにしても、コリメート又は集束ビームプロファイル用のレンズ、ワイドビーム（４０～９０度以上）プロファイル用のディフューザ、或いは、スポット又はラインのパターンを生成する回折光学素子などの様々な光学素子を使用して収集できることを意味する。ＬＥＤはビーム角が広いため、全て又はほぼ全ての光を収集することは困難な場合があり（有効なＰＣＥのさらなる低下につながる）、また、ＶＣＳＥＬで可能なように正確に光を方向付けることも困難な場合がある。

[0007]また、ＶＣＳＥＬの垂直放出性は、従来のレーザよりも遥かにパッケージングの柔軟性をＶＣＳＥＬに与え、ＬＥＤ又は半導体集積回路（ＩＣ）に利用可能な広範囲のパッケージの使用への扉を開く。同じチップ上に複数のＶＣＳＥＬを集積することに加えて、ＶＣＳＥＬ又はＶＣＳＥＬアレイを光検出器又は光学素子とパッケージ化することができる。ＶＣＳＥＬでは、プラスチック又はセラミックの表面実装パッケージ又はチップオンボードオプションも利用できる。

[0008]単一のＶＣＳＥＬアパーチャから放出される電力量は、マイクロワットから数十ミリワットの範囲であり、一方、ＶＣＳＥＬアレイは、数百ミリワットからワット、さらにはキロワットの範囲の電力を生成するために使用される。高出力ＶＣＳＥＬアレイは、飛行時間や構造化照明アプローチに基づく３Ｄ（３次元）センサなど、長距離にわたって動作するセンサに適している場合がある。医療センサ、診断デバイス、又は治療用レーザの組織へのより深い浸透には、より高い出力が必要になる場合もある。化学センサや環境センサには、より高い電力が必要になる場合もある。

[0009]飛行時間用途における光源に関するさらなる要件は、立ち上がり時間が速い短いパルスを生成する能力である。立ち上がり時間によって、達成できる距離分解能が決まる。一般に、ＶＣＳＥＬを駆動するために供給できる最大電圧があり、これは、３～５ボルトの範囲であり、ＶＣＳＥＬにもたらされ得る最大電流を決定する。光源の立ち上がり時間によって、３次元で測定される距離の分解能が決まる。

[0010]ＬｉＤＡＲは、自動車、産業、又は軍事用途における飛行時間アプローチに関して一般に使用される用語である。これも、飛行時間の物理的効果に基づいているが、多くの場合、より長い距離にわたって感知し、より多くの電力を必要とする用途に関して使用される用語である。これらの用途の場合、サイズ及び許容電圧は、消費者用途の場合よりも多少制限が少ない。しかしながら、遥かに高い出力が必要とされることが多く、電流及び／又は電力を最小限に抑えながらこの光出力を生成することが望ましい。前述のように、立ち上がり時間は距離分解能にとって重要であり、これはより高い電流ドライブではより困難になる。多くのＬｉＤＡＲシステムは、視野をカバーする走査ビームを伴うが、照明が視野を同時にカバーするフラッシュＬｉＤＡＲシステムも使用される。

[0011]図２は、飛行時間照明モジュールのための幾つかの従来技術の解決策を示す。パッケージ２０２は、サブマウント、スペーサ、及びパッケージの表面上の拡散要素を含む。パッケージ２０４は、パッケージ２０２の内部を示す。下部スペーサが金属パッドでパターン化され、ＶＣＳＥＬアレイチップとフォトダイオードの両方がパッケージ２０４の内部に位置されることが分かる。パッケージ２０６は、プラスチックパッケージを使用する代替アプローチである。パッケージ２０２及び２０４のサイズは、約２．８ｍｍ×３．５ｍｍである。

[0012]図３は、飛行時間照明モジュールのための別の従来技術の解決策を示す。パッケージ３００は、基板、スペーサ、ＶＣＳＥＬアレイ、及びフォトダイオードを含む。この場合、ＩＣはパッケージ３００に追加されている。パッケージ３００の上面には依然としてディフューザがあり、金属リンクがディフューザの表面に追加されている。パッケージ３００へのドライバの追加は、ＶＣＳＥＬとドライバとの間のインダクタンスを低減し、したがって、飛行時間測定に使用される場合、ＶＣＳＥＬパルスの立ち上がり時間を改善する。金属リンクがディフューザに追加され、ディフューザの亀裂を検出できるようになった。

[0013]しかしながら、飛行時間用途のための次世代のＶＣＳＥＬパッケージについては、ＶＣＳＥＬアレイの立ち上がり時間を改善し続けることが望ましく、このことは、ＶＣＳＥＬとドライバチップとの間のインダクタンス又はインダクタンスの影響をさらに低減することを意味する。さらに、用途の多くはスペースを重視するため、パッケージ全体のサイズを小さくすることが望まれる。

[0014]さらに、照明モジュールは、通常、ビームプロファイルを制御するための光学素子を含む。構造化光アプローチの場合、回折光学素子とレンズを使用して点アレイを作成している。飛行時間アプローチを使用した３Ｄ（３次元）センシングの場合、ディフューザを使用して、狭い円形ビームをより広い円形又は長方形の視野に変換している。多くのスポット又はより広い視野にわたる光の分布は、眼に集束され得る光の量を減らすことにより、眼の安全を維持するのにも役立っている。次に説明するように、ドライバ回路の制御を支援し、出力電力を監視し、眼の安全を確保する手段を提供するために、パッケージにフォトダイオードを含めることもできる。

[0015]ＶＣＳＥＬの出力電力が大きくなればなるほど、出力電力を監視することがより重要になる。光デバイスの出力電力は、温度、経年変化、及び他の要因の影響を受ける場合がある。多くの用途では、良好な信号又は高い信号対ノイズ比を達成するために、ＶＣＳＥＬダイからの十分な出力電力を維持することが望まれる。一方、ＶＣＳＥＬは、人間がアクセスできる環境で操作されることが多く、眼や皮膚に損傷を与える可能性のある放出レベルに人が晒されないようにする必要がある。これらの要件は、光出力電力に下限と上限の両方を課し、温度範囲と期間とにわたってパワーがこの範囲内に留まるようにするためのメカニズムを有することが望ましい。

[0016]温度に応じてパワーの変動を制御すること又は時間に対して性能を変化させることに加え、光デバイスを眼に安全なものであるとして認証するには、デバイスが単一の故障モードに耐えられることが必要である。例えば、多くの高出力ＶＣＳＥＬアレイが消費者デバイスに適用されている。ＶＣＳＥＬアレイは、本質的に眼に安全ではないが、低いデューティサイクルでデバイスをパルス化する及び／又はビームを大きい角度に拡大するＶＣＳＥＬ上にディフューザを追加して、眼に入り得る光の量を制限することによって眼に安全なものにされる。しかしながら、故障のメカニズムには、パッケージからのディフューザの脱落、ディフューザの効果がなくなってディフューザが透明で効果がなくなるディフューザの表面での液体の凝縮、ディフューザの表面の融解、又はＶＣＳＥＬがパルス化されるのではなく連続的にオンになる電子機器の故障が含まれる可能性がある。

[0017]現在、ＶＣＳＥＬの出力電力を監視及び制御するための少なくとも２つのアプローチがある。これらのアプローチの幾つかは、端面発光レーザなどの他の光電子デバイスにも利用できる。アプローチの１つは、温度に対するＶＣＳＥＬの性能を特徴付けることである。このとき、アプローチは、システムにサーミスタ又は温度センサを含め、測定した温度を使用して電流を調整し、温度に対する以前の特性評価に基づいて所望の出力電力を達成することができる。これが図４のグラフに示され、この場合、２５℃から８５℃の範囲の様々な温度でＶＣＳＥＬアレイに関して出力電力対電流がプロットされる。この図では、２５～４０℃で２Ｗの出力電力に達するのに必要な電流が約３Ａである。周囲温度が７０℃に上昇すると、２Ｗに達するのに必要な電流が約３．２Ａに増大し、８５℃では２Ｗに達するのに必要な電流が約４Ａである。この情報をルックアップテーブルにプログラムし、サーミスタによって測定された温度に基づいて電流を調整することができる。このアプローチの限界は、デバイスごとに変動があり、デバイスの寿命のバーンイン効果に起因して時間の経過と共に何らかの変動が存在し得ることである。各デバイスを個別にキャリブレーションすることにより、デバイス間のばらつきを補正することができるが、これには費用と時間がかかる。時間の経過に伴う変動は、補償するのがより困難である。

[0018]第２のアプローチは、出力電力を直接監視し、レーザ又はＬＥＤへの駆動電流を調整して、出力電力を所望の範囲内に保つことである。これは、特に光ファイバデータ通信市場で、トランジスタアウトライン（ＴＯ：ｔｒａｎｓｉｓｔｏｒ ｏｕｔｌｉｎｅ）ヘッダ及び缶にパッケージ化されたデバイスに対して頻繁に行なわれている。従来技術のＴＯの一例が図５に示される。積層体が、金属ＴＯヘッダに実装されたフォトダイオードと、光検出器の金属パッドに実装されたフォトダイオードのアクティブ領域よりも小さいＶＣＳＥＬとを使用して形成されてもよい。フォトダイオードをヘッダから分離するために、任意選択的で、積層体を、ヘッダとフォトダイオードとの間に位置された金属でパターン化されたセラミックサブマウントに実装することができる。様々なＶＣＳＥＬ及びフォトダイオード（ＰＤ：ｐｈｏｔｏｄｉｏｄｅ）接点が、電気的接触のためにヘッダ又はパッケージのピンにワイヤボンディングされる。パッケージの上端には蓋が設けられる。ＴＯヘッダの場合、これは、通常、上面にウインドウのある背の高い金属缶である。ウインドウは、ＡＲコーティングを有しないか又はウインドウの２つの表面で反射される光の量を決定するために制御されたコーティングを有することが好ましい。ＶＣＳＥＬから放出された光ビームは、発散角度範囲がゼロではないため、一部の光はある角度で反射される。十分に高い角度で反射された光は、ＶＣＳＥＬチップによりカバーされていない光検出器の領域に到達し、出力電力の監視に使用できる。

[0019]図６は、従来技術のＴＯヘッダの上面図６０２でこのアプローチを示す。上面図６０２において、ＶＣＳＥＬダイオードは、ヘッダ上に位置するフォトダイオード上の金属パッドの上に位置し、２つのダイオードの様々なアノード及びカソード接点へのワイヤボンドを示す。また、図６は、ＶＣＳＥＬを収容するパッドを含むフォトダイオード６０４の拡大図も含む。或いは、ＶＣＳＥＬとフォトダイオードをサブマウント上又はヘッダ上に並べて配置することもでき、また、フォトダイオードは、ウインドウによって片側に反射されるＶＣＳＥＬから放出された光を捕捉する。これにより、通常、ＶＣＳＥＬのアクティブ発光領域からフォトダイオードのアクティブ部分までの距離が長くなるため、ＶＣＳＥＬ上のウインドウの高さを高くする必要がある。

[0020]これらのアプローチは、効果的に適用されてきたが、幾つかの限界がある。フォトダイオードで十分な光を捕捉するために、ＴＯヘッダの蓋が比較的高く、これにより、パッケージのコンパクトさが制限される。例えば、ＶＣＳＥＬ発光領域からフォトダイオードのターゲット部分までの距離が０．５ミリメートル（ｍｍ）とかなり小さい距離であり、ＶＣＳＥＬの半角が１１度である場合、ウインドウの下側はＶＣＳＥＬの上端から約１．２８ｍｍ上でなければならない。ＶＣＳＥＬからフォトダイオードまでの距離が１ｍｍに増大すると、高さが２倍の２．５６ｍｍになる。パッケージの全高には、ヘッダ又はサブマウントの厚さ、ウインドウの厚さ、及びＶＣＳＥＬの厚さも含まれるため、３～４ｍｍの高さになりやすい可能性がある。ＶＣＳＥＬは小型化が重要な家電に適用されるため、これが問題になる場合がある。さらに、ＶＣＳＥＬのビーム発散は温度と電流の両方の影響を受ける可能性があるため、この関係を理解し、潜在的に補償する必要がある。フォトダイオードに対するＶＣＳＥＬ配置の正確なジオメトリも重要な場合がある。より高い出力電力のアレイの場合、適切な熱ヒートシンクが必要であり、ＴＯは、一般に、パッケージとして機能するのに十分に良好なヒートシンクではない場合がある。

[0021]プラスチック又はセラミック表面実装パッケージ内の出力電力を監視するために別個のフォトダイオードを使用する別のバージョンが図７に示される。ＶＣＳＥＬとフォトダイオードダイとが並んで位置するプラスチック又はセラミックのサブマウントと、パッケージの側壁とがあり、その上にガラス又はプラスチックのウインドウを配置できる。このウインドウからの反射に依存する場合には、ＶＣＳＥＬからフォトダイオードに十分な信号が到達できる寸法かどうかを考慮する必要がある。ＶＣＳＥＬから利用可能な角度放出を想定すると、蓋の高さをＶＣＳＥＬより高く持ち上げる必要がある場合があり、これにより、パッケージが目的の低プロファイルを実現できなくなる可能性がある。

[0022]ＶＣＳＥＬ及びフォトダイオードモニタが並んで位置するパッケージの第２のバージョンが図８に示される。この場合、平坦なウインドウがディフューザに置き換えられる。ディフューザは、パッケージから出射する殆どの光に対して特定の角度の視野をもたらすが、ごく一部はディフューザガラスと平行に散乱され、光検出器に向かって徐々に後方に散乱される。横方向の散乱に起因して、ＶＣＳＥＬとモニタダイオードとの間の距離がより大きくなる可能性があり、フォトダイオードによって受信される信号は、ＶＣＳＥＬとモニタダイオードとの間の間隔の影響を受けにくくなる。しかしながら、このモニタフォトダイオードはパッケージ内でより多くのスペースを占有するため、このアプローチはディフューザを含める必要がある場合又は含めることが望ましい場合にのみ機能する。

[0023]アレイの出力電力を監視する別の方法は、上方の反射ウインドウ又は散乱ウインドウの高さを最小限に抑えながら、フォトダイオードをＶＣＳＥＬチップ上にモノリシックに組み込むことである。ＶＣＳＥＬからモニタまでの横方向の距離を短くすることにより、反射面又は散乱面をより低くすることができる。

[0024]多くの用途、特に消費者向け用途の小型化の別の態様は、フリップチップ結合ＶＣＳＥＬを開発することである。図９は、そのようなアプローチを概略的に示す。カソードとアノードの両方の接点がチップの上面から形成される。その後、チップをひっくり返して、例えば半田を使用して回路基板又はサブマウントに取り付け、元の基板を通して光を放出できるようにしてもよい。この場合、光学素子を基板に取り付けるか又は基板に組み込むことができる。フリップチップアプローチは、必要なパッケージ面積を増大させるボンドパッドを排除することで、小型化に貢献する可能性がある。ウエハの裏側に光学素子を組み込むと、パッケージの蓋に取り付けられた外部光学素子の必要性をなくし、パッケージの小型化及び／又はコストの削減に役立つ可能性がある。

[0025]照明及びセンシングのための光エミッタの望ましい特性に基づいて、照明源が高いスロープ効率を有することが有益である。言い換えると、照明源は単位電流当たりより多くの光パワーを生成する。スロープ効率が高いことの利点としては、チップのフットプリントを削減して所望の光パワーレベルを実現できること、又は、フットプリントが一定に保たれている場合に出力電力を改善できることが挙げられる。スロープ効率がより高いことによる別の重要な利点は、ＶＣＳＥＬデバイスを変調又はパルス化する際の立ち上がり時間をより短縮できることである。これは、飛行時間メカニズムを使用した３Ｄ（３次元）センシング又は撮像に特に役立つ。

[0026]３Ｄ（３次元）センシングの場合、視野全体にわたる撮像に求められる必要なパワーを達成するために、十分な光パワーを生成するべくＶＣＳＥＬアレイが使用されてきた。しかしながら、３Ｄ（３次元）センシングの最も単純な実装では、ＶＣＳＥＬのアレイが、共通アノードと共通カソードの両方を共有することができ、図１のＶＣＳＥＬアレイ１０４によって示されたように、全ての個々のＶＣＳＥＬが一緒にオン及びオフにされる。

[0027]しかしながら、代わりに、ＶＣＳＥＬチップを個々の領域にセグメント化し、所定の領域内のＶＣＳＥＬを一緒に変調することができ、一方、他のセグメントは独立して変調される。このアプローチの２つの図が図１０に示される。ＶＣＳＥＬチップ１００２は、単一のチップであり、４つの同様のサイズのセグメントに分割される。これは、必要な光パワーに応じて１、２、３、又は４つのセグメントをアクティブにできるため、総光出力電力と電力消費とを制御するために行なうことができる。或いは、チップを１つ又は複数のレンズと組み合わせることによって、異なるセグメントからの光を異なる対象領域に向けることができる。一方、ＶＣＳＥＬアレイ１００４では、一方のセグメントは非常に小さく、他方のセグメントはかなり大きい。そのようなチップの用途の一例は、小さいセグメントをポイントセンサ用の狭い光ビームとして使用することとなり得るが、チップの残りの部分は、撮像されるべき領域を照らすためにより多くの電力を与える。

[0028]しかしながら、ＶＣＳＥＬ又は同じ導電性基板上にモノリシックに集積されたセグメントの個々の変調については、共通アノード配置又は共通カソード配置を想定してセグメントを駆動することを選択しなければならない。ＶＣＳＥＬの場合、欠陥密度が最も低い最も成熟した基板はｎ型にドープされるため、共通カソード配置が遥かに一般的であり、したがってＶＣＳＥＬは共通カソードを共有する。共通アノードを可能にするＰドープ基板は存在するが、このＰドープ基板は一般に欠陥密度がより小さい及び／又はより高い。基板の小型化は製品コストの上昇につながり、基板の欠陥は信頼性を低下させるデバイスの欠陥につながる可能性がある。絶縁基板も存在するが、絶縁基板は、一般に欠陥密度がより高いとともに、接合部の両側に接触する必要が依然としてあり且つ１つの接続が基板を介して行なわれなくなる可能性があるため、デバイスの製造プロセスも複雑になる。

[0029]図１１は、マルチセグメントＶＣＳＥＬアレイ用の共通カソードダイオード形態とマルチセグメントＶＣＳＥＬアレイ用の共通アノード形態との回路図の比較を示す。一般に、共通アノード構成は、より小型でより低電力のドライバが可能になるため、好ましい。バイポーラ接合トランジスタ（ＢＪＴ：ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）と金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ：ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）の両方に関し、ｎ型デバイスは、抵抗がより低く、したがって電流処理能力がＰ型よりも高い。ＮチャネルＦＥＴ（又はｎｐｎ ＢＪＴ）は、任意選択で、負荷と接地平面との間の回路に配置されるようにローサイドドライバとして最適に構成される。このタイプの駆動方式では、トランジスタが電流源ではなくレーザのための電流シンクになる。したがって、各チャネルが分離されたカソード接点を有している場合にのみ、複数のレーザが個別にアドレス指定され得る。他方で、レーザアノード接点が電源（Ｖｃｃ）に結び付けられる共通ノードを有し得る。

[0030]個別に接触され得る又は幾つかのセグメントに分割されるＶＣＳＥＬのアレイを有すると仮定すると、ＶＣＳＥＬ又はＶＣＳＥＬセグメントを素早くオンに切り換えるために、ＶＣＳＥＬ又はＶＣＳＥＬセグメントを、特に飛行時間用途又は３Ｄ（３次元）センシング用途のために駆動する方法が必要になる。ＶＣＳＥＬごとに又はセグメントごとに個別のボンドパッドを設けると、チップサイズが非常に急速に大きくなり得る。さらに、アレイサイズが大きくなるにつれて、さらなるＶＣＳＥＬに到達するためにより多くの相互接続金属線が必要になり、ＶＣＳＥＬ間のピッチを大きくする必要がある。ＶＣＳＥＬごとに又はセグメントごとにドライバチップが必要になる場合があり、また、数が増えるにつれてパッケージ全体のサイズが大きくなり、回路からＶＣＳＥＬセグメントまでの距離が大きくなることにより、相互接続のインダクタンスが増大する。したがって、当技術分野で必要とされているのは、２Ｄ ＶＣＳＥＬアレイ用のマトリックスアドレス指定可能なアプローチである。

[0031]要約すると、以下の特徴、すなわち、ＶＣＳＥＬチップのフットプリントを最小化するコンパクトな設計、それに組み込まれる光学素子及び潜在的なフォトダイオード、高効率、並びに、高速なパルス立ち上がり時間のための電流及びドライバとＶＣＳＥＬとの間のインダクタンスの最小化、好ましくは共通アノードドライバ形態による、ＶＣＳＥＬチップのセグメントを個別に駆動できる能力、並びに、個々のＶＣＳＥＬ又はＶＣＳＥＬセグメントを他のセグメントとは無関係に切り換えることができる能力を伴うセンシング用途のための照明モジュールが必要とされる。

[0032]本明細書中に開示される様々な実装形態は照明モジュールを含み、該照明モジュールは、光を放出する複数のＶＣＳＥＬのアレイと、複数のＶＣＳＥＬのアレイに電流を供給するように構成されるドライバと、複数のＶＣＳＥＬのアレイによって放出される光を受けて照明モジュールから光パターンを出力するように構成される光学素子とを含む。

[0033]幾つかの実装形態では、複数のＶＣＳＥＬのアレイにおける少なくとも１つのＶＣＳＥＬが多接合ＶＣＳＥＬを備える。幾つかの実装形態では、少なくとも１つのＶＣＳＥＬが集積ヘテロ接合バイポーラトランジスタ（ＨＢＴ：ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）を含む。

[0034]幾つかの実装形態では、複数のＶＣＳＥＬのアレイが共通アノードを共有する。幾つかの実装形態では、複数のＶＣＳＥＬのアレイにおける少なくとも１つのＶＣＳＥＬが多接合ＶＣＳＥＬを備える。幾つかの実装形態では、複数のＶＣＳＥＬのアレイが複数の底面発光ＶＣＳＥＬである。

[0035]幾つかの実装形態では、複数のＶＣＳＥＬのアレイにおける少なくとも１つのＶＣＳＥＬが集積ＨＢＴを含む。幾つかの実装形態では、少なくとも１つのＶＣＳＥＬが底面発光ＶＣＳＥＬである。幾つかの実装形態では、少なくとも１つのＶＣＳＥＬが、複数のＶＣＳＥＬのアレイにおける少なくとも１つの他のＶＣＳＥＬと共通アノードを共有する。

[0036]幾つかの実装形態では、複数のＶＣＳＥＬのアレイにおける各ＶＣＳＥＬが集積ＨＢＴを含み、複数のＶＣＳＥＬのアレイが複数の行及び複数の列を備える。幾つかの実装形態では、複数のＶＣＳＥＬのアレイにおける各ＶＣＳＥＬが個別にアドレス指定可能であるように、各行における各ＶＣＳＥＬが集積ＨＢＴの共通エミッタを共有し、各列における各ＶＣＳＥＬが集積ＨＢＴの共通ベースを共有する。幾つかの実装形態では、複数のＶＣＳＥＬのアレイにおける少なくとも１つのＶＣＳＥＬが多接合ＶＣＳＥＬである。幾つかの実装形態では、複数のＶＣＳＥＬのアレイにおける少なくとも２つのＶＳＣＥＬが共通アノードを共有する。

[0037]幾つかの実装形態では、複数のＶＣＳＥＬのアレイが、光を放出するように構成される複数のＶＣＳＥＬの第１のセグメントと、複数のＶＣＳＥＬの第１のセグメントによって放出される光を検出するように構成される複数のＶＣＳＥＬの第２のセグメントとにセグメント化される。幾つかの実装形態では、複数のＶＣＳＥＬの第１のセグメントに順バイアスがかけられ、複数のＶＣＳＥＬの第２のセグメントに逆バイアスがかけられる。幾つかの実装形態では、複数のＶＣＳＥＬの第１のセグメントにおける少なくとも１つのＶＣＳＥＬが多接合ＶＣＳＥＬである。幾つかの実装形態では、複数のＶＣＳＥＬの第１のセグメントにおける少なくとも１つのＶＣＳＥＬが集積ＨＢＴを含む。

[0038]幾つかの実装形態では、光学素子が複数のＶＣＳＥＬのアレイに組み込まれる。幾つかの実装形態では、光学素子が複数のＶＣＳＥＬのアレイの基板上に堆積される。幾つかの実装形態では、モジュールが、複数のＶＣＳＥＬのアレイに隣り合って位置される光検出器をさらに含む。幾つかの実装形態では、モジュールが、光学素子の上に位置される光検出器をさらに含む。幾つかの実装形態では、複数のＶＣＳＥＬのアレイが光を放出するように構成される複数のＶＣＳＥＬの第１のセグメントと、複数のＶＣＳＥＬの第１のセグメントによって放出される光を検出するように構成される複数のＶＣＳＥＬの第２のセグメントとにセグメント化される。幾つかの実装形態では、複数のＶＣＳＥＬのアレイにおける少なくとも１つのＶＣＳＥＬが多接合ＶＣＳＥＬである。幾つかの実装形態では、複数のＶＣＳＥＬのアレイにおける少なくとも２つのＶＳＣＥＬが共通アノードを共有する。幾つかの実装形態では、複数のＶＣＳＥＬのアレイにおける少なくとも１つのＶＣＳＥＬが集積ＨＢＴを含む。幾つかの実装形態では、複数のＶＣＳＥＬのアレイがドライバ及び光検出器を含む基板上にフリップチップ結合される。幾つかの実装形態では、ＶＣＳＥＬのアレイが、ドライバに接続されるシリコンインターポーザ上にフリップチップ結合され、シリコンインターポーザが光検出器を含む。

従来技術のＶＣＳＥＬアレイの例を示す。 従来技術の飛行時間照明モジュールの例を示す。 飛行時間照明モジュールにおける別の従来技術の解決策を例示する。 ある範囲の動作温度におけるＶＣＳＥＬアレイの電流対出力電力のグラフを例示する。 従来技術のトランジスタアウトラインの一例である。 従来技術のトランジスタアウトラインの別の例である。 フォトダイオードを照明モジュールに組み込むための従来技術のアプローチを示す。 フォトダイオードを照明モジュールに組み込むための他の従来技術のアプローチを示す。 フリップチップ接合されたＶＣＳＥＬＳのための従来技術のアプローチを示す。 従来技術のセグメント化されたＶＣＳＥＬアレイを示す。 共通カソードを伴うＶＣＳＥＬアレイにおける従来技術の解決策を示す。 様々な実装形態によるＶＣＳＥＬの断面構造図である。 様々な実装形態による２接合ＶＣＳＥＬのアクティブ領域の図である。 様々な実装形態による量子井戸の伝導帯及び価電子帯構造を示す。 様々な実装形態による単一接合ＶＣＳＥＬと二重接合ＶＣＳＥＬとの間の性能を比較するグラフを示す。 様々な実装形態によるＶＣＳＥＬ及び集積ドライバを伴う照明モジュールを示すブロック図である。 様々な実装形態による単一接合ＶＣＳＥＬ及び二重接合ＶＣＳＥＬにおける等価回路推定を示す。 様々な実装形態による単一接合ＶＣＳＥＬ及び多接合ＶＣＳＥＬにおける電流応答時間を例示する。 様々な実装形態による単一接合ＶＣＳＥＬ及び二重接合ＶＣＳＥＬの立ち上がり時間を比較するグラフを示す。 様々な実装形態による直列に接続された３つのＶＣＳＥＬの回路図を示す。 従来技術の共通カソードＶＣＳＥＬを例示する。 様々な実装形態による共通アノードＶＣＳＥＬを例示する。 様々な実装形態による別の共通アノードＶＣＳＥＬを例示する。 様々な実装形態による別の共通アノードＶＣＳＥＬを例示する。 様々な実装形態による底面発光共通アノードＶＣＳＥＬを例示する。 様々な実装形態による別の底面発光共通アノードＶＣＳＥＬを例示する。 様々な実装形態による共通アノードＶＣＳＥＬアレイを例示する。 様々な実装形態による底面発光共通アノードＶＣＳＥＬアレイを例示する。 様々な実装形態によるｎドープ最上層を伴うＶＣＳＥＬを例示する。 様々な実装形態によるｎドープ最上層を伴う底面発光ＶＣＳＥＬを例示する。 様々な実装形態による集積ＨＢＴを伴う共通アノードＶＣＳＥＬを例示する。 様々な実装形態による集積ＨＢＴを伴う底面発光ＶＣＳＥＬを例示する。 様々な実装形態による集積ＨＢＴを伴う共通カソードＶＣＳＥＬを例示する。 様々な実装形態による集積ＨＢＴを伴うＶＣＳＥＬアレイを例示する。 様々な実装形態による集積ＨＢＴを伴うＶＣＳＥＬアレイの回路図及び側面図を例示する。 様々な実装形態による集積ＨＢＴを伴うＶＣＳＥＬアレイにおけるマスクレイアウトを例示する。 様々な実装形態による集積ＨＢＴを伴うＶＣＳＥＬアレイの製造例を例示する。 様々な実装形態による通常のＶＣＳＥＬアレイ及び集積光検出器を伴うＶＣＳＥＬアレイを例示する。 様々な実装形態による電源に接続された集積光検出器を伴うＶＣＳＥＬアレイの回路図を例示する。 様々な実装形態による集積光検出器を伴う別のＶＣＳＥＬアレイを例示する。 様々な実装形態による集積光検出器を伴う別のＶＣＳＥＬアレイを例示する。 様々な実装形態による集積光検出器を伴う別のＶＣＳＥＬアレイを例示する。 様々な実装形態によるＶＣＳＥＬの基礎を形成する半導体層の反射スペクトルを示すグラフである。 標準的なＶＣＳＥＬ、並びに、様々な実装形態による波長感度が低下したＶＣＳＥＬ及び集積光検出器を例示する。 様々な実装形態による波長感度が低下した別のＶＣＳＥＬ及び集積光検出器を例示する。 様々な実装形態によるトレンチを伴う別のＶＣＳＥＬ及び集積光検出器を例示する。 様々な実装形態による集積光学素子を伴うＶＣＳＥＬダイを例示する。 様々な実装形態による集積光学素子を伴う別のＶＣＳＥＬダイを例示する。 様々な実装形態による集積光学素子を伴う別のＶＣＳＥＬダイを例示する。 様々な実装形態による集積光学素子を伴う別のＶＣＳＥＬダイを例示する。 様々な実装形態による集積光学素子を伴う別のＶＣＳＥＬダイを例示する。 様々な実装形態による集積光学素子を伴う別のＶＣＳＥＬダイを例示する。 様々な実装形態による集積光学素子を伴う別のＶＣＳＥＬダイを例示する。 様々な実装形態による集積光学素子を伴う別のＶＣＳＥＬダイを例示する。 様々な実装形態による集積光学素子を伴う別のＶＣＳＥＬダイを例示する。 様々な実装形態による光検出器と組み合わされた集積光学素子を伴うＶＣＳＥＬダイを例示する。 様々な実装形態による光検出器と組み合わされた集積光学素子を伴う別のＶＣＳＥＬダイを例示する。 様々な実装形態による光検出器と組み合わされた集積光学素子を伴う別のＶＣＳＥＬダイを例示する。 様々な実装形態による光検出器及びドライバ回路と組み合わされた集積光学素子を伴うＶＣＳＥＬダイを例示する。 様々な実装形態による光検出器及びドライバ回路と組み合わされた集積光学素子を伴う別のＶＣＳＥＬダイを例示する。 様々な実装形態による集積光学素子を伴う別のＶＣＳＥＬダイを例示する。 様々な実装形態による光検出器及びドライバ回路と組み合わされた集積光学素子を伴うＶＣＳＥＬダイを例示する。 様々な実装形態による光検出器と組み合わされた集積光学素子を伴う別のＶＣＳＥＬダイを例示する。 様々な実装形態による光検出器と組み合わされた集積光学素子を伴う別のＶＣＳＥＬダイを例示する。 様々な実装形態による集積光学素子を伴う別のＶＣＳＥＬダイを例示する。 [0104]本実装形態のこれら及び他の特徴は、本明細書に記載の図と共に解釈される以下の詳細な説明を読むことによってより良く理解される。添付図面は、原寸に比例して描かれることを意図したものではない。明確にするために、全ての図面で全ての構成要素に符号が付けられているわけではない。

[0105]この開示は、３Ｄ（３次元）センシング及び他の用途のための構成要素の性能最適化及び小型化に対処するためのアプローチを説明する。多接合ＶＣＳＥＬにより、入力電流に応じて出力電力を向上できる。ドライバ集積回路、光検出器、光ビーム整形素子、又は他の機能を含むモジュールに多接合ＶＣＳＥＬを組み込むことで、非常にコンパクトで高性能なセンシング照明源が提供される。ＶＣＳＥＬチップをセグメントに分割してセグメントを共通アノードドライバレイで個別に駆動できるようにする構造を実装することによって、さらなる機能を実現することができる。変調のさらなる改善には、ＶＣＳＥＬセグメントの高速スイッチングを容易にするためのＶＣＳＥＬアレイへのヘテロ接合バイポーラトランジスタ（ＨＢＴ）の組込みが含まれ得る。小型化のさらなる強化には、コンパクトなパッケージングを可能にする態様でＶＣＳＥＬ又はＶＣＳＥＬアレイの出力電力を監視するためにモニタダイオードをＶＣＳＥＬチップに組み込むことが含まれ得る。他の小型化アプローチは、ウエハの裏側への光学素子の組込みを含む。

多接合ＶＣＳＥＬモジュール
[0106]図１２は、様々な実装形態による２つの異なるＶＣＳＥＬ形態の断面構造図である。ＶＣＳＥＬ１２０２は最も一般的に製造されているタイプである。ＶＣＳＥＬ１２０１は、約６３０ｎｍから１０６０ｎｍまでの範囲のＶＣＳＥＬ波長に関して一般にＧａＡｓである下部基板を含む。しかしながら、基板は、短波長ＶＣＳＥＬの場合はＧａＮやサファイア、長波長ＶＣＳＥＬの場合はＩｎＰなど、他の材料にすることもできる。この基板の上には、各層の厚さが発光波長の１／４である異なる屈折率の交互層で構成される分布ブラッグ反射器（ＤＢＲ：ｄｉｓｔｒｉｂｕｔｅｄ Ｂｒａｇｇ ｒｅｆｌｅｃｔｏｒ）が成長する。これらの層は、多くの場合、ｎドープされる。この後に、注入されたキャリアが結合して光を放出するＰ－ｎ接合を伴うアクティブ領域が続く。アクティブ領域の中心には量子井戸があり、これらの量子井戸は一般に８５０ｎｍ発光用のＧａＡｓ、赤色ＶＣＳＥＬ発光用のＧａＩｎＰ、又は８７０ｎｍより長い発光波長用のＩｎＧａＡｓである。量子井戸は障壁層によって分離され、量子井戸／障壁構造は、基板側がｎ型ドープされて上面がＰ型ドープされる閉じ込め層によって挟まれる。一例として、８５０ｎｍ発光の場合、量子井戸はＧａＡｓ、障壁層はｘ＝０．２５のＡｌ_ｘＧａ_１－ｘＡｓ、閉じ込め層はｘ＝０．５０のＡｌ_ｘＧａ_１－ｘＡｓとなり得る。Ｐドープされた閉じ込め層の上に、Ｐ型にもドープされた１／４波長の厚さの層の積層体から構成される第２のＤＢＲが堆積される。アクティブ領域の厚さの合計（量子井戸、障壁層、及び閉じ込め層）は、１光波長であってもよいが、半波長の任意の整数倍となり得る。この構造に代わるものは、ドーピング層を反転させて、構造の下部にＰ型ドーピング、且つ上部にｎ型ドーピングを伴うようにする。

[0107]ＶＣＳＥＬ１２０４は２接合ＶＣＳＥＬである。構造は、アクティブ領域を除いて、単一接合ＶＣＳＥＬ１２０２と同様である。この場合、アクティブ領域は、量子井戸の２つのセットに中心付けられる２つのＰ－ｎ接合を含む。量子井戸の各セットは、１つ又は複数の井戸を含むことができるが、一般的には、その数は、障壁井戸によって分離される１量子井戸～４量子井戸である。この場合、量子井戸の各セットは、閉じ込め層によって分離され得る。２つの量子井戸間でＰ－ｎ接合はトンネル接合である。トンネル接合の両側のＰドーピング及びｎドーピングは非常に高く、降伏電圧を下げ、電流が接合を流れることができるようにする。通常、ドーピングは、接合部を通る透過がほぼオーミック特性を持つように選択される。

[0108]図１３は、様々な実装形態による２接合ＶＣＳＥＬのアクティブ領域を表わす。下部ｎ型ミラーが堆積された後、ｎ型閉じ込め層が成長される。次は、障壁層によって分離された１～４個の量子井戸の名目上ドープされないセットである。次に、Ｐドープで始まる閉じ込め層が成長される。閉じ込め層の中間に、トンネル接合が配置され、この場合、Ｐ型ドーピングが１０ｅ^１９／ｃｍ^３以上のドーピングに増大し、その後、高ｎ型ドーピング（１０ｅ^１９／ｃｍ^３以上）に急激に切り換わる。中間閉じ込め層の残りの部分は、低濃度のｎ型ドーピングで成長し、その後に名目上ドープされない量子井戸アクティブ領域が続き、その後に、Ｐ型閉じ込め層とＰ型ＤＢＲが続く。したがって、アクティブ領域は、ｐ－ｎ接合を中心としてトンネル接合によって分離された２つの量子井戸アクティブ領域を有する。トンネル接合の目的は、逆バイアス接合を介して電流を転送するために必要な電圧に起因する過剰なペナルティを伴うことなく逆バイアス接合を電流が流れることができるようにすることである。２つのＰ－ｎ接合により、２つの接合部で正孔と電子とが再結合し、光を生成できる。

[0109]高効率のために、量子井戸層は電界のピークに位置付けられるべきであり、一方、トンネル接合は電界の最小に位置付けられるべきである。これが図１３に示される。上部ミラーと下部ミラーとがアクティブ層を挟む。量子井戸の２つのセットが電界のピークに位置され、順バイアスがかけられたＰ－ｎ接合が量子井戸の各セットを中心に配置され、一方、逆バイアスがかけられたトンネル接合が、２つの量子井戸アクティブ領域間に配置されるとともに、電界の最小にある。これは、トンネル接合での高ドーピングによってもたらされる吸収を最小限に抑えるのに役立つ。

[0110]図１４は、様々な実装形態による様々な量子井戸の伝導帯及び価電子帯構造を示す。図１４０２は、バイアスされていない従来の量子井戸デバイスを表わし、一方、図１４０４は、多接合アクティブ領域のバンド構造を示し、この場合、トンネル接合によって分離されてバイアス下に配置された３つの別個の量子井戸Ｐ－ｎ接合を伴う。十分なバイアスが印加されると、トンネル接合は逆バイアス状態で電流を容易に通過させるが、量子井戸のＰ－ｎ接合には順バイアスがかけられる。

[0111]図１５は、様々な実装形態による単一接合９４０ｎｍＶＣＳＥＬと二重接合９４０ｎｍＶＣＳＥＬとの間の性能を比較するグラフを示す。グラフ１５０２では出力電力対電流、グラフ１５０４では電圧対電流、グラフ１５０６では効率対出力電力について２つの形態が比較される。グラフ１５０２において分かるように、スロープ効率、すなわち、出力電力を入力電流で割った比率は、二重接合ＶＣＳＥＬに関して大幅に高い。単一接合におけるスロープ効率は約１Ｗ／Ａであるが、２接合ＶＣＳＥＬのスロープ効率は約２倍、つまり、２Ｗ／Ａである。一方、グラフ１５０４は、２つの形態の電圧対電流を示す。例えば、単一接合ＶＣＳＥＬを介して１０ｍＡの電流を駆動するのに必要な電圧は２Ｖであるが、二重接合ＶＣＳＥＬを介して１０ｍＡを駆動するのに必要な電圧は３．５Ｖである。最後に、グラフ１５０６では、単一接合ＶＣＳＥＬのピーク電気から光パワーへの変換効率は、９ｍＷの電力損失で約５２％であるのに対し、二重接合ＶＣＳＥＬのピーク効率は、約１５ｍＷのワット損で約５９％であることが分かる。改善された効率は、２つの形態の閾値電流が非常に類似しているとともに二重接合デバイスのスロープ効率が本質的に単一接合形態の２倍であるが電圧上昇が２倍未満であるという事実によって説明できる。電圧は、接合電圧＋抵抗×ミラーを流れる電流の関数である。接合部が２つあるため、接合電圧は２倍になるが、直列抵抗はほぼ同じままである。

[0112]飛行時間ベースの３Ｄ（３次元）センシングなどの用途の場合、ＶＣＳＥＬアレイを、一般に１～１０ナノ秒の範囲の短いパルスを与えるドライバ集積回路（ＩＣ）と組み合わせることができるが、両方ともより短い又はより長い可能性がある。３Ｄ（３次元）飛行時間用途で最適な時間、つまり距離、分解能を得るには、パルスの立ち上がり時間をできるだけ短くすることが重要である。図１６は、様々な実装形態によるＶＣＳＥＬ及び集積ドライバを伴う照明モジュールを示すブロック図である。幾つかの実装形態において、照明モジュールは、特定の光パターン又は視野を作り出す光学素子を含む。図１６に示すモジュールにおいて、光学素子は、通常は円形のビームを長方形の視野に変換するディフューザである。別の機能は、ＶＣＳＥＬの出力を監視して光学素子が何らかの形で損失又は損傷しているかどうかも検出する光検出器（ＰＤ）を組み込むことである。光は、ディフューザ又はウインドウから光検出器に至るまで反射又は散乱され得る。照明モジュール１６０２はＶＣＳＥＬと隣り合う光検出器を示し、両方ともドライバから離れているが、照明モジュール１６０４は、ドライバに組み込まれた光検出器と、ドライバの上に実装されたＶＣＳＥＬチップとを示す。

[0113]性能を向上させるために、コンデンサ及び抵抗などの他の受動素子をモジュールに組み込むことができる。これらの素子を全てハウジングに組み込むことができ、この場合、透明なガラス又は光学素子が、モジュールから光が出ることができるようにするウインドウとして組み込まれる。モジュールのベースは、プリント回路基板、リードフレーム、セラミックサブマウント、又は機械的な支持と電気信号ルーティングとを行なう任意の他の基板であってもよい。半導体チップ（ＶＣＳＥＬ、光検出器、ドライバ集積回路）及び受動電気構成要素に対する電気的接続は、ワイヤボンド、基板に対するバンプボンディング、又はデバイス間の直接ワイヤボンディング若しくはバンプボンディングによって行なわれる。

[0114]ＶＣＳＥＬダイは、ナノ秒範囲のパルスをＶＣＳＥＬに与えるドライバＩＣに電気的に接続することができる。シリコンＣＭＯＳ又は高出力ＧａＮＦＥＴに基づくものを含め、幾つかのレーザドライバキテクチャが利用可能である。多くの場合、ドライバとレーザの個々のスイッチング速度は数ＧＨｚを超えるが、システムの応答は２つの構成要素の相互接続によって制限される。ＶＣＳＥＬの応答時間（つまり、光パルスの立ち上がり時間）は、電気パルスの立ち上がり時間、ＶＣＳＥＬチップの寄生（容量と抵抗）、及びドライバとＶＣＳＥＬとの間の接続方法に起因するインダクタンスの影響を受ける。特に大電流では、接続方法のインダクタンスが支配的となる場合がある。例えば、インダクタンスは、１つ又は複数のワイヤボンド、サブマウントを通過するトレース、或いはドライバ又はサブマウントへのバンプボンドの取り付けに起因し得る。単一接合ＶＣＳＥＬと二重接合ＶＣＳＥＬとの立ち上がり時間を推定して比較するためにＳＰＩＣＥシミュレーションが行なわれた。図１７は、様々な実装形態による単一接合ＶＣＳＥＬ及び二重接合ＶＣＳＥＬの等価回路推定を示す。回路図１７０２は、単一接合ＶＣＳＥＬにおける等価回路推定を示し、一方、回路図１７０４は、二重接合ＶＣＳＥＬにおける等価回路を示す。相互接続インダクタンスは０．２ナノヘンリーと仮定され、ＶＣＳＥＬアレイの抵抗は０．２５オームと仮定された。比較を行なうために、同じ量の光出力電力をもたらす２つの形態に関して駆動条件を仮定した。単一接合ＶＣＳＥＬの場合、４Ａの駆動電流が想定され、一方、二重接合ＶＣＳＥＬの場合、スロープ効率が約２倍高いため、２Ａの駆動電流が想定された。

[0115]インダクタ及びＶＣＳＥＬも通る電流の過渡応答は、ｄＩ／ｄｔ＝Ｌ_ｓ／Ｖ_Ｌとして定義され、ここで、Ｌ_ｓはインダクタンスであり、Ｖ_Ｌは供給電圧である。したがって、スイッチング速度は、インダクタンスを最小限に抑えるか又は利用可能な供給電圧を増やすことによって最適化できる。しかしながら、多接合ＶＣＳＥＬは、回路の速度を上げるための別のアプローチを与える。図１８に示すように、システムの全応答は、ｄＰ／ｄｔ＝ｄＰ／ｄＩ＊ｄＩ／ｄｔによって特徴付けられる。ＶＣＳＥＬ閾値を超えるバイアス条件を考慮すると、ｄＰ／ｄＩ＝η_ｓｌ（スロープ効率）となるため、応答はｄＰ／ｄｔ＝η_ｓｌ＊Ｌ_ｓ／Ｖ_Ｌになる。単一接合ＶＣＳＥＬの場合、最大スロープ効率は１００％の微分量子効率に制限されるが、多接合ＶＣＳＥＬの場合、微分量子効率は１００％を大幅に超える可能性がある。ｎ段における最大スロープ効率は、η_ｓｌ＝ｎ／λ＊１．２４［Ａ＊ｕｍ／Ｗ］になる。立ち上がり時間は、多接合ＶＣＳＥＬの段数に比例して減少する。さらに、ＶＣＳＥＬの動作に必要な総電流がより少ない場合、モジュール内の他の寄生素子に起因する抵抗損失も比例して減少し、その結果、システムの効率が向上する。

[0116]図１９は、図１７の等価回路を使用したＳＰＩＣＥシミュレーションの結果を示す。プロットは、発光の立ち上がり時間に対応する、各タイプのデバイスを流れる電流の立ち上がり時間を示す。電流が最大値の２０％から最大値の８０％になるまでの立ち上がり時間が、形態のタイプごとに示される。単一接合ＶＣＳＥＬ（上の曲線）の場合、２０／８０立ち上がり時間は４１６ピコ秒と推定され、二重接合ＶＣＳＥＬ（下の曲線）の場合、推定立ち上がり時間は１３４ピコ秒である。したがって、図１９は、飛行時間用途又はＬｉＤＡＲ用途のために二重接合ＶＣＳＥＬを使用する利点を示す。必要な電流が減少すると、立ち上がり時間が大幅に短縮され、深度分解能が向上する。

[0117]電圧が５ボルト未満の範囲に制限される可能性がある消費者用途の場合には、二重接合ＶＣＳＥＬ形態が、適するとともに、３Ｄ（３次元）センシングにおける距離分解能を改善するためのより速い立ち上がり時間の利点をもたらすことができ、また、チップ面積当たりの電力がより高くなるか、或いは一定レベルの出力電力に対してチップ面積がより小さくなるという利点も得られる。ＬｉＤＡＲ用途の場合、三重接合又はそれを超える接合を使用すると、面積当たりの出力電力をさらに高めることができ、速い立ち上がり時間とそれに伴う距離分解能の向上という同じ利点が得られる。ＬｉＤＡＲ用途の場合、ＶＣＳＥＬダイに電気パルスを与えるための１つ又は複数のドライバ回路と共に、複数の多接合ＶＣＳＥＬチップアレイをモジュールに組み込むことができる。

[0118]非常に高電力のシステムでは、幾つかのＶＣＳＥＬアレイを直列又は並列に接続して、ドライバの最適負荷に正確に一致するように必要な電圧及び電流を調整することができる。相互接続は、単一のＶＣＳＥＬチップ内で行なうことも、複数のチップを回路基板、サブマウント、又は直接にドライバ自体に並べることによっても行なうことができる。図２０は、様々な実装形態による直列に接続された３つのＶＣＳＥＬの回路図２０００を示す。回路図２０００では、ＶＣＳＥＬの３つのセットが直列に接続されるが、各セットは２つの三重接合ＶＣＳＥＬを並列に含む。一般に、並列及び直列のＶＣＳＥＬの任意の組み合わせが想定し得る。

[0119]多接合形態は、上面発光ＶＣＳＥＬ又は底面発光ＶＣＳＥＬの両方で開発することができ、ＶＣＳＥＬに適した任意の波長で実装することもできる。これは、ＩｎＰシステムに基づく長波長（＞１ミクロン）ＶＣＳＥＬ、ＡｌＧａＡｓ／ＧａＡｓ／ＩｎＧａＡｓ材料系に基づく近赤外ＶＣＳＥＬ（７５０ｎｍ～１１００ｎｍ）ＶＣＳＥＬ、ＡｌＧａＡｓ／ＩｎＧａＰ材料系に基づく赤色ＶＣＳＥＬ、及びＡｌＧａＮ／ＧａＮ／ＩｎＧａＮ材料系に基づく青及び緑のＶＣＳＥＬを含む。

[0120]図１６は、光学素子及びドライバＩＣを含むモジュールに組み込まれているＶＣＳＥＬを示すが、ＶＣＳＥＬは、パッケージに光学素子が含まれていてもいなくても、単純な第１レベルのパッケージで提供され、ボード上でドライバＩＣと一体化されていてもよい。光学素子は、ＶＣＳＥＬチップ自体に直接組み込むこともできる。

共通アノードＶＣＳＥＬアレイ
[0121]図２１は、２つのＶＣＳＥＬダイオードが示されるのを除き、先に図１２に示した従来技術の共通カソードＶＣＳＥＬ２１０２を示す。ＶＣＳＥＬ２１０１の底部を発端として、ｎドープ基板へのｎ金属接点がある。約６５０ｎｍから１０６０ｎｍの範囲のＶＣＳＥＬ波長の場合、この基板はＧａＡｓである可能性が最も高いが、他の波長範囲ではIｎＰ又はＧａＮの可能性もある。基板の上部には、異なる屈折率を持つ２つの異なる組成の交互層から構成されるｎドープＤＢＲミラー層がエピタキシャル堆積される。例えば、２つの層は、ＧａＡｓ及びＡｌＡｓ又は三元ＡｌＧａＡｓの異なる組成となり得る。これに量子井戸ベースのダイオード接合が続く。ミラーの上部にはｎドープされたスペーサ層があり、その後に名目上ドープされない多重量子井戸が続き、さらにＰドープされたスペーサ層が続く。このアクティブ領域の上に、同様にＧａＡｓ、ＡｌＡｓ又はその三元ＡｌＧａＡｓから構成されるＰドープＤＢＲミラーが成長される。Ｐドープ層への金属接点が、構造体の上に堆積されてパターン化される。２つのダイオードが図２１に示され、この場合、各ダイオードの周りでメサがエッチングされ、このメサは、下部のｎドープミラーまで達し、したがってダイオードのＰ側を分離している。他の層よりもアルミニウム組成の高い１つの層（ＡｌＡｓ又はＡｌＧａＡｓを含む非常に高いアルミニウム）が構造内で成長される。各ダイオードの周りでメサをエッチングした後、構造を蒸気に晒すと、結果として、この高アルミニウム含有層がＡｌ_２Ｏ_３に変換される。酸化プロセスは、メサの中央に開口を残すように制御される。酸化物は絶縁性であるため、メサの中心に電流の流れを閉じ込める電流アパーチャがもたらされる。図２１０４は、ＶＣＳＥＬ２１０２の回路レイアウトを表わし、それらが共通カソードを共有するが別個のアノード接点を有することを示している。

[0122]図２２は、様々な実装形態による共通アノードＶＣＳＥＬ２２０２を示す。構造は前と同じように、基板のｎ型材料への金属接点から始まる。これは、先と同様に、ｎドープされたＤＢＲミラー積層体を伴って続く。ｎドープされたスペーサ層が続くが、その後トンネル接合が成長される。トンネル接合は、ｎスペーサ層のすぐ上に非常に高濃度にドープされたｎ型層を含み、その後に非常に高濃度にドープされたＰ型層が続く。トンネル接合の高濃度にドープされたＰ層の隣には、Ｐ型スペーサ層が成長し、その後に名目上ドープされていない多重量子井戸が続き、その後にｎドープされたスペーサ層が続く。発光接合がｎ－Ｐである（すなわち、最下層がｎドープされ、最上層がＰドープされている）ＶＣＳＥＬ２１０２と比較すると、ＶＣＳＥＬ２２０２では、発光接合が逆になって、その時点でＰ－ｎ接合となる。ｎスペーサ層の上にｎ型ＤＢＲミラーを成長させ、これらのｎ型層へのオーミック接点を形成する金属を上面に堆積させてパターン化する。先と同様に各ダイオードの周りでメサがエッチングされ、先と同様に高アルミニウム含有層を酸化して電流アパーチャを形成することにより、電流閉じ込めが行なわれる。

[0123]図２２０４は、ＶＣＳＥＬ２２０２の回路レイアウトを表わす。この構造では、接合のＰ側が共通アノードとして互いに結び付けられるように、接合が反転されている。多重量子井戸接合を順バイアスで動作させて発光させると、トンネル接合が逆バイアスになる。トンネル接合には動作時に逆バイアスがかけられるが、ドーピングのレベルが非常に高いため、接合のブレークダウン電圧が非常に低くなり、逆バイアス下でのトンネル接合を通る電流の伝送が本質的にほぼオーミックに見える。トンネル接合の機能は、電流がｎ型基板とｎ型ミラーとを通って接合のＰ側に流れることができるようにすることである。この構造により、形態がｎドープ基板上に構築されたままとなり得るが、デバイスの製造は従来のＶＣＳＥＬの製造とほぼ同じである。ｎ型ドーピングのキャリア吸収がＰ型ドーピングのキャリア吸収よりも少なく、その結果、損失がより低くなって効率がより高くなり得るという点で、ｎドープされた上部ミラーには利点もある。

[0124]図２３は、様々な実装形態による別の共通アノードＶＣＳＥＬ２３０２を示す。ＶＣＳＥＬ２３０２では、トンネル接合が下部ミラーのより深くに移動される。この場合、再び下から上に向かって、金属接点が構造の基板側に堆積され、基板がｎ型にドープされる。下部ミラーの途中でトンネル接合が作成され、ここでも高いｎ型ドーピングとそれに続く高いＰ型ドーピングが行なわれる。下部ミラーの残りの部分は、Ｐ型ドーピングで成長される。トンネル接合を下部ミラーに配置すると、部分的にＰ型で部分的にｎ型の下部ＤＢＲが得られる。Ｐドープされたスペーサが成長し、続いて名目上ドープされていない多重量子井戸アクティブ層、及びｎ型スペーサが成長される。図２２の場合のように、上部ミラーはここでｎ型にドープされ、金属接点がこの構造の上面に堆積されてパターン化される。先と同様に、各ダイオードの周囲でトレンチがエッチングされ、酸化によってキャリア閉じ込め層が作成される。対応する等価回路が図２３０４に示される。この場合、トンネル接合は２つのダイオードによって共有される。これにより、抵抗がさらに減少し、光が生成されるアクティブ領域から高濃度にドープされた層が除去され得るが、アクティブ領域に近いＰドープされたミラー層が犠牲になる。

[0125]図２４は、様々な実装形態によるさらに別の共通アノードＶＣＳＥＬ２４０２を示す。この場合、トンネル接合は、基板の上に成長したバッファ層に移動される。ｎ型ＧａＡｓの上に、任意選択的なｎ型バッファを成長させ、続いて高濃度にドープされたｎ型層、高濃度にドープされたＰ型層を成長させてトンネル接合を形成し、その後、Ｐドープされた下部ＤＢＲミラーが続く。先と同様に、アクティブ領域は、Ｐスペーサ、名目上ドープされていない多重量子井戸アクティブ領域、ｎ型スペーサ、ｎドープされた上部ＤＢＲミラー、及び上部金属接点を含む。等価回路図が図２４０４に示され、これは図２３０４と同等に見えるが、抵抗値の定量的な値は多少異なり得る。

[0126]図２２～図２４は、上面発光のＶＣＳＥＬ構造、すなわち、光がＶＣＳＥＬの上面から放出されるＶＣＳＥＬ構造を示す。図２５は、様々な実装形態による「底面発光」ＶＣＳＥＬ２５０２、すなわち、底面基板を通して発光するように設計されたデバイスの構造を示す。この場合、半導体層及び等価回路は、図２２のＶＣＳＥＬ２２０２と同じである。しかしながら、エピタキシャル層は、基板を通じた発光に有利になるように選択される。このことは、ＧａＡｓ基板における光の吸収を最小限に抑えるために、発光波長が８７０ｎｍよりも大きくなければならず、９３０ｎｍ以上であることが好ましいことを意味する。このことは、多重量子井戸が８７０ｎｍ以上で光を放出するように設計されたＩｎＧａＡｓ組成であってもよいことを意味する。また、ＤＢＲミラーの周期数は、上部ＤＢＲミラーの反射率が高くなる一方で下部ミラー（基板に最も近い）の反射率が僅かに低くなることにより基板側からの放出が強化されるように選択される。放出は基板を通して行なわれるため、上部の金属接点はＶＣＳＥＬメサを完全に覆うことができるが、下部の金属接点はパターン化されて、光が下部から放出されるようにウインドウが開いたままになる。図２５０４は、ＶＣＳＥＬ２５０２の回路レイアウトを表わす。

[0127]図２６は、様々な実装形態による別の底面発光共通アノードＶＣＳＥＬ２６０２の概略形態を示す。ｎドープ基板はＶＣＳＥＬの厚さと比較して比較的厚いため、ドープ基板の残留自由キャリア吸収は全体の効率を著しく低下させる可能性がある。ＶＣＳＥＬ２６０２では、構造がドープされていない基板上に堆積される。この場合、下部ミラーの下方又は下部ミラー内のいずれかに、ドープされたバッファ層を成長させることができる。この層は、この層に対して金属接点を形成できるようにするべく十分なドーピングを伴って十分に厚い。下部ＤＢＲｎドープミラーの残りの部分を成長させ、続いてトンネル接合、Ｐドープスペーサ、多量子井戸アクティブ領域、ｎドープスペーサ、及び上部ｎドープＤＢＲミラーを成長させる。この場合、メサは、このバッファ層に到達するのに十分な深さまでエッチングする必要があり、これにより、エッチングされた領域の底部に金属接点が堆積され、接合のアノード側への接点が形成され得る。光は底部を通じて放出されるため、上部の金属はＶＣＳＥＬメサを完全に覆うことができる。図２６０４は、ＶＣＳＥＬ２６０２の回路レイアウトを表わす。

[0128]幾つかの実装形態において、ＶＣＳＥＬ２６０２は、スペーサ層及びトンネル接合を成長させる直前に、基板の上及び下部ミラーの下にバッファ層を成長させることによって、又はバッファ層を下部ミラーの上に配置するために、変化させることができる。幾つかの実装形態では、バッファ層を除去することができ、メサがｎドープ金属ミラーへとエッチングされ、それにより、これらの層に直接電気的接触が行なわれる。

[0129]共通アノードアレイを作成するための上記のアプローチは、多接合ＶＣＳＥＬと組み合わせることもできる。前述のように、多接合ＶＣＳＥＬは、光を生成するための２つ以上のＰ-ｎ接合を含み、アクティブ領域間にトンネル接合を配置することによって電流を再循環させることができる。そのような多接合ＶＣＳＥＬの例は、図１２のＶＣＳＥＬ１２０４である。前述のように、二重接合ＶＣＳＥＬは、下部金属接点、ｎドープ基板、及びｎドープＤＢＲ下部ミラーから開始することができる。これに、スペーサ層、多量子井戸アクティブ領域、及びＰドープスペーサが続く。トンネル接合は、高濃度にドープされたＰ型層に続き、その後、高濃度にドープされたｎ型層が続き、これらの２つの層がトンネル接合を形成する。別のｎドープスペーサ層の後に、名目上ドープされていない多重量子井戸の第２のセット及び別のＰドープスペーサ層が続く。その後、ＰドープＤＢＲ上部ミラーが成長し、金属接点層が堆積されてパターン化される。動作時、２つの多重量子井戸接合に順バイアスがかけられ、電子と正孔とが結合して発光する。トンネル接合には逆バイアスがかけられ、このトンネル接合は、ドーピングが高いためブレークダウン電圧が低く、そのため、電流がほぼオーム特性で通過できるようにする。したがって、キャリアは再循環される場合がある。この構造の性能が図１５で提示された。この構造は、飛行時間センサのような用途におけるアレイの速度性能も向上させ得る。ＶＣＳＥＬアレイに大電流を駆動する場合、パッケージのインダクタンスによって速度が制限される場合があるが、特定の出力電力に必要な電流が減少すると、光出力電力の立ち上がり時間が速くなる場合がある。電流に対する出力電力をさらに増大させるために、トンネル接合によって分離されたさらなる接合を追加することができる。

[0130]今しがた説明した多接合ＶＣＳＥＬは、共通アノードアレイを作成するように設計することもできる。図２７は、様々な実装形態による共通アノードＶＣＳＥＬアレイ２７０２を示す。ＶＣＳＥＬアレイ２７０２の層を下から上に説明すると、基板サイズ上の金属接点から始まる。基板はｎ型にドープされ、ｎドープＤＢＲ下部ミラーが基板上に堆積される。次に、ｎドープされたスペーサが続き、その後に高濃度にドープされたｎ層で構成されるトンネル接合が続き、その後に高濃度にドープされたＰ層が続く。Ｐスペーサ層が次に来て、名目上ドープされていない多重量子井戸アクティブ層、そしてｎドープされたスペーサが続く。第２のトンネル接合が続き、その後、Ｐドープされたスペーサ、第２の名目上ドープされていない多重量子井戸アクティブ領域、及びｎドープされたスペーサが続く。上部ＤＢＲミラーはｎドープされ、上面に金属接点が堆積されてパターン化される。こうして、２つのトンネル接合は、２つの多量子井戸ｎ-Ｐ接合アクティブ領域を受け入れ、上部と下部の両方のＤＢＲをｎ型にドープしてセグメント化されたアレイを共通アノード形態で駆動できるようにする。図２７０４は、ＶＣＳＥＬアレイ２７０２の回路レイアウトを表わす。

[0131]接合ごとにトンネル接合及び別のＰ－ｎ接合量子井戸領域を追加することによって、さらなる接合（３つ以上）をＶＣＳＥＬアレイ２７０２に追加することができる。基板に最も近いトンネル接合の位置に関する変形例は、図２２～図２４に記載されるように、多接合の場合にも同様に適用することができる。

[0132]多接合共通アノードセグメント化ＶＣＳＥＬアレイも、底面発光形式で製造することができる。図２８は、様々な実装形態による底面発光共通アノードＶＣＳＥＬアレイ２８０２を示す。ＶＣＳＥＬアレイ２８０２は半絶縁基板上に堆積させることができる。ｎドープされたバッファ層が、下部ミラー内で成長したものとして示されており、ｎ型にドープされる。次に、各ダイオードの周囲のメサをこの層までエッチングし、金属接点を堆積させてパターン化することができる。前述のように、バッファ層は、下部ミラーの下、ミラー内、又は下部ミラーの上に堆積することができる。図２８０４は、ＶＣＳＥＬアレイ２８０２の回路レイアウトを表わす。

[0133]従来のＶＣＳＥＬはＰ型材料で終わる。一般に、エピタキシャル層構造の最上面の材料は、高濃度にドープされたＰ型であり、堆積された金属層に電流が容易にトンネリングすることができる。しかしながら、このアプローチは、一般に、表面のｎ型ＧａＡｓ又はＡｌＧａＡｓにはあまり効果的ではない。必要な高ドーピングを達成することはより困難である。オーミック挙動を確保するために表面に金属間化合物層を拡散又は形成する金属積層体を使用することができる。しかしながら、これらの反応は信頼性の問題につながる可能性がある。別のアプローチは、合金化プロセスを必要とせずに良好なオーム接触を可能にする、構造の上面に比較的高濃度にｎ型ドープされたIｎＧａＡｓ層を挿入することにより、ＧａＡｓ層の表面と金属との間の電位を下げることである。IｎＧａＡｓ層は、上部ＤＢＲへのｎ金属拡散を防ぐ。これは、図２９のＶＣＳＥＬ２９０２に示されており、この図２９は、パターン化された金属接点の下に位置する上面上のＩｎＧａＡｓ層を示す。しかしながら、ＩｎＧａＡｓ層は、この層における光吸収を避けるために、ＶＣＳＥＬの発光面からエッチング除去される。

[0134]図３０は、様々な実装形態によるｎドープされた最上層を有する底面発光ＶＣＳＥＬ３００２を示す。ＶＣＳＥＬ２９０２と同様に、ＶＣＳＥＬ３００２の最上層は、ＩｎＧａＡｓ接点層であってもよい。この場合、光は基板側を通じて放出されるため、上部接点金属及びIｎＧａＡｓ接点層がメサ全体を覆う。このバージョンでは、基板が非導電性であり、アノード側接点は、ドープされたバッファ層までエッチングして図２６を参照して説明したように接点を堆積してパターン化することによって作られる。

集積ＨＢＴを伴うＶＣＳＥＬ
[0135]２つのｎ型ミラー及びトンネル接合を伴う前述のダイオード構造は、ｎ－ｐ－ｎＨＢＴと一体化することによって３端子デバイスに組み込むこともできる。図３１は、様々な実装形態による集積ＨＢＴを伴う共通アノードＶＣＳＥＬ３１０２を示す。ＶＣＳＥＬ３１０２は、図２２に関して説明したＶＣＳＥＬ２２０２と同様である。前述のように、底部から始まる層は、下部金属接点、ｎドープＧａＡｓ基板、ｎドープミラー、ｎスペーサ層、トンネル接合、酸化物アパーチャを含むＰスペーサ、名目上ドープされていない多重量子井戸アクティブ領域、ｎスペーサ、及びｎドープＤＢＲ上部ミラーを含む。しかしながら、この表面の上にはＮＰＮＨＢＴ構造がある。ＶＣＳＥＬ３１０２が約９００ｎｍを超える波長で発光するように設計される場合、この構造は、ＮドープＧａＡｓコレクタ層、ｐ^＋ＧａＡｓベース層、ｎドープIｎＧａＰエミッタ層、ＧａＡｓキャップ層、及び非合金接点層として機能するｎドープＩｎＧａＡｓ層を含んでもよい。酸化物電流閉じ込め層を形成できるように、ＶＣＳＥＬダイオードの周囲をより大きい直径でエッチンする。ｎドープＩｎＧａＰエミッタ層、ＧａＡｓキャップ、及びｎ^＋ドープＩｎＧａＡｓ接点層の周りにより小さいメサがエッチングされる。ｐ^＋ＧａＡｓベース層の上にＰ型金属接点が作成され、IｎＧａＡｓ接点層上にエミッタ金属コンタクトが堆積されてパターン化される。IｎＧａＡｓ接点層もチップ上面の発光領域からエッチング除去され、光がこの層に吸収されないようになっている。

[0136]図３１０４は、集積ＨＢＴを伴うＶＣＳＥＬ３１０２の回路レイアウトを表わす。ＨＢＴのベース接点への電圧を制御することにより、ＨＢＴはスイッチとして機能し、ＶＣＳＥＬに流れる電流をオン／オフする。アレイでは、このスイッチ機能により、アレイ内のＶＣＳＥＬのアドレス指定が可能になる場合がある。また、集積は、ＶＣＳＥＬデバイスを通る高電流のスイッチングを制御するＨＢＴベースに印加されるより低い電圧により、ＶＣＳＥＬのスイッチング速度を改善するのを助けることもできる。

[0137]図２２～図３０で前述したバリエーションをＨＢＴと一体化された構造に組み込むこともできる。例えば、図３２は、様々な実装形態による集積ＨＢＴを伴う底面発光ＶＣＳＥＬ３２０２を示す。これは、図３１に示されるような集積ＨＢＴと図２６に示されるような底面発光ＶＣＳＥＬ形態との組み合わせであってもよい。接点用のバッファ層が下部ｎ型ミラーに含まれ、ＶＣＳＥＬダイオードメサエッチングがこの層までエッチングされる。ＶＣＳＥＬへの接点として、また、効果的にＨＢＴコレクタ接点として機能する金属は、この層上に堆積されてパターン化される。

[0138]多接合形態は、上面発光ＶＣＳＥＬ又は底面発光ＶＣＳＥＬの両方で開発することができ、ＶＣＳＥＬに適した任意の波長で実装することもできる。これには、IｎＰ系に基づく長波長（＞１ミクロン）ＶＣＳＥＬ、ＡｌＧａＡｓ／ＧａＡｓ／ＩｎＧａＡｓ材料系に基づく近赤外ＶＣＳＥＬ（７５０ｎｍ～１１００ｎｍ）ＶＣＳＥＬ、ＡｌＧａＡｓ／ＩｎＧａＰ材料系に基づく赤色ＶＣＳＥＬ、及びＡｌＧａＮ／ＧａＮ／ＩｎＧａＮ材料系に基づく青及び緑のＶＣＳＥＬが挙げられる。

[0139]図３１は、共通アノード用に設計されたＶＣＳＥＬとＮＰＮヘテロ接合バイポーラトランジスタ（ＨＢＴ）との一体化を示すが、ＨＢＴは共通カソードＶＣＳＥＬに組み込むこともできる。図３３は、様々な実装形態による集積ＨＢＴを伴う共通カソードＶＣＳＥＬ３３０２を示す。下から始めて、下面に金属接点があり、次に、多くの場合にｎ型ドーピングを有するＧａＡｓ基板がある。基板の上には、ｎ型ＤＢＲミラーがあり、その後に量子井戸アクティブ領域が続く。このアクティブ領域は、障壁層によって分離された量子井戸を含む複数の層で構成され、量子層及び障壁層の両側にスペーサ層がある。アクティブ領域の上には、ＰドープされたＤＢＲがある。このＤＢＲ内には、通常、高い割合のＡｌを含む層があり、この層は、その後に酸化され、それを（ほぼ）ＡｌＡｓから電流閉じ込め層を形成する絶縁酸化アルミニウム層に変換する。この層は、完全には変換されず、それにより、電流が流れ得る導電領域が残る。

[0140]上部Ｐドープされたミラーの上の層は、ＨＢＴのコレクタ層であり、一実施形態ではＰ型にドープされる。コレクタの上には、ｎドープされたベース層があり、その後にＰドープされたエミッタ層が続く。この構造では、メサがエッチングされてベース層が露出し、金属接点がベース層及びエミッタ層の両方に堆積される。この実装形態では、ＶＣＳＥＬからの光が層と構造の上部の放出ウインドウとを通過し、この放出ウインドウが透明な誘電体層によって保護され得る。構造からの効率的な放出を実現するために、コレクタ、ベース、及びエミッタ層の厚さは、合計で、光学的にλ／４の奇数倍の厚さの層になるはずである。エミッタ層、ベース層、及びコレクタ層の組成は、放出された光の吸収を引き起こさないように選択する必要がある。例えば、９４０ｎｍで発光するＶＣＳＥＬの場合、層はＧａＡｓ／ＡｌＧａＡｓ／ＡｌＡｓ材料系の殆どの組成を含むことができる。しかしながら、８５０ｎｍで発光するＶＣＳＥＬの場合、ＧａＡＳ層は使用できず、発光は全て、ＧａＡｓの吸収を避けるために十分に高いＡｌ含有量のＡｌＧａＡｓ層でなければならない。これは、通常、ｘが０．１２以上のＡｌ_ｘＧａ_１－ｘＡｓの組成を意味する。或いは、ＧａＡｓ層を十分に薄くして、又は光定在波のヌルに配置して、これらの層を透過する出力光の吸収を制限することができる。

[0141]図３３０４は、ＶＣＳＥＬ３３０２の回路レイアウトを表わす。下部カソードが接地され、電圧がエミッタと接触する上部金属に印加されると、エミッタ層、ベース層及びコレクタ層は、ＶＣＳＥＬダイオードと直列のＰＮＰトランジスタを形成する。エミッタに電圧を印加し、トランジスタのベース層へのバイアスを制御することで、ＶＣＳＥＬを流れる電流のオンとオフを切り替えることができる。例えば、共通カソードを伴う一連のＶＣＳＥＬと、各ＶＣＳＥＬのベースへの別個の接点を除き全てのエミッタを接続する金属接点とが存在し得る。バイアスが１つのベースに印加される場合、対応するＶＣＳＥＬがオンになるが、残りのＶＣＳＥＬはオフのままである。

[0142]図３１に示されるように、ＨＢＴは、ＮＰＮになるように設計可能であり、この場合、共通アノードで駆動できるように２つのｎミラーを伴って設計される図３１のＶＣＳＥＬ構造に対して、より自然にインタフェース接続できる。下部Ｐミラー及び上部ｎミラーを伴うＰ型基板上に成長させることによってＶＣＳＥＬが反転されるのも自然なアプローチである。図３３に示される従来のＶＣＳＥＬ構造と組み合わせれば、電流がＶＣＳＥＬを通って流れることができるようにするべく、コレクタ層とＶＣＳＥＬアクティブ領域との間の高濃度にドープされたｎ－Ｐトンネル接合が必要とされる。この構造は、図３１に示したように、ＶＣＳＥＬが底面発光するように設計することができる。その場合、エミッタ層に接触する金属は上部メサを完全に覆うことができ、また、下部金属に開口を作成して、光を放出できるようにすることができる。この場合、上部ミラーはほぼ１００％反射し、ＨＢＴの組成と厚さは非吸収性で特定の厚さである必要がなくなる。これは、光がそれらを透過しなくなるためである。第４のバリエーションでは、ＨＢＴ構造は、ＤＢＲ構造の一方又は他方の中に配置することもできる。場所によっては、ミラーの反射率を維持して吸収源を作成しないように、厚さ、ドーピング、及び組成を慎重に制御する必要があるかもしれない。

[0143]図３４は、様々な実装形態による集積ＨＢＴを伴うＶＣＳＥＬアレイ３４００を示す。積層体内のＨＢＴ構造とＶＣＳＥＬとの一体化を使用して、ＶＣＳＥＬの２次元アレイのアドレス可能性のためのアプローチを作成することができる。このレイアウトは、チップの底部に共通接点が作られていることを前提としている。上面では、行内の全てのＨＢＴ／ＶＣＳＥＬ（Ｅ１～Ｅ７）のエミッタが、行内の全てのＶＣＳＥＬのエミッタ層に接触する金属と同じエミッタ相互接続金属を共有する。列（ｂ１～ｂ８）内の全てのＨＢＴのベース層は、列内の各ＨＢＴ／ＶＣＳＥＬにおけるベース層と接触する共通ベース金属相互接続部と接続される。１つのエミッタ行と１つのベース列とがアクティブにされれば、２つの交点にあるＶＣＳＥＬが点灯する。１つのベース列と複数のエミッタラインとがアクティブにされると、ベース列内の複数のＶＣＳＥＬが発光する。エミッタ及びベースラインのアクティブ化を組み合わせて、他のパターンを作成することもできる。

[0144]図３５は、様々な実装形態による集積ＨＢＴを伴うＶＣＳＥＬアレイの回路図３５０２及び側面図３５０４を示す。図３５は、２Ｄ（２次元）マトリックス実装のために接続がどのように行なわれるかについての詳細を与える。共通エミッタ行におけるＶＣＳＥＬがどのように接続されるか（Ｖ１及びＶ２）及び共通ベース列におけるＶＣＳＥＬがどのように接続されるか（Ｖ２及びＶ３）を示すために３つのＶＣＳＥＬが図３５に示されるが、一般に、任意の数のＶＣＳＥＬが同じ態様で接続され得る。各ＶＣＳＥＬは、層の同じセット、つまり、下部金属、基板、下部ミラー、アクティブ量子井戸領域、キャリア閉じ込め用の酸化層、上部ミラー、コレクタ、ベース、エミッタ、及び上部メタライゼーションを有し得る。ＢＣＢ／ポリと書かれた領域は、キャリア閉じ込め層の酸化プロセスが生じ得るようにするべく作成されたエッチング領域である。次に、ベンゾシクロブテン（ＢＣＢ）やポリイミドなどのポリマー材料をそれに充填して、ウエハを再平坦化する。ベース層の最上部までエッチングが行なわれ、オーム接点が堆積され、次に上面エミッタ層に金属オーム接点が作られる。列内の全てのベース層を接続する相互接続金属を堆積することができる。この相互接続は、相互接続金属が全てのエミッタ層を垂直方向に接続できるように、さらなるＢＣＢ層又はポリイミドによって覆うことができる。

[0145]図３６は、様々な実装形態による集積ＨＢＴを伴うＶＣＳＥＬアレイのマスクレイアウトを示す。ベースメサと書かれた領域は、電流閉じ込め層の酸化が行なわれ得るように酸化層までエッチングが行なわれる境界を示す。エミッタメサは、半導体ベースに到達するためにエッチングが行なわれる場所と、ベースメタルが堆積される可能性がある場所とを示す。両方のメサはポリマー平坦化層によって覆われるため、エミッタ相互接続金属は、ベース金属接点を横切って堆積することができる。

[0146]ＨＢＴが組み込まれたＶＣＳＥＬは、様々な方法で使用することができる。例えば、前述のように、そのようなＶＣＳＥＬは、選択されたパターンのＶＣＳＥＬをオンにするアレイスイッチマトリクスを作成するために使用されてもよい。別の例では、ＨＢＴは、高速スイッチングを可能にする集積ドライバとして使用することができる。別の例では、ＨＢＴは、アレイ内の分散ドライバとして使用することもできる。ドライバを各ＶＣＳＥＬに配置することにより、アレイ全体を高速でオンにすることができる。

[0147]図３７は、様々な実装形態による集積ＨＢＴを伴うＶＣＳＥＬアレイ３７００の一例を示す。製造プロセスの一例をＶＣＳＥＬアレイ３７００について以下に説明するが、そのようなアレイの製造は、以下に説明するパラメータに限定されない。当業者であれば分かるように、製造プロセスの変形が本明細書で企図され得る。

[0148]この例では、ＶＣＳＥＬアレイ３７００のエピタキシャル構造を、６３０ｎｍ～１０６０ｎｍの範囲の波長に関してｎドープＧａＡｓ基板上に成長させることができる。次にｎドープＤＢＲを成長させ、続いて発光用の量子井戸を含むｎ-ｉ-Ｐドープアクティブ領域を成長させ、次にＰドープミラー、ＨＢＴを形成する層を成長させる。これには、最初に、Ｐドープされたコレクタ、ｎドープされたベース、及びＰドープされたエミッタが挙げられる。この波長範囲では、ＤＢＲ層及びＨＢＴ層は、Ａｌ_ｘＧａ_１－ｘＡｓ又はＩｎＡｌＧａＰの様々な組成を含むことができる。６３０ｎｍ～７００ｎｍの発光の場合、量子井戸と他のアクティブ領域層は、IｎＡｌＧａＰ材料系に由来する可能性がある。７００ｎｍ～８６０ｎｍの場合、アクティブ領域層はＡｌＧａＡｓ材料を含むことができ、８７０ｎｍ～１０６０ｎｍでは、量子井戸はＡｌＧａＡｓ又はＧａＡｓＰスペーサ層を伴うＩｎＧａＡｓを含むことができる。６３０ｎｍ未満及び１０６０ｎｍを超える波長も実現できる。例えば、６３０ｎｍ未満の波長は、IｎＡｌＧａＮ材料系で構造を成長させることによって実現できるが、１０６０ｎｍよりも長い波長は、IｎＰ／IｎＧａＡｓＰ材料系を使用できる。

[0149]ベースに達するようにエッチングを行って、エミッタメサを残すことができる。次に、ベース層とエミッタ層の両方に金属接点を堆積させることができる。酸化層を超えて、アクティブ層領域まで、又はそれを超えて延在する別のエッチングを実行することができる。酸化層が露出された後、湿式酸化ステップを使用して、この層を部分的に酸化することができる。しかしながら、湿式酸化ステップは、電流がこの領域を通って流れることができるように、酸化されていないメサの中央の領域を残すように調整される。酸化後、全てのメサと金属とを覆う保護窒化物層の堆積が実行される。

[0150]次に、エッチングされたトレンチを充填するＢＣＢ又はポリイミドのような材料を含む平坦化層を堆積させ、続いて第２の保護窒化物を堆積させることができる。次に、窒化物材料をエッチングして、接触金属と後続の相互接続金属層との間で接触を行なうべき金属パッドを開くことができる。その後、ＶＣＳＥＬの行及び列をチップのエッジのボンドパッドに接続する相互接続金属を堆積させることができる。次に、基板を所望のチップ厚まで薄くし、続いてウエハの裏側に金属カソード接点を堆積させることができる。この時点で、ウエハはウエハレベルでテストされ、続いて個々のＶＣＳＥＬチップにダイシングされ得る。

[0151]図３７は、前述の製造プロセスを完了した後の最終的なＶＣＳＥＬアレイ３７００の側面図を示す。ＶＣＳＥＬアレイ３７００は、共通のエミッタ接点を共有する２つのＶＣＳＥＬを含む。図の上部の矢印は、チップの上面からレーザ光が放出される場所を示す。

光検出器を組み込んだＶＣＳＥＬ
[0152]前述のように、照明モジュールにおいて、ＶＣＳＥＬの出力電力を監視し、制御でき得ることも重要である。これは光検出器で行なうことができ、検出器をＶＣＳＥＬチップと同じチップに組み込むことで、ＶＣＳＥＬベースの照明モジュールのさらなる小型化を支援することができる。以下に、この組込みのアプローチについて説明する。

[0153]図３８は、様々な実装形態による集積光検出器を伴う通常のＶＣＳＥＬアレイ３８０２及びＶＣＳＥＬアレイ３８０４を示す。ＶＣＳＥＬアレイ３８０２は、典型的なＶＣＳＥＬアレイダイ形態又はレイアウトである。ダイはＶＣＳＥＬダイの上面から撮影されており、上面は、小さい円で表されている８１２個のＶＣＳＥＬアパーチャを含む。共通の金属層が、全てのＶＣＳＥＬアパーチャをそれらが一緒にオン／オフされるように互いに接続する。ＶＣＳＥＬの光が上面から放出される。

[0154]図５～図８は、ＶＣＳＥＬアレイ３８０２などのＶＣＳＥＬダイをパッケージ内で別個のフォトダイオードと組み合わせる方法を示す。これらのパッケージ例では、ＶＣＳＥＬダイは光検出器ダイの上又は隣に配置される。図５～図８は、パッケージの側面図又は断面図を示す。パッケージの目的は、チップへの電気的及び光学的インタフェースを容易にすることである。ＶＣＳＥＬは、ダイオードであるため、動作するにはアノードへの接点とカソードへの接点とが必要である。ＶＣＳＥＬの基板は通常導電性であるため、これは、ＶＣＳＥＬ基板とパッケージとの間に導電性エポキシ又は半田を使用してパッケージにＶＣＳＥＬを取り付けることによって実現できる。もう一方の接点は、チップの上面の金属ボンドパッド領域へのワイヤボンドによって形成することができる。

[0155]しかしながら、照明サブアセンブリは、光パワーモニタをＶＣＳＥＬアレイと同じチップ上に集積することによってさらに小型化することができる。これは、それによってモニタを物理的に近づけるためである。ＶＣＳＥＬアレイ３８０４は、そのような形態の一例である。この場合、ＶＣＳＥＬアレイ３８０４は、２つのセグメント３８０６，３８０８に分割される。より大きいセグメント（セグメント３８０６）は、光パワーを生成するＶＣＳＥＬエミッタアレイである。このアレイにおけるＶＣＳＥＬは、共通カソード（チップの裏側）と共通アノード（全てのＶＣＳＥＬが共通の金属を共有する）の両方を有する。これらのデバイスは、発光するために順バイアスがかけられる。ＶＣＳＥＬの小さい方のセグメント（セグメント３８０８）は、光検出器として機能し、大きい方のＶＣＳＥＬアレイとカソード（チップの裏側）を共有するが、別個のアノード接点を有する。より小さいグループのＶＣＳＥＬは互いにアノードを共有するが、それはより大きいアレイのアノードとは別のものである。光パワーのモニタとして機能するために、このセグメントには逆バイアスがかけられる。

[0156]ＶＣＳＥＬアレイ３８０４の例では、大きい方のセグメント３８０６が数百のＶＣＳＥＬ（具体的には、図３８に示されているように４２７個）を含むことができ、小さい方のセグメント３８０８が７個のＶＣＳＥＬを含むことができるが、各セグメント内のＶＣＳＥＬの数とそれらの比率が異なる場合がある。小さい方のセグメント３８０８内のＶＣＳＥＬの数は、チップ上のＶＣＳＥＬの２５％にもなり得るが、単一のＶＣＳＥＬ程度に小さくなり得る。このようなより小さいセグメントは、２Ｄ（２次元）配列や１Ｄ（１次元）配列など、様々な方法で配置され得る。

[0157]図３９は、様々な実装形態による電源に接続された集積光検出器を伴うＶＣＳＥＬアレイの回路図３９００を示す。回路図３９００は、ＶＣＳＥＬアレイの２つのセグメント（例えば、セグメント３８０６，３８０８）への共有カソード接続を示す。大きい方のセグメントには発光のために順バイアスがかけられ、小さい方のセグメントには光信号を検出するために逆バイアスがかけられる。

[0158]図４０は、様々な実装形態による集積光検出器を伴う別のＶＣＳＥＬアレイ４０００を示す。このレイアウトでは、小さい方のセグメント４００４が、アレイの中央に配置されて、大きい方のセグメント４００２によって取り囲まれる。これにより、小さい方のセグメント４００４がチップから放出される光をより均等にサンプリングできる。別の実装形態では、複数の小さいＶＣＳＥＬセグメント／光検出器がダイの周囲に分散され得る（例えば、各コーナーに１つのセグメント）。

[0159]小さい標準ＶＣＳＥＬアレイを光パワーのモニタとして使用することの１つの制限は、小さいアパーチャが光を受け入れる領域を制限し、それにより、モニタフォトダイオードの全体的な応答性が制限されることである。この制限に対する解決策が図４１に示され、図４１は、様々な実装形態による集積光検出器を伴う別のＶＣＳＥＬアレイを示す。この例において、光検出器として機能する小さい方のセグメント４１０２は、図３８及び図４０に示されるような幾つかの小さいアパーチャではなく、１つの大きいアパーチャを含むことができる。このアパーチャは、例えば円形又は長方形など、任意の形状であってもよい。セグメント４１０２は、図４０に関して説明したように、中央を含むチップ上のどこにでも配置することができ、又は、複数のそのような領域を使用して、チップの総電力をより適切にサンプリングできる。金属接点がデバイスのアノード側に接続するためにアパーチャ領域を取り囲むが、検出領域の合計は、標準の個々のＶＣＳＥＬを使用する場合と比較して１桁大きくなり、検出される信号の大きさが大幅に増大する。

[0160]しかしながら、このアプローチは、設計を変更することによって最小限に抑えることができる制限を生み出す。モニタダイオードのアパーチャのサイズが大きくなるにつれて、キャリアの走行時間が長くなる。平均電力が測定されている場合、このことはそれほど重要ではないが、パルスの立ち上がり時間又は一連のパルスが測定されている場合、大きい領域が応答を遅くする場合があり、それにより、これがより困難になる。図４２は、様々な実装形態による集積光検出器を伴う別のＶＣＳＥＬアレイを示す。ＶＣＳＥＬアレイ内の小さい方のセグメント４２０２は、小さい方の領域間に狭い金属接点４２０４を伴うより小さい領域に分割することができる。図４３に示される例は、間に狭い金属接点を有する細長い開口領域を示しているが、他の形状の金属接点及び開口領域並びにそれらの配置も考えられる。金属接点への最短経路を制限することにより、モニタの応答時間が増大し得る。

[0161]取り組まなければならない別の問題は、逆バイアスを伴う場合を除いて、単に標準ＶＣＳＥＬエピタキシャル層に基づいている場合の、モニタフォトダイオード領域の波長感度である。図４３は、様々な実装形態によるＶＣＳＥＬの基礎を形成する半導体層の反射スペクトルを示すグラフである。キャビティを間に挟んだ２つのミラーはファブリペロー構造を形成しており、この構造は、共振波長を除いて反射率が高い。７９５ｎｍのＶＣＳＥＬウエハから得られた図４３に示される反射率スペクトル対波長のプロットにおいて、７５４ｎｍと８４４ｎｍとの間で反射率が高い（１００％に近い）。キャビティの共振波長である約７９４ｎｍで反射率が低下する。これは、光がキャビティから出入りし得る波長である。したがって、これは、名目上ＶＣＳＥＬアレイがレーザ発振する波長であるが、ダイオードに逆バイアスがかけられるときにダイオードが最も効率的に光を検出する波長でもある。入射光がこの波長からずれると、殆どの光が反射されて検出対象のキャビティに入らなくなるため、検出器の応答性が劇的に低下する。同じチップ上のＶＣＳＥＬからの光が監視されている場合、波長が一致している必要があるため、これは問題ではないと示唆される場合がある。しかしながら、ＶＣＳＥＬが駆動される電流量が増大するにつれて、より多くのエネルギーが熱に変換され、ＶＣＳＥＬの接合温度が上昇する。それにより、共振波長がより長い波長に僅かにシフトする。一方、フォトダイオードモニタで放散される熱は遥かに少ないため、逆バイアスセグメントのピーク応答性の波長のシフトは殆どない。このようにすると、順バイアスＶＣＳＥＬ及び逆バイアスフォトダイオードモニタの共振波長がずれる可能性がある。この影響に対処する方法がある。１つのアプローチは、キャビティの反射率を減らして共振を広げる厚さの誘電体又は他の光学的に透明な層を表面に付加することである。ＶＣＳＥＬに誘電体を付加すると、求められる波長はλ／２になる。この厚さでは、誘電体は、透明であり、キャビティの精妙さや波長に影響を与えない。しかしながら、フォトダイオード上の誘電体をλ／４に変更すると、これにより反射率が低下し、共振スペクトル幅が広がる。これは、フォトダイオードの表面から材料が選択的に除去されるマスクを使用することにより、比較的簡単に実現できる。

[0162]波長感度を低下させて応答性を改善するための第２のアプローチが図４４に示され、この図４４は、標準的なＶＣＳＥＬ４４０２及びＶＣＳＥＬ４４０４と、様々な実装形態による波長感度が低減された集積光検出器とを示す。ＶＣＳＥＬ４４０２は、下部誘電体ミラー、上部誘電体ミラー、及びファブリペローキャビティを一緒に形成する量子井戸アクティブ領域を含む。上部と下部に金属接点が形成され、部分的に酸化された層が構造を通じて電流閉じ込めを行なう。半波長の整数倍の厚さである誘電体層を上面に堆積させることができる。ＶＣＳＥＬ４４０４は、波長感度の低いモニタダイオードを作成するためにＶＣＳＥＬ４４０２を修正したものである。上部ミラーを通じて部分的にエッチングすることにより、ミラーの反射率を低減して構造内の透過線幅を広げるエッチング領域４４０６が作成される。エッチングされた領域４４０６の表面は幾分粗く、それにより、反射率がさらに低下し、垂直入射から逸脱したビームがより容易にキャビティに入ることができるようにもなるとともに、このビームを検出することもできる。これは、ＶＣＳＥＬ領域をマスキングしてこのエッチングから保護し、フォトダイオードモニタを形成する領域のみをエッチングすることによっても達成される。

[0163]図４５は、別のＶＣＳＥＬ４５００と、様々な実装形態による波長感度が低下した集積光検出器とを示す。この場合、アップドープされた（ｉ）層及びｎドープされた（ｎ）層を含むさらなる層が、ＶＣＳＥＬエピタキシャル構造の上に成長される。これにより、ＶＣＳＥＬの上部とＰ接点を共有するフォトダイオードのＰ-ｉ-ｎ接合が形成される。この構造は、エピタキシャル構造の最上部のｎドープ層に接触する第３の金属の追加も必要とする。先と同様に、ＶＣＳＥＬアレイには順バイアスがかけられ、フォトダイオードモニタには逆バイアスがかけられる。このアプローチでは、検出層がＶＣＳＥＬキャビティの外側にあるため、検出層の波長感度が低下する。さらに、ｉ層及びｎ層の厚さを調整して、応答性を最適化することができる。しかしながら、このアプローチにはさらなるエピタキシャル成長と処理とが必要である。構造全体を一緒に成長させることができ、その後、さらなる「ｉ」及び「ｎ」層が、ＶＣＳＥＬが処理される領域からエッチング除去される。また、標準のＶＣＳＥＬ構造のみを成長させてから、誘電体でＶＣＳＥＬ領域を保護しながら、さらなる「ｉ」層と「ｎ」層とを別々に成長させ、誘電体の表面に堆積した材料を選択エッチングで除去することも可能である。いずれの製造方法も、さらなるフォトリソグラフィステップを使用して最終構造を実現する。

[0164]同じチップ上にＶＣＳＥＬアレイとフォトダイオードとを集積することにより生じる１つのさらなる問題は、光クロストークである。レーザ光は各ＶＣＳＥＬアパーチャから垂直に放出されるが、ｐ－ｎ接合で発生するさらなる自然放出がある。この放出は、方向性がないため、エピタキシャル層を通過して隣り合うデバイスに到達する可能性がある。したがって、モニタダイオードは、ＶＣＳＥＬから放出されて外部表面から反射又は散乱される光に加えて、隣り合うＶＣＳＥＬからの光を検出することができる。自然放出はＶＣＳＥＬから放出されるレーザ光をうまく追跡しないため、目標が放出されたレーザ光を追跡することである場合、クロストークによって不正確な結果が生じる可能性がある。

[0165]この問題に対する解決策は、モニタフォトダイオードを横方向の光透過から光学的に分離することである。これが図４６に示されており、この図４６は、様々な実施形態による金属充填トレンチ４６０２を伴うＶＣＳＥＬ及び集積光検出器を示す。図４６の左側の断面図は、ＶＣＳＥＬのエピタキシャル構造内のトレンチ４６０２の位置を示す。光学的分離を行なうために、トレンチ４６０２が２つのタイプのデバイス間でエッチングされる。このトレンチは、金属などの光吸収材料で満たされる。金属は、一般に吸収性が高いため、ＶＣＳＥＬからの自然放出がフォトダイオードに到達するのを防ぐ。図４６の右側のＶＣＳＥＬチップの上面図は、ＶＣＳＥＬのアレイを伴う領域とフォトダイオード領域の両方を示す。この図は、金属で満たされる２つの間の境界領域を示す。トレンチは、吸収する他の材料で満たすことができる。

[0166]ＶＣＳＥＬ又はＶＣＳＥＬアレイと同じチップ上へのモニタフォトダイオードの集積は、ＶＣＳＥＬアレイの出力電力の監視を単純化することができる。これにより、出力電力の制御が容易になり、求められる信号対雑音比を維持したり、出力電力を眼に安全なレベル内に維持したり、ＶＣＳＥＬパルスの立ち上がり時間と立ち下がり時間を監視したりできる。モニタダイオードをチップに組み込むため、並びに、フォトダイオード設計及び性能と製造の単純さとの間のトレードオフのため、複数のアプローチが提示されてきた。

集積光学素子を伴うＶＣＳＥＬ
[0167]照明モジュールのサイズを小型化するための別の設計アプローチは、光学素子（レンズ、回折光学素子、ディフューザなど）をチップ上に直接に集積することである。これはチップの上面で行なうこともできるが、多くの場合、裏面発光形態と組み合わせて、チップの裏面に光学素子を付加することが好ましい。

[0168]図４７は、様々な実装形態による集積光学素子を伴うＶＣＳＥＬダイ４７００を示す。ＶＣＳＥＬダイ４７００は、サイズ及びコストを削減しながら、ＶＣＳＥＬ照明、ビーム整形光学素子、高速パルス立ち上がり時間のためのＶＣＳＥＬ駆動の機能を組み込んでいる。ＶＣＳＥＬダイ４７００は、チップの基板側からの放出により、基板へのＶＣＳＥＬのフリップチップボンディングを可能にするように設計されたＶＣＳＥＬアレイを含む。この場合、ＧａＡｓ基板が残るので、このアプローチは、８７０ｎｍよりも大きい、好ましくは９２０ｎｍよりも大きい発光波長を有するデバイスに対して機能する。より短い波長の場合、ＧａＡｓ基板は縮小又は除去される。しかしながら、ダイ４７００は、９４０ｎｍ範囲の波長を頻繁に指定するモバイルデバイス又はＬｉＤＡＲ用途に適している。ダイ４７００は、サブマウント又はパッケージに取り付けられるため、上面が下を向くように示される。一般にＰ型にドープされるチップの上面に電気接点が作られ、２つ目の接続は、上部ミラー構造を介して下部ｎミラー又はｎミラーの下方のｎドープされたバッファ層へと又はさらにはＧａＡｓ基板へとエッチングすることによって行なわれる。この層への金属接点は、図４７に示すように、側壁に沿って上面まで金属トレースによって又は金属接点をメッキすることによって又はスタッドバンピングプロセスを使用して表面にもたらされる。

[0169]示されたＧａＡｓ基板は、数百ミクロンの厚さであってもよい。ダイ４７００が構築されるウエハの裏側は研磨されてもよく、及び／又は反射防止コーティングがウエハの裏側に堆積されてもよい。光学素子を形成するために、硬化可能なポリマー材料をウエハの裏側に堆積させることができる。この堆積は、ラミネーション、スピンコーティング、スプレーコーティング、又は他の様々な堆積技術によって実行することができる。設計されたディフューザパターンの反転画像により機械加工されたツールを使用して、このパターンをポリマーにエンボス加工することができる。これにポリマーの硬化が続く。ポリマーは、半田リフローなどのその後のチップ組立手順に耐える材料であってもよい。

[0170]図４８は、様々な実装形態による集積光学素子を伴う別のＶＣＳＥＬダイ４８００を示す。ＶＣＳＥＬダイ４８００は、上面を下にして示されており、図４７のＶＣＳＥＬダイ４７００と同じチップ形態であり、背面に同じく硬化性エポキシが堆積されている。しかしながら、この場合、レンズ構造４８０２が裏側にエンボス加工される。図４８は、ＶＣＳＥＬとレンズとの間の１対１の対応を示しており、この形態は、ＶＣＳＥＬの発散を視準、集束、又は制御するために使用することができる。しかしながら、他の代替手段もある。例えば、レンズ構造はＶＣＳＥＬ構造に関してランダム化することができ、レンズとＶＣＳＥＬとの間に多対１又は１対多の関係が存在することができ、或いは、各ＶＣＳＥＬを異なる方向にビームステアリングするべくレンズをＶＣＳＥＬに対してオフセットすることができる。また、１つ又は複数の回折格子もウエハの裏側にパターン化することができる。

[0171]図４９は、様々な実装形態による集積光学素子を伴う別のＶＣＳＥＬダイ４９００を示す。ＶＣＳＥＬダイ４９００は、上面を下にして示されており、図４７のＶＣＳＥＬダイ４７００と同じチップ形態であり、裏面に同じく硬化性エポキシが堆積されている。ポリマー材料には、基板との金属接触を可能にするビアをエッチングすることができる。金属トレースは、基板上及び／又はポリマー材料の上部にパターン化することができる。金属は、ポリマー材料の大部分が金属によって露出されるように、薄い接触ストリップ４９０２を含む。接点４９０２は、ポリマーの剥離又はチップの裏側からのポリマーのクラック形成の可能性を検出するために使用することができ、これにより眼の安全上のリスクを生じさせる可能性のある状況を検出することができる。このアプローチは、ＧａＡｓ基板がドープされていない場合に最適である。

[0172]図５０は、様々な実装形態による集積光学素子を伴う別のＶＣＳＥＬダイ５０００を示す。ＶＣＳＥＬダイ５０００は、同じチップ形態で上面を下にして示される。裏面上には図４７のＶＣＳＥＬダイ４７００と同様に硬化性エポキシがあり、図４７及び図４８に示すようにポリマーにはパターンがエッチング又はエンボス加工されているが、このポリマーは、ここでは、パターンをＧａＡｓ基板に直接転写するためのマスク５００２として使用される。例えば、これを達成するためにドライエッチングを使用することができる。このアプローチには、パターンを基板から除去できないという利点がある。

[0173]図５１は、様々な実装形態による集積光学素子を伴う別のＶＣＳＥＬダイ５１００を示す。ＶＣＳＥＬダイ５１００は、上面を下にして示されており、図４７のＶＣＳＥＬダイ４７００と同じチップ形態であり、裏面に同じく硬化性エポキシが堆積されている。この構造では、誘電体層５１０２もウエハの裏面に堆積又は結合され、続いてポリマーの堆積及びエンボス加工又はパターニングが行なわれる。これは、幾つかの理由のため、すなわち、ダイを保護するため、ＧａＡｓ基板が非常に薄い場合や完全に除去された場合に何らかの構造的サポートを行なうため、及び、拡散層がチップから剥離したかどうかを検出する回路のために導電性基板からの絶縁を行なうためになされ得る。また、図５１は、図４９に関して前述したように、光学層が誘電体層から剥離したかどうかを検出するために、金属接点を有する連続層を付加する同様のアプローチも示す。

[0174]図５２は、様々な実装形態による集積光学素子を伴う別のＶＣＳＥＬダイ５２００を示す。ＶＣＳＥＬダイ５２００は、同じチップ形態を伴って上面を下にして示される。ここでも、転写層として機能するように図４７のＶＣＳＥＬダイ４７００と同じく裏面への硬化性エポキシの堆積が行なわれる。また、ＶＣＳＥＬダイ５２００は、ポリマーにエッチング又はエンボス加工されたパターンがエッチングによって誘電体に転写されているＧａＡｓ基板の上に（又はＧａＡｓ基板の代わりに）配置される誘電体層５２０２を含むこともできる。

[0175]図５３は、様々な実装形態による集積光学素子を伴う別のＶＣＳＥＬダイ５３００を示す。ＶＣＳＥＬダイ５３００は、上面を下にして示されており、図４７のＶＣＳＥＬダイ４７００と同じチップ形態を有する。この場合、ポケット５３０２がＧａＡｓ基板内にエッチングされ、ポケット５３０２間にエッチングされていないピラー５３０４がある。ＶＣＳＥＬごとに１つのポケット又はＶＣＳＥＬのアレイ全体又はアレイのサブセットに対して１つのポケットがあってもよい。この場合、ディフューザ又はレンズ構造５３０６が、ガラス又は他の透明誘電体、ポリマー、又はガラス上のポリマー層であり得る別の透明基板上に作成されている。この層は、エッチング、エンボス加工、又は他の技術によって作成することができる。この場合、構造５３０６は、光学的にパターン化された面を下にして、ＧａＡｓウエハに面して取り付けられる。この基板は、接着剤を使用することにより、ファンデルワールス力を使用して、ウエハからウエハへの結合によってウエハスケールで取り付けることができる。図５３は、レンズ構造５３０６をウエハ全体に均一に分散された拡散パターンとして示しているが、光学ウエハをパターニングして、ＧａＡｓ基板のエッチングされていないピラーに付着するパターン化されていない領域を有するようにすることによって、取り付け強度を高めることができる。

[0176]図５４は、様々な実装形態による集積光学素子を伴う別のＶＣＳＥＬダイ５４００を示す。ＶＣＳＥＬダイ５４００は、上面を下にして示されており、図５３のＶＣＳＥＬダイ５３００と同様の形態を有する。この場合、レンズ構造は、パターン化された導電性エポキシ、半田層、又は金属焼結フィルムアタッチメント５４０２を使用して取り付けることもできる。アタッチメント５４０２は、ＧａＡｓ及び透明な光学ウエハの両方にパターン化された金属接点を用いて、又はそれらのどちらか一方にパターン化された金属接点を用いて、もう一方に付着する半田又はエポキシ材料を使用して、達成され得る。この同じアプローチを、図４８を参照して説明したＶＣＳＥＬ構造に位置合わせされたレンズアレイの製造に適用することができる。

[0177]図５５は、様々な実装形態による集積光学素子を伴う別のＶＣＳＥＬダイ５５００を示す。ＶＣＳＥＬダイ５５００は、上面を下にして示されており、図５３のＶＣＳＥＬダイ５３００と同様の形態を有する。このバージョンでは、最初にポケットがＧａＡｓ基板にエッチングされる。次に、拡散パターン５５０２を、既に論じた方法を含む様々な方法を使用して、各ポケットの底にエッチングすることができる。例えば、ポリマー又はフォトレジストが、パターンがポリマーにエッチング又はエンボス加工された状態で堆積されてもよく、又は、グレースケールマスクを使用してパターンをフォトレジストに転写してもよい。次いで、ドライエッチングを使用してパターンをＧａＡｓに転写することができる。ピラーを保護するために、フォトレジストマスキングを使用することができる。このアプローチにより、ディフューザ、レンズ、又は格子パターンをその後のウエハの取扱い中に保護することができる。パターン化されていない平坦で透明なガラス又はポリマーウエハをウエハの裏側に取り付けて、光学素子をさらに保護するとともに、テスト中にウエハを取り扱うための構造安定性をさらに高めることができる。

[0178]別の考慮事項は、集積光学素子を伴うＶＣＳＥＬチップ構造をモニタフォトダイオード及び／又はドライバ回路とどのように組み合わせることができるかということである。図５６は、様々な実装形態による光検出器５６０２と組み合わされた集積光学素子を伴うＶＣＳＥＬダイ５６００を示す。ＶＣＳＥＬダイ５６００は、上面を下にして示されており、図５４のＶＣＳＥＬダイ５４００と同様の形態を有する。ＶＣＳＥＬダイ５６００は、ダイ上に製造された半田接合又はバンプ接合を用いて回路基板又はサブマウントに取り付けることができ、光検出器５６０２（例えば、フォトダイオード）は、ＶＣＳＥＬダイのすぐ隣の同じ回路基板又はサブマウント上に配置される。サブマウントは、セラミック、リードフレーム、半導体、又は回路基板材料から構成され得る。ある割合の光が、導波路として機能する光学層を通って転送され、後にディフューザの外に散乱される。隣り合う光検出器５６０２がこの散乱光を捕捉し、検出された信号は、ＶＣＳＥＬダイ５６００から放出された光の大きさを追跡する。

[0179]図５７は、様々な実装形態による光検出器と組み合わされた集積光学素子を伴う別のＶＣＳＥＬダイ５７００を示す。ＶＣＳＥＬダイ５７００は、上面を下にして示されており、図５４のＶＣＳＥＬダイ５４００と同様の形態を有する。この場合、金属－半導体－金属（ＭＳＭ：ｍｅｔａｌ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ－ｍｅｔａｌ）フォトダイオード５７０２が、ＧａＡｓ上にショットキーダイオードを形成する金属電極を堆積することによって、１つ又は複数のポケット内のＧａＡｓウエハの裏側に形成される。単一のＭＳＭフォトダイオード５７０２をＶＣＳＥＬのアレイの背面に付加し、或いは、複数のダイオードをＶＣＳＥＬアレイの隅又は側面に付加して、ＭＳＭダイオードへの電気的接触を容易にすることができる。１つ又は複数のワイヤボンドが、ウエハ上のＭＳＭフォトダイオード５７０２のボンドパッドから回路基板まで接続することができる。

[0180]図５８は、様々な実装形態による光検出器と組み合わされた集積光学素子を伴う別のＶＣＳＥＬダイ５８００を示す。ＶＣＳＥＬダイ５８００は、上面を下にして示されており、図５４のＶＣＳＥＬダイ５４００と同様の形態を有する。光検出器として機能する薄膜トランジスタ５８０２は、ガラス光学素子の上面に配置することができる。また、フィルムトランジスタ５８０２は、アレイのコーナー又はエッジに配置されてもよく、それらへの接触は、ガラスの上部からサブマウント又は回路基板までのワイヤボンディングによってなされてもよい。

[0181]図５９は、様々な実装形態による光検出器５９０４及びドライバ回路５９０６と組み合わされた集積光学素子を伴うＶＣＳＥＬダイ５９０２を示す。ＶＣＳＥＬダイ５９０２は、上面を下にして示されており、図４７のＶＣＳＥＬダイ４７００と同じチップ形態であり、背面に同じく硬化性エポキシが堆積されている。この場合、ＶＣＳＥＬダイ５９０２を実装するための基板は、ＶＣＳＥＬアレイのためのドライバ回路５９０６であるＳｉ集積回路である。Ｓｉ光検出器５９０４もこのチップ上に集積され、ＶＣＳＥＬはこのシリコンフォトダイオード上に結合される。前の図は、アノード接点がＶＣＳＥＬの発光領域全体を覆い、光が基板を通って放出されることを示しているが、この場合、アノード接点に開口が形成されているため、光のごく一部が光検出器５９０４に到達し得る。酸化物開口よりも小さい金属開口は、誘導放出のみが光検出器５９０４に到達して自然放出をフィルタ除去するようにするのにも役立つ。

[0182]図６０は、様々な実装形態による光検出器６００４及びドライバ回路６００６と組み合わされた集積光学素子を伴う別のＶＣＳＥＬダイ６００２を示す。ＶＣＳＥＬダイ６００２は、上面を下にして示されており、図４７のＶＣＳＥＬダイ４７００と同じチップ形態であり、背面に同じく硬化性エポキシが堆積されている。サブアセンブリは、シリコンインターポーザ６００８を使用して、ＳｉドライバＩＣ６００６、シリコンベースの光検出器６００４、及びＶＣＳＥＬダイ６００２を一体化して接続する。この場合、光検出器６００４は、シリコンインターポーザで製造されるが、シリコン内に相互接続も製造される。ドライバＩＣ６００６及び集積ＶＣＳＥＬアレイダイ６００２の両方がシリコンインターポーザ６００８にバンプ結合され、この場合、集積ＶＣＳＥＬアレイダイバンプがインターポーザの上部に結合される。図５９に示されるように、ＶＣＳＥＬアレイ上のアノード金属は、ＶＣＳＥＬの発光アパーチャの上に開口を有し、この方向に放出された少量の光がフォトダイオードに到達するようにする。

[0183]図６１は、様々な実装形態による集積光学素子を伴う別のＶＣＳＥＬダイ６１００を示す。ＶＣＳＥＬダイ６１００は、上面を下にして示されており、図５４のＶＣＳＥＬダイ５４００と同様の形態を有する。図６１は、本明細書に記載された技術の多くをより短い波長のＶＣＳＥＬのために使用できるようにするアプローチの変形を示す。この場合、ＧａＡｓ基板のポケット６１０２のエッチングは、ＶＣＳＥＬ又はＶＣＳＥＬアレイの発光領域の周りにＧａＡｓ基板のフレームを残して、底面ミラーまでずっと行なわれる。その後、光学素子を含むガラス又はポリマーウエハを取り付けると、その後のソーイング及びハンドリングのために構造に機械的安定性を与えるのに役立つ。

[0184]図６２は、様々な実装形態による光検出器及びドライバ回路と組み合わされた集積光学素子を伴うＶＣＳＥＬダイを示す。サブアセンブリ６２０２は、ＳｉドライバＩＣへの集積ＶＣＳＥＬダイの直接結合を示し、サブアセンブリ６２０４は、光検出器が埋め込まれたＳｉドライバＩＣへのＶＣＳＥＬの直接結合を示す。この場合、光検出器はシリコンドライバＩＣ内に製造される。図５９の場合と同様に、ＶＣＳＥＬアレイ上のアノード金属は、ＶＣＳＥＬの発光アパーチャ上に開口を有し、この方向に放出された少量の光が光検出器に到達するようにする。ＳｉドライバＩＣへのＶＣＳＥＬの取り付け／結合は、銅ピラー又はマイクロバンプを使用する直接結合技術を使用して、ダイレベル又はウエハレベルで実行できる。

[0185]図６３は、様々な実装形態による光検出器と組み合わされた集積光学素子を伴う別のＶＣＳＥＬダイ６３００を示す。ＶＣＳＥＬダイ６３００は、上面を下にして示されており、図４７のＶＣＳＥＬダイ４７００と同じチップ形態であり、背面に同じく硬化性エポキシが堆積されている。この場合、アレイ内のＶＣＳＥＬ構造のサブセット（例えば、図６３の最も右側のＶＣＳＥＬ）は、レーザの閾値電流を検出するために使用されるフォトダイオードとして機能するために逆バイアスがかけられる。逆バイアスがかけられたデバイスによって検出される光は、隣り合うＶＣＳＥＬから来て、他のＶＣＳＥＬからの自然放出を殆ど検出する。ＶＣＳＥＬがレーザ発振を開始すると、自然放出は一定のレベル又はより緩やかに増大するレベルでクランプするため、ＶＣＳＥＬアレイの電流に対するフォトダイオード電流の屈曲点が現れ、これはレーザ発振の閾値がどこで発生するかを示す。このデータは、ＶＣＳＥＬの立ち上がり時間を改善するためにレーザドライバ回路を制御するために使用されるドライバチップにフィードバックするために使用され得る。

[0186]図６４は、様々な実装形態による光検出器と組み合わされた集積光学素子を伴う別のＶＣＳＥＬダイ６４００を示す。ＶＣＳＥＬダイ６４００は、上面を下にして示されており、図５０のＶＣＳＥＬダイ５０００と同様の形態を有する。この場合、フォトダイオードを形成するために、ＶＣＳＥＬ構造（例えば、図６４の最も右側のＶＣＳＥＬ）の上に幾つかのさらなる層が成長される。ＶＣＳＥＬ発光が９４０ｎｍの場合、これらの層の組成は、ドープされていないIｎＧａＡｓに続いてｎドープされたIｎＧａＡｓがある組成となり得る。８７０ｎｍよりも短い波長の場合、層の組成はＧａＡｓ又はＡｌＧａＡｓにもなり得る。これらの層は、ＶＣＳＥＬの小さいグループを除いて、ＶＣＳＥＬアレイの上部からエッチングで除去することができる。フォトダイオード層が残っているＶＣＳＥＬの場合、ＶＣＳＥＬは以前と同様に順バイアスで駆動されるが、フォトダイオード層には逆バイアスがかけられる。ＶＣＳＥＬにおける金属Ｐ接点はリング又は発光領域の側面への接点になり、これにより、ＶＣＳＥＬ光のごく一部は、逆バイアスがかけられた集積フォトダイオード層に到達できる。検出された光は、放出されたＶＣＳＥＬ光パワーに比例するフォトダイオード電流を生成する。

[0187]図６５は、様々な実装形態による集積光学素子を伴う別のＶＣＳＥＬダイ６５００を示す。ＶＣＳＥＬダイ６５００は、上面を下にして示されており、図５４のＶＣＳＥＬダイ５４００と同様の形態を有する。この場合、シリコンウエハは、ウエハを貫通してエッチングされ、開口の格子を形成する。次に、このウエハをＧａＡｓウエハの基板側に取り付けて、各ダイの周りにシリコンフレームを有するスペーサ６５０２を形成する。シリコンウエハは、ファンデルワールス力、接着剤、金属半田、又は任意の他の手段で取り付けることができる。シリコンウエハは、元のＧａＡｓ基板に取り付けられてもよく、取り付け前にＧａＡｓ基板が薄化又は除去されてもよい。ＧａＡｓＶＣＳＥＬウエハとシリコンスペーサフレームを互いに結合した後、シリコンフレームの反対側に光学ウエハを取り付けることができる。光学素子は、フレームに面するか、外側に面するかのいずれかであるが、フレームに面する方が光学素子の保護が強化される。

[0188]特に明記しない限り、「実質的に」という用語の使用は、当業者によって理解されるように、正確な関係、条件、配置、向き、及び／又は他の特徴、並びにそれらの逸脱を含むと解釈され得る。ただし、そのような逸脱が開示された方法及びシステムに重大な影響を与えない程度に限る。

[0189]本開示の全体を通じて、冠詞「１つの（ａ）」及び／又は「１つの（ａｎ）」及び／又は「その（ｔｈｅ）」を使用して名詞を修飾することは、特に明記しない限り、便宜上使用され、修飾された名詞を１つ又は複数を含むと理解され得る。「備える」、「含む」及び「有する」という用語は包括的であることを意図しており、列挙された要素以外の追加の要素が存在し得ることを意味する。

[0190]本開示の実装形態に関する前述の説明は、例示及び説明の目的で提示されたものである。網羅的であること、又は本開示を開示された形式そのものに限定することは意図されていない。この開示に照らして、多くの修正及び変形が可能である。本開示の範囲は、この「詳細な説明」によってではなく、添付の特許請求の範囲によって限定されることが意図されている。

Claims (20)

1. 照明モジュールであって、
   光を放出する複数の垂直共振器面発光レーザ（ＶＣＳＥＬ：ｖｅｒｔｉｃａｌ ｃａｖｉｔｙ ｓｕｒｆａｃｅ ｅｍｉｔｔｉｎｇ ｌａｓｅｒ）のアレイと、
   前記複数のＶＣＳＥＬのアレイに電流を供給するように構成されるドライバと、
   前記複数のＶＣＳＥＬのアレイによって放出される前記光を受けて前記照明モジュールから光パターンを出力するように構成される光学素子と、
   を備え、
   前記複数のＶＣＳＥＬのアレイが、光を放出するように構成される複数のＶＣＳＥＬの第１のセグメントと、複数のＶＣＳＥＬの前記第１のセグメントによって放出される光を検出するように構成される複数のＶＣＳＥＬの第２のセグメントとにセグメント化され、
   前記複数のＶＣＳＥＬの前記第１のセグメント内の前記複数のＶＣＳＥＬは、第１の共通カソード及び第１の共通アノードを共有し、
   前記複数のＶＣＳＥＬの前記第２のセグメント内の前記複数のＶＣＳＥＬは、前記複数のＶＣＳＥＬの前記第１のセグメント内の前記複数のＶＣＳＥＬと前記第１の共通カソードを共有し、前記第１の共通アノードとは別の第２の共通アノードをさらに共有する、照明モジュール。
2. 前記複数のＶＣＳＥＬのアレイにおける少なくとも１つのＶＣＳＥＬが多接合ＶＣＳＥＬを備える、請求項１に記載の照明モジュール。
3. 前記少なくとも１つのＶＣＳＥＬが集積ヘテロ接合バイポーラトランジスタ（ＨＢＴ：ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）を含む、請求項２に記載の照明モジュール。
4. 前記複数のＶＣＳＥＬのアレイが複数の底面発光ＶＣＳＥＬである、請求項１に記載の照明モジュール。
5. 前記複数のＶＣＳＥＬのアレイにおける少なくとも１つのＶＣＳＥＬが集積ＨＢＴを含む、請求項１に記載の照明モジュール。
6. 前記少なくとも１つのＶＣＳＥＬが底面発光ＶＣＳＥＬである、請求項５に記載の照明モジュール。
7. 前記複数のＶＣＳＥＬのアレイにおける各ＶＣＳＥＬが集積ＨＢＴを含み、前記複数のＶＣＳＥＬのアレイが複数の行及び複数の列を備える、請求項１に記載の照明モジュール。
8. 前記複数のＶＣＳＥＬのアレイにおける各ＶＣＳＥＬが個別にアドレス指定可能であるように、各行における各ＶＣＳＥＬが前記集積ＨＢＴの共通エミッタを共有し、各列における各ＶＣＳＥＬが前記集積ＨＢＴの共通ベースを共有する、請求項７に記載の照明モジュール。
9. 前記複数のＶＣＳＥＬのアレイにおける少なくとも１つのＶＣＳＥＬが多接合ＶＣＳＥＬである、請求項７に記載の照明モジュール。
10. 複数のＶＣＳＥＬの前記第１のセグメントに順バイアスがかけられ、複数のＶＣＳＥＬの前記第２のセグメントに逆バイアスがかけられる、請求項１に記載の照明モジュール。
11. 複数のＶＣＳＥＬの前記第１のセグメントにおける少なくとも１つのＶＣＳＥＬが多接合ＶＣＳＥＬである、請求項１に記載の照明モジュール。
12. 複数のＶＣＳＥＬの前記第１のセグメントにおける少なくとも１つのＶＣＳＥＬが集積ＨＢＴを含む、請求項１に記載の照明モジュール。
13. 前記光学素子が前記複数のＶＣＳＥＬのアレイに組み込まれる、請求項１に記載の照明モジュール。
14. 前記光学素子が前記複数のＶＣＳＥＬのアレイの基板上に堆積される、請求項１３に記載の照明モジュール。
15. 前記複数のＶＣＳＥＬのアレイに隣り合って位置される光検出器をさらに備える、請求項１３に記載の照明モジュール。
16. 前記光学素子の上に位置される光検出器をさらに備える、請求項１３に記載の照明モジュール。
17. 前記複数のＶＣＳＥＬのアレイにおける少なくとも１つのＶＣＳＥＬが多接合ＶＣＳＥＬである、請求項１３に記載の照明モジュール。
18. 前記複数のＶＣＳＥＬのアレイにおける少なくとも１つのＶＣＳＥＬが集積ＨＢＴを含む、請求項１３に記載の照明モジュール。
19. 前記複数のＶＣＳＥＬのアレイが前記ドライバ及び光検出器を含む基板上にフリップチップ結合される、請求項１３に記載の照明モジュール。
20. 前記複数のＶＣＳＥＬのアレイが、前記ドライバに接続されるシリコンインターポーザ上にフリップチップ結合され、前記シリコンインターポーザが光検出器を含む、請求項１３に記載の照明モジュール。

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