KR20230120563A - 3d 및 lidar 감지 모듈 - Google Patents

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KR20230120563A
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vcsels
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layer
junction
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KR1020227033043A
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매튜 더머
클라인 엘 존슨
브레너 메리 히브스
다디 세티아디
벤자민 올슨
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빅사, 인크.
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Abstract

본 명세서에 개시된 시스템 및 방법은 3D 감지 애플리케이션을 위한 조명 모듈을 포함한다. 조명 모듈은, 광을 방출하는 수직 공동 표면 발광 레이저(vertical cavity surface emitting laser; VCSEL)의 어레이, VCSEL의 어레이에 전류를 제공하도록 구성된 드라이버, 및 VCSEL의 어레이에 의해 방출된 광을 수신하고 조명 모듈로부터의 광 패턴을 출력하도록 구성된 광학 요소를 포함할 수 있다.

Description

3D 및 LIDAR 감지 모듈
관련된 출원에 대한 상호-참조
본 출원은, 2020년 2월 26일에 출원되고 발명의 명칭이 "3D 및 LiDAR 감지 모듈(3D and LiDAR Sensing Modules)"인 미국 특허 출원 제16/801,231호의 국제 특허 출원이고 이 미국 특허 출원에 대한 우선권을 주장하며, 참조에 의해 그 전체가 본 명세서에 합체된다.
본 개시 내용은 예를 들어, 구조화 광 또는 비행 시간(Time of Flight) 감지를 포함하는 3D 감지, 광 검출 및 거리 측정(Light Detection and Ranging; LiDAR)과 같은 애플리케이션을 위한 광을 생성하는 모듈을 포함하는 조명 모듈에 관한 것이다. 보다 구체적으로, 본 개시 내용은 광전자 이미터의 다양한 피처(features) 및 이러한 이미터와 드라이버, 광 검출기 및 광학계(optics)를 소형 모듈 상에 통합하는 것에 관한 것이다.
수직 공동 표면 방출 레이저(vertical cavity surface emitting laser; VCSEL) 및 VCSEL 어레이뿐만 아니라 발광 다이오드(light emitting diode; LED) 및 공명 공동 LED(Resonance Cavity LED; RCLED)와 같은 다른 표면 방출 디바이스는 소비자, 산업, 자동차 및 의료 산업을 포함하되 이에 국한되지 않는 다양한 시장 내 애플리케이션을 위한 중요한 기술이다. VCSEL 어레이는 광통신 및 광 감지에 적용되었다. 많은 광통신 애플리케이션은 통합 칩(integrated chip)에서 VCSEL 어레이를 사용한다. 도 1은 각각의 VCSEL이 개별적으로 변조될 수 있도록 자기 자신의 본드 패드를 갖는 1차원 VCSEL 어레이(102)의 예를 도시한다. 예시적인 센서 애플리케이션은, 보안 카메라를 위한 조명, 예를 들어, 3차원(three-dimensional; 3D) 카메라 또는 제스처 인식 시스템과 같은 센서를 위한 조명, 의료 이미징 시스템, 광 치료 시스템, 예를 들어, 조직 내로의 깊은 침투를 필요로 하는 것과 같은 의료 감지 시스템, 또는 산업용 센서를 포함하지만 이에 국한되지는 않는다. 종종 높은 광 파워가 필요한 경우 모든 VCSEL이 공통 애노드 및 공통 캐소드와 함께 연결된 VCSEL 어레이에 의해 제공된다. 도 1의 VCSEL 어레이(104)는 그러한 어레이의 예이다. 이 경우 캐소드 접촉부는 기판을 통해 이루어지며 단일 애노드 본드 패드는 어레이의 모든 VCSEL과 접촉하는 금속에 접속되어 전체 어레이가 함께 턴온되고 턴오프된다. 이러한 광 감지 및 조명 애플리케이션 및 기타 애플리케이션에서, 이러한 광 방출기 및 방출기 어레이는 전력 효율, 좁은 스펙트럼 폭, 좁은 빔 발산, 고속 및 패키징 유연성을 포함하지만 이에 제한되지 않는, 여기에서 더 자세히 설명되는 바와 같은 여러 이점을 제공한다.
VCSEL 및 VCSEL 어레이의 경우, 660 나노미터(nm) 내지 1000 나노미터 범위의 파장에서 30% 내지 60%의 전력 변환 효율(power conversion efficiency; PCE)이 달성될 수 있다. PCE는 예를 들어, VCSEL 또는 VCSEL 어레이와 같은 하나 이상의 레이저로부터 방출된 광 파워를, 레이저(들)를 구동하는 데 사용되는 전력으로 나눈 비율로서 정의될 수 있다. VCSEL PCE는 단독으로 현재 사용 가능한 가장 효율적인 발광 다이오드(LED)에 필적하지만, 스펙트럼 폭과 빔 발산이 고려될 때 LED보다 VCSEL에 상당한 효율 이점이 있다.
예를 들어, VCSEL 어레이는 일반적으로 약 1 nm의 스펙트럼 폭을 갖는다. 이를 통해 광 검출기 또는 카메라용 필터를 사용하여 배경 방사선과 연관된 노이즈를 감소시킬 수 있다. 비교를 위해 LED는 일반적으로 20 nm 내지 50 nm의 스펙트럼 선폭을 가지므로 이러한 필터에 의해 많은 광이 거부되어 LED의 유효 PCE가 감소한다. 또한, VCSEL의 파장은 온도에 덜 민감하여 온도가 섭씨 1도 상승할 때마다 약 0.06 nm만 증가한다. 온도에 따른 파장 시프트의 VCSEL 비율은 LED보다 4배 낮다.
VCSEL의 각도 빔 발산(angular beam divergence)은 일반적으로 10도 내지 30도 전폭 1/e2인 반면 LED의 출력 빔은 전체 반구를 채우는 램버시안이다. 이는 일반적으로 VCSEL의 광의 전부는 아니더라도 모두가 예를 들어, 시준 또는 집속 빔 프로파일용 렌즈, 넓은 빔(40도 내지 90도 이상) 프로파일용 확산기(diffusers), 또는 지점 또는 라인의 패턴을 생성하기 위한 회절 광학 요소와 같은 다양한 광학 요소를 사용하여 수집될 수 있음을 의미한다. LED의 넓은 빔 각도로 인해, 모든 또는 거의 모든 광을 수집하는 것이 어려울 수 있으며(유효 PCE의 추가 저하로 이어짐) 또한, VCSEL로 가능한 한 정확하게 광을 지향시키기 어려울 수 있다.
VCSEL의 수직 방출 본질은 또한, 기존의 레이저보다 훨씬 더 많은 패키징 유연성(flexibility)을 VCSEL에 부여하고 LED 또는 반도체 집적 회로(integrated circuit; IC)를 위하여 이용 가능한 폭넓은 범위의 패키지들의 이용에 대한 문호를 개방한다. 동일한 칩 상에 다수의 VCSEL을 통합하는 것 외에도, 광 검출기 또는 광학 요소와 함께 VCSEL 또는 VCSEL 어레이를 패키징할 수 있다. 플라스틱 또는 세라믹 표면 장착 패키징 또는 칩-온-보드(chip-on-board) 옵션들이 VCSEL에 또한 이용 가능하다.
단일 VCSEL 애퍼처로부터 방출되는 전력의 양은 마이크로와트 내지 수십 밀리와트 범위일 수 있지만 VCSEL 어레이는 수백 밀리와트 내지 와트 또는 심지어 킬로와트 범위의 전력을 생성하는 데 사용된다. 예를 들어, 비행 시간(Time of Flight) 또는 구조화 조명 접근법에 기초한 3D 센서와 같이 더 먼 거리에서 동작하는 센서에는 더 높은 전력의 VCSEL 어레이가 선호될 수 있다. 의료 센서, 진단 디바이스 또는 치료용 레이저를 위해 조직 내로의 더 깊은 침투를 위해서는 더 높은 전력이 필요할 수도 있다. 화학 센서 또는 환경 센서에는 더 높은 전력이 필요할 수도 있다.
비행 시간 애플리케이션에서 광원에 대한 추가 요건은 빠른 상승 시간으로 짧은 펄스를 생성하는 능력이다. 상승 시간은 달성될 수 있는 거리 분해능을 결정한다. 일반적으로 VCSEL을 구동하기 위해 공급될 수 있는 최대 전압은 3 볼트 내지 5 볼트 범위이며 VCSEL 내로 구동될 수 있는 최대 전류를 결정한다. 광원의 상승 시간은 3차원에서 측정된 거리의 분해능을 결정한다.
LiDAR는 일반적으로 자동차, 산업 또는 군사 애플리케이션에서 비행 시간 접근법에 사용되는 용어이다. 이것은 또한 비행 시간 물리적 효과를 기반으로 하지만 종종 더 먼 거리를 감지하고 더 많은 양의 전력이 필요한 애플리케이션에 사용되는 용어이다. 이러한 애플리케이션의 경우, 크기와 허용 전압이 소비자 애플리케이션보다 다소 덜 제한적이다. 그러나, 훨씬 더 높은 전력이 종종 요구되고 전류 및/또는 전력을 최소화하면서 이 광 파워를 생성하는 것이 바람직하다. 위에서 언급했듯이, 상승 시간은 거리 분해능의 핵심이며 더 높은 전류 구동에서 더 어려워진다. 많은 LIDAR 시스템은 시야를 덮기 위해 스캐닝 빔을 포함하지만 조명이 시야를 동시에 덮는 플래시 LIDAR 시스템도 사용된다.
도 2는 비행 시간 조명 모듈에 대한 몇 가지 종래 기술 솔루션을 예시한다. 패키지(202)는 서브마운트, 스페이서, 및 패키지 표면 상의 확산기 요소를 포함한다. 패키지(204)는 패키지(202)의 내부를 도시한다. 하단 스페이서가 금속 패드로 패터닝되어 있고 VCSEL 어레이 칩과 광 다이오드가 모두 패키지(204) 내부에 배치되는 것을 볼 수 있다. 패키지(206)는 플라스틱 패키지를 사용하는 대안적인 접근법이다. 패키지(202 및 204)의 크기는 대략 2.8 mm x 3.5 mm이다.
도 3은 비행 시간 조명 모듈에 대한 또 다른 종래 기술 솔루션을 예시한다. 패키지(300)는 기판, 스페이서, VCSEL 어레이, 및 광 다이오드를 포함한다. 이 경우, IC가 패키지(300)에 추가되었다. 패키지(300)의 상단 표면 상에는 여전히 확산기가 있으며 확산기의 표면에 금속 링크가 추가되었다. 패키지(300)에 드라이버를 추가하면 VCSEL과 드라이버 사이의 인덕턴스가 감소하고 비행 시간 측정에 사용될 때 VCSEL 펄스의 상승 시간이 향상된다. 확산기의 균열을 검출할 수 있도록 금속 링크가 확산기에 추가되었다.
그러나 비행 시간 애플리케이션을 위한 차세대 VCSEL 패키지의 경우, VCSEL 어레이의 상승 시간을 계속해서 개선하는 것이 바람직하며, 이는 VCSEL과 드라이버 칩 사이의 인덕턴스 또는 인덕턴스의 효과를 더욱 감소시키는 것을 의미한다. 또한, 많은 애플리케이션이 공간을 중시하기 때문에, 패키지의 전체 크기를 감소시키는 것이 바람직하다.
또한, 조명 모듈은 일반적으로 빔 프로파일을 제어하기 위한 광학계를 포함한다. 구조화 광 접근법의 경우 회절 광학 요소와 렌즈를 사용하여 포인트 어레이를 생성했다. 비행 시간 접근법을 사용하는 3D 감지의 경우, 확산기는 좁은 원형 빔을 더 넓은 원형 또는 직사각형 시야로 변환하는 데 사용되었다. 많은 지점이나 더 넓은 시야에 광을 분산시키는 것은 눈에 포커싱될 수 있는 광의 양을 감소시켜 눈의 안전을 유지하는 데 도움이 되었다. 광 다이오드는 또한 다음에 설명될 것처럼, 드라이버 회로를 제어하는 데 도움을 줄뿐만 아니라 출력 전력을 모니터링하고 눈 안전을 보장하기 위한 조치를 제공하기 위해 패키지에 포함될 수 있다.
VCSEL의 출력 전력이 더 클수록 출력 전력을 모니터링하는 것이 더 중요하다. 광학 디바이스의 출력 전력은 온도, 노화 및 기타 요인의 영향을 받을 수 있다. 많은 애플리케이션에서 VCSEL 다이로부터 충분한 출력 전력을 유지하여 좋은 신호 또는 높은 신호 대 잡음비를 달성하는 것이 바람직하다. 반면에 VCSEL은 종종 사람이 접근할 수 있는 환경에서 동작되며 눈이나 피부에 손상을 줄 수 있는 방출 레벨에 사람이 노출되지 않도록 해야 한다. 이러한 요건은 광 출력 전력에 대한 하한 및 상한을 둘 다 설정하고 온도 범위 및 시간 기간 동안 전력이 이 범위 내에 유지되도록 하는 메커니즘을 갖는 것이 바람직하다.
온도의 함수로서 전력 변화를 제어하거나 시간에 따른 성능 변화를 제어하는 것 외에도, 광학 디바이스를 눈에 안전한 것으로 인증하려면 디바이스가 단일 장애 모드에서 살아남을(survive) 수 있어야 한다. 예를 들어, 많은 고전력 VCSEL 어레이가 소비자 디바이스에 적용되고 있다. VCSEL 어레이는 본질적으로 눈에 안전하지 않지만 낮은 듀티 사이클로 디바이스를 펄싱하고 그리고/또는 VCSEL 위에 확산기를 추가하여 빔을 큰 각도로 확장하여 눈에 진입할 수 있는 광의 양을 제한함으로써 눈에 안전하게 된다. 그러나 장애 메커니즘은 패키지로부터의 확산기의 제거, 확산기 효과를 제거하고 확산기를 투명하고 비효율적으로 만드는, 확산기 표면상의 액체의 응축, 확산기 표면의 용융, 또는 VCSEL이 펄싱되지 않고 계속 켜져 있게 될 전자 디바이스의 장애를 포함할 수 있다.
현재 VCSEL의 출력 전력을 모니터링하고 제어하기 위한 접근법이 적어도 몇 개있다. 이러한 접근법 중 일부는 예를 들어, 에지 방출 레이저와 같은 다른 광전자 디바이스에도 사용할 수 있다. 하나는 온도에 따른 VCSEL의 성능을 특성화하는 것이다. 그런 다음, 시스템에 서미스터 또는 온도 센서를 포함하고 온도에 대한 이전 특성화에 기초해 원하는 출력 전력을 달성하도록 전류를 조정하기 위해 측정된 온도를 사용할 수 있다. 이것은 25℃에서 85℃ 범위의 다양한 온도에서 VCSEL 어레이에 대해 출력 전력 대 전류가 플롯팅(plot)된 도 4의 그래프에 예시되어 있다. 25℃ 내지 40℃에서 2W의 출력 전력에 도달하는 데 필요한 전류는 이 예시에서 약 3A이다. 주변 온도가 70℃로 증가하면, 2W에 도달하는 데 필요한 전류가 약 3.2A로 증가하고 85℃에서 2W에 도달하는 데 필요한 전류는 약 4A이다. 이 정보는 룩업 테이블에 프로그래밍될 수 있으며, 전류는 서미스터에 의해 측정된 온도에 기초해 조정된다. 이 접근법의 한계는 디바이스마다 가변성이 있으며 디바이스 수명의 번인 효과(burn-in effects)로 인해 시간이 지남에 따라 약간의 가변성이 있을 수 있다는 것이다. 각 디바이스를 개별적으로 보정하여 디바이스 간 변동성을 보상할 수 있지만 이는 비용과 시간이 많이 소요된다. 시간에 따른 변동성은 보상하기가 더 어렵다.
제2 접근법은 출력 전력을 직접 모니터링하고 레이저 또는 LED에 대한 구동 전류를 조정하여 원하는 범위 내에서 출력 전력을 유지하는 것이다. 이것은 특히 광섬유 데이터 통신 시장 내에서 트랜지스터 아웃라인(transistor outline; TO) 헤더 및 캔으로 패키징된 디바이스에 대해 자주 수행되었다. 종래 기술 TO의 예가 도 5에 예시되어 있다. 금속 TO 헤더 상에 장착된 광 다이오드와, 광 검출기의 금속 패드 상에 장착된 광 다이오드 활성 영역보다 작은 VCSEL을 사용하여 스택이 생성될 수 있다. 헤더로부터 광 다이오드를 분리하기 위해, 이 스택은 헤더와 광 다이오드 사이에 배치된 금속으로 패터닝된 세라믹 서브마운트 상에 선택적으로 장착할 수 있다. 다양한 VCSEL 및 광 다이오드(photodiode; PD) 접촉부는 전기적 접촉을 위해 헤더 또는 패키지의 핀에 와이어 본딩된다. 패키지 위에 덮개가 제공된다. TO 헤더의 경우, 이 덮개는 일반적으로 상단 표면에 윈도우를 갖는 키가 큰 금속 캔이다. 윈도우는 바람직하게는 AR 코팅을 갖지 않거나 윈도우의 두 표면에서 반사될 광의 양을 결정하기 위해 제어된 코팅을 갖는다. VCSEL로부터 방출된 광선은 비제로 각도 범위의 발산을 가지므로, 일부 광은 비스듬히 반사된다. 충분히 높은 각도로 반사된 광은 VCSEL 칩으로 덮이지 않는 광 검출기 영역에 도달할 것이고 출력 전력을 모니터링하는 데 사용될 수 있다.
도 6은 종래 기술의 TO 헤더의 평면도(602)로 이 접근법을 예시한다. 평면도(602)에서, VCSEL 다이오드는 광 다이오드 상의 금속 패드 위에 위치하며, 이 패드는 결국 헤더 상에 위치하며 두 다이오드의 다양한 애노드 접촉부 및 캐소드 접촉부에 대한 와이어 본드를 도시한다. 도 6은 또한 VCSEL을 수용하는 패드를 포함하는 광 다이오드(604)의 확대도를 포함한다. 대안적으로, VCSEL과 광 다이오드가 서브마운트 또는 헤더에 나란히 배치될 수 있으며 광 다이오드는 VCSEL로부터 방출된 광을 포착하여 윈도우에 의해 한쪽으로 반사된다. 이것은 일반적으로 VCSEL의 활성 방출 영역으로부터 광 다이오드의 활성 부분까지의 거리를 증가시키므로 VCSEL 위의 윈도우 높이가 증가되어야 한다.
이러한 접근법은 효과적으로 적용되었지만 몇 가지 제한 사항을 갖는다. 광 다이오드 상에서 충분한 광을 포착하기 위해, TO 헤더의 덮개가 상대적으로 높아 패키지의 소형화를 제한한다. 예를 들어, VCSEL 방출 영역으로부터 광 다이오드의 대상 부분까지의 거리가 0.5 밀리미터(mm)로 상당히 작은 거리이고, VCSEL 반각이 11도인 경우, 윈도우 하단 측은 VCSEL 상단보다 약 1.28 mm 높아야 한다. VCSEL에서 광 다이오드까지의 거리가 1 mm로 증가되면, 높이는 2.56 mm로 두 배가 된다. 전체 패키지 높이는 헤더 또는 서브마운트 두께, 윈도우 두께 및 VCSEL 두께도 포함하므로 쉽게 3 mm 내지 4 mm 높이가 될 수 있다. VCSEL은 소형화가 핵심인 가전제품에 적용되기 때문에 문제가 될 수 있다. 또한, VCSEL의 빔 발산은 온도와 전류 모두의 영향을 받을 수 있으므로 다시 이 관계를 이해하고 잠재적으로 보상해야 한다. 광 다이오드에 대한 VCSEL 배치의 정확한 기하구조도 중요할 수 있다. 더 높은 출력 전력 어레이의 경우, 양호한 열 히트 싱킹(thermal heat sinking)이 필요하며 TO는 일반적으로 패키지 역할을 하기에 양호한 히트 싱크가 아닐 수 있다.
플라스틱 또는 세라믹 표면 장착 패키지에서 출력 전력을 모니터링하기 위해 별도의 광 다이오드를 사용하는 또 다른 버전이 도 7에 예시된다. VCSEL과 광 다이오드 다이가 나란히 놓여 있는 플라스틱 또는 세라믹 서브마운트와, 패키지로의 측벽이 있으며 그 위에 유리 또는 플라스틱 윈도우가 배치될 수 있다. 이 윈도우로부터의 반사에 의존하는 경우 중요한 신호가 VCSE로부터 광 다이오드에 도달하도록 그 치수가 허용하는지 여부를 고려해야 한다. VCSEL로부터의 이용 가능한 각도 방출을 가정하면, 덮개의 높이는 VCSEL보다 높게 들어올려질 필요가 있을 수 있으며, 이는 패키지가 원하는 낮은 프로파일을 달성하는 것을 방지할 수 있다.
VCSEL과 광 다이오드 모니터가 나란히 있는 패키지의 제2 버전이 도 8에 도시되어 있다. 이 경우 평평한 윈도우는 확산기로 대체된다. 확산기는 패키지를 떠나는 대부분의 광에 대해 특정 각도의 시야를 생성하지만 작은 백분율은 확산기 유리와 평행하게 산란되고 점차적으로 광 검출기를 향해 다시 산란된다. 측방향 산란으로 인해 VCSEL과 모니터 다이오드 사이의 거리가 더 커질 수 있으며 광 다이오드에 의해 수신되는 신호는 VCSEL과 모니터 다이오드 사이의 간격에 덜 민감하다. 그러나 이 모니터 광 다이오드는 패키지에서 더 많은 공간을 차지하며 이 접근법은 확산기를 포함해야 하거나 바람직한 경우에만 동작한다.
위의 반사 또는 산란 윈도우의 높이를 최소화하면서 어레이의 출력 전력을 모니터링하는 또 다른 방법은 광 다이오드를 VCSEL 칩에 모놀리식으로 통합하는 것이다. VCSEL로부터 모니터까지의 측방향 거리를 감소시킴으로써, 반사 또는 산란 표면이 더 낮아질 수 있다.
많은 애플리케이션, 특히 소비자를 위한 소형화의 또 다른 양상은 플립 칩 본딩된 VCSEL을 개발하는 것이다. 도 9는 그러한 접근법을 개략적으로 예시한다. 캐소드 접촉부 및 애노드 접촉부는 모두 칩의 상단 표면으로부터 제조된다. 그런 다음, 칩을 뒤집어서 예를 들어, 솔더를 사용하여 회로 보드 또는 서브마운트에 부착하고 원래의 기판을 통해 광이 방출되게 한다. 이 경우 광학계가 기판에 부착되거나 제조될 수 있다. 플립 칩 접근법은 요구되는 패키지 영역을 증가시키는, 본드 패드의 제거에 의해 소형화에 기여할 수 있다. 웨이퍼 후면에 광학계를 통합하면 패키지의 덮개에 부착된 외부 광학계의 필요성을 대체함으로써 패키지를 소형화하고 그리고/또는 비용을 감소시키는데 도움이 될 수 있다.
조명 및 감지를 위한 광 방출기에 대한 바람직한 특성에 기초하여 조명원이 높은 기울기 효율을 갖는 것이 유리할 것이다. 즉, 조명원은 단위 전류당 더 많은 광 파워를 생성할 것이다. 높은 기울기 효율의 이점은 원하는 광 파워 레벨에 대해 칩의 풋프린트를 감소시키거나, 또는 풋프린트가 일정하게 유지되는 경우 출력 전력을 개선할 수 있는 능력을 포함할 것이다. 더 높은 기울기 효율의 또 다른 주요 이점은 VCSEL 디바이스를 변조하거나 펄싱할 때 더 짧은 상승 시간을 달성하기 위한 능력일 것이다. 이는 비행 시간 메커니즘을 사용하는 3D 감지 또는 이미징에 특히 유용하다.
3D 감지의 경우, 시야에 대한 이미징에 필요한 전력을 달성하기 위해 VCSEL 어레이를 사용하여 충분한 광 파워를 생성했다. 그러나 3D 감지의 가장 간단한 구현에서, VCSEL의 어레이는 공통 애노드와 공통 캐소드를 모두 공유할 수 있으며, 모든 개별 VCSEL은 도 1의 VCSEL 어레이(104)에 의해 예시된 바와 같이 함께 턴온되고 턴오프된다.
그러나 대안적으로 VCSEL 칩은 주어진 영역의 VCSEL이 함께 변조되는 반면 다른 세그먼트는 독립적으로 변조되는 개별 영역으로 분할될 수 있다. 이 접근법의 몇 가지 예시가 도 10에 도시되어 있다. VCSEL 칩(1002)은 4개의 유사한 크기의 세그먼트로 분할되는 단일 칩이다. 이는 필요한 광 파워의 양에 따라 1개, 2개, 3개 또는 4개의 세그먼트가 활성화될 수 있기 때문에 총 광 출력 전력 및 전력 소비를 제어하기 위해 수행될 수 있다. 대안적으로, 칩을 하나 이상의 렌즈와 결합함으로써, 상이한 세그먼트로부터의 광이 상이한 관심 영역으로 조종될 수 있다. 반면에, VCSEL 어레이(1004)에서, 하나의 세그먼트는 상당히 작은 반면, 다른 세그먼트는 상당히 더 크다. 이러한 칩의 적용 예는 포인트 센서를 위한 좁은 광선 빔으로서 작은 세그먼트의 사용일 수 있는 반면 칩의 나머지 부분은 이미징될 영역의 조명을 위해 더 많은 전력을 제공한다.
그러나 VCSEL의 개별 변조 또는 동일한 전도성 기판 상에 모놀리식으로 통합된 세그먼트의 경우 공통 애노드 또는 공통 캐소드 배열을 가정하는 세그먼트 구동 중에서 선택해야 한다. VCSEL의 경우, 가장 낮은 결함 밀도를 가진 가장 성숙한 기판이 n형 도핑되어 VCSEL이 공통 캐소드를 공유하기 때문에 공통 캐소드 배열이 훨씬 더 일반적이다. 공통 애노드를 허용하는 P-도핑된 기판이 존재하지만 일반적으로 더 작고 그리고/또는 결함 밀도가 더 높다. 더 작은 기판은 더 높은 제품 비용으로 이어지는 반면, 기판 결함은 신뢰성을 감소시키는, 디바이스의 결함으로 이어질 수 있다. 절연 기판도 존재하지만 일반적으로 더 높은 결함 밀도를 가지며 접합의 양면에 대한 접촉이 여전히 필요하고 기판을 통해 하나의 접속이 더 이상 이루어지지 않을 수 있기 때문에 디바이스의 제조 프로세스를 복잡하게 만든다.
도 11은 다중-세그먼트 VCSEL 어레이를 위한 공통 애노드 설계에 대한 다중-세그먼트 VCSEL 어레이를 위한 공통 캐소드 다이오드 설계의 회로도 비교를 예시한다. 일반적으로 공통 애노드 구성은 더 작고 더 낮은 전력의 드라이버를 허용하므로 선호된다. 양극성 접합 트랜지스터(bipolar junction transistor; BJT)와 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET) 모두에 대해, n형 디바이스는 p형보다 저항이 낮으므로 전류 처리 능력이 더 높다. n-채널 FET(또는 npn BJT)는 부하와 접지면 사이의 회로에 배치되는 로우-사이드 드라이버로서 최적으로 구성된다. 이러한 유형의 구동 방식에서 트랜지스터는 전류원이 아니라 레이저를 위한 전류 싱크가 된다. 따라서 각 채널이 절연된 캐소드 접촉부를 갖는 경우에만 다수의 레이저가 개별적으로 어드레싱될 수 있다. 반면에 레이저 애노드 접촉부는 전력 공급 장치(Vcc)에 연결된 공통 노드를 가질 수 있다.
개별적으로 접촉되거나 다수의 세그먼트들로 분할되는 VCSEL의 어레이를 갖는다고 가정하면, VCSEL 또는 VCSEL 세그먼트를 구동하는 방법이 필요하며, 특히 비행 시간 또는 3D 감지 애플리케이션에 대해 VCSEL 또는 VCSEL 세그먼트를 신속하게 스위칭하는 방법이 필요하다. 각 VCSEL에 또는 각 세그먼트에 개별 본드 패드를 제공하면 칩 크기가 매우 빠르게 증가하게 할 수 있다. 또한, 어레이 크기가 커짐에 따라 추가 VCSEL에 도달하려면 더 많은 상호접속 금속 라인이 필요하고 VCSEL 사이의 피치가 커져야 할 것이다. 각 VCSEL 또는 세그먼트에 대해 드라이버 칩이 필요할 수 있으며, 수가 증가함에 따라 전체 패키지 크기가 증가하고 회로로부터 VCSEL 세그먼트까지의 거리가 증가하여 상호접속부의 인덕턴스를 증가시킨다. 따라서, 당업계에서 필요한 것은 2D VCSEL 어레이에 대한 매트릭스 어드레싱 가능 접근법이다.
요약하면, 감지 애플리케이션을 위한 조명 모듈은 다음과 같은 피처가 필요하다: VCSEL 칩의 풋프린트를 최소화하는 컴팩트한 설계, 이 설계에 통합되는 광학계 및 잠재적 광 다이오드, 고효율, 및 빠른 펄스 상승 시간을 위한 VCSEL 인덕턴스에 대한 전류 및 드라이버의 최소화, 바람직하게는 공통 애노드 드라이버 설계를 가지며 VCSEL 칩의 세그먼트를 독립적으로 구동하는 능력, 및 다른 세그먼트와 독립적으로 개별 VCSEL 또는 VCSEL 세그먼트를 스위칭하는 능력.
본 명세서에서 개시된 다양한 구현은, 광을 방출하는 VCSEL의 어레이, VCSEL의 어레이에 전류를 제공하도록 구성된 드라이버, 및 VCSEL의 어레이에 의해 방출된 광을 수신하고 조명 모듈로부터의 광 패턴을 출력하도록 구성된 광학 요소를 포함한다.
일부 구현에서, VCSEL의 어레이의 적어도 하나의 VCSEL은 다중 접합 VCSEL을 포함한다. 일부 구현에서, 적어도 하나의 VCSEL은 통합 이종 접합 양극성 트랜지스터(heterojunction bipolar transistor; HBT)를 포함한다.
일부 구현에서 VCSEL의 어레이는 공통 애노드를 공유한다. 일부 구현에서, VCSEL의 어레이의 적어도 하나의 VCSEL은 다중 접합 VCSEL을 포함한다. 일부 구현에서 VCSEL의 어레이는 하단 방출 VCSEL이다.
일부 구현에서, VCSEL의 어레이의 적어도 하나의 VCSEL은 통합 HBT를 포함한다. 일부 구현에서, 적어도 하나의 VCSEL은 하단 방출 VCSEL이다. 일부 구현에서, 적어도 하나의 VCSEL은 VCSEL의 어레이의 적어도 하나의 다른 VCSEL과 공통 애노드를 공유한다.
일부 구현에서, VCSEL의 어레이의 각 VCSEL은 통합 HBT를 포함하고 VCSEL의 어레이는 복수의 행 및 복수의 열을 포함한다. 일부 구현에서, 각 행의 각 VCSEL은 통합 HBT의 공통 이미터를 공유하고 각 열의 각 VCSEL은 통합 HBT의 공통 베이스를 공유하여 VCSEL의 어레이의 각 VCSEL이 개별적으로 어드레싱 가능하도록 한다. 일부 구현에서, VCSEL의 어레이의 적어도 하나의 VCSEL은 다중 접합 VCSEL이다. 일부 구현에서, VCSEL의 어레이의 적어도 2개의 VSCEL은 공통 애노드를 공유한다.
일부 구현에서, VCSEL의 어레이는 광을 방출하도록 구성된 VCSEL의 제1 세그먼트 및 VCSEL의 제1 세그먼트에 의해 방출된 광을 검출하도록 구성된 VCSEL의 제2 세그먼트로 분할된다. 일부 구현에서, VCSEL의 제1 세그먼트는 순방향 바이어스되고 VCSEL의 제2 세그먼트는 역방향 바이어스된다. 일부 구현에서, VCSEL의 제1 세그먼트에 있는 적어도 하나의 VCSEL은 다중 접합 VCSEL이다. 일부 구현에서, VCSEL의 제1 세그먼트에 있는 적어도 하나의 VCSEL은 통합된 HBT를 포함한다.
일부 구현에서, 광학 요소는 VCSEL의 어레이에 통합된다. 일부 구현에서, 광학 요소는 VCSEL 어레이의 기판 상에 퇴적된다. 일부 구현에서, 모듈은 VCSEL의 어레이에 인접하게 배치된 광 검출기를 더 포함한다. 일부 구현에서, 모듈은 광학 요소의 상단 상에 배치된 광 검출기를 더 포함한다. 일부 구현에서, VCSEL의 어레이는 광을 방출하도록 구성된 VCSEL의 제1 세그먼트 및 VCSEL의 제1 세그먼트에 의해 방출된 광을 검출하도록 구성된 VCSEL의 제2 세그먼트로 분할된다. 일부 구현에서, VCSEL의 어레이의 적어도 하나의 VCSEL은 다중 접합 VCSEL이다. 일부 구현에서, VCSEL의 어레이의 적어도 2개의 VSCEL은 공통 애노드를 공유한다. 일부 구현에서, VCSEL의 어레이의 적어도 하나의 VCSEL은 통합 HBT를 포함한다. 일부 구현에서, VCSEL의 어레이는 드라이버 및 광 검출기를 포함하는 기판 상에 플립-칩 본딩된다. 일부 구현에서, VCSEL의 어레이는 드라이버에 접속된 실리콘 인터포저 상에 플립-칩 본딩되고, 실리콘 인터포저는 광 검출기를 포함한다.
도 1은 종래 기술의 VCSEL 어레이의 예를 도시한다.
도 2는 종래 기술의 비행 시간 조명 모듈의 예를 도시한다.
도 3은 비행 시간 조명 모듈에 대한 또 다른 종래 기술 솔루션을 예시한다.
도 4는 동작 온도 범위에서 VCSEL 어레이의 전류 대 출력 전력의 그래프를 예시한다.
도 5는 종래 기술의 트랜지스터 개요의 예이다.
도 6은 종래 기술의 트랜지스터 개요의 또 다른 예이다.
도 7은 광 다이오드를 조명 모듈에 통합하기 위한 종래 기술의 접근법을 도시한다.
도 8은 광 다이오드를 조명 모듈에 통합하기 위한 또 다른 종래 기술의 접근법을 도시한다.
도 9는 플립 칩 본딩된 VCSEL에 대한 종래 기술 접근법을 도시한다.
도 10은 종래 기술의 분할된 VCSEL 어레이를 도시한다.
도 11은 공통 캐소드를 갖는 VCSEL 어레이에 대한 종래 기술의 솔루션을 도시한다.
도 12는 다양한 구현에 따른 VCSEL의 교차 구조도이다.
도 13은 다양한 구현에 따른 2-접합 VCSEL의 활성 영역의 표현이다.
도 14는 다양한 구현에 따른 양자 웰의 전도대 및 가전자대 구조를 예시한다.
도 15는 다양한 구현에 따른 단일 접합 VCSEL과 이중 접합 VCSEL 사이의 성능을 비교하는 그래프를 도시한다.
도 16은 다양한 구현에 따른 VCSEL 및 통합된 드라이버를 갖는 조명 모듈을 예시하는 블록도이다.
도 17은 다양한 구현에 따른 단일 및 이중 접합 VCSEL에 대한 등가 회로 추정치를 도시한다.
도 18은 다양한 구현에 따른 단일 및 다중 접합 VCSEL에 대한 현재 응답 시간을 예시한다.
도 19는 다양한 구현에 따른 단일 접합 VCSEL 및 이중 접합 VCSEL의 상승 시간을 비교하는 그래프를 도시한다.
도 20은 다양한 구현에 따라 직렬로 접속된 3개의 VCSEL의 회로도를 도시한다.
도 21은 종래 기술의 공통 캐소드 VCSEL을 예시한다.
도 22는 다양한 구현에 따른 공통 애노드 VCSEL을 예시한다.
도 23은 다양한 구현에 따른 또 다른 공통 애노드 VCSEL을 예시한다.
도 24는 다양한 구현에 따른 또 다른 공통 애노드 VCSEL을 예시한다.
도 25는 다양한 구현에 따른 하단 방출 공통 애노드 VCSEL을 예시한다.
도 26은 다양한 구현에 따른 또 다른 하단 방출 공통 애노드 VCSEL을 예시한다.
도 27은 다양한 구현에 따른 공통 애노드 VCSEL 어레이를 예시한다.
도 28은 다양한 구현에 따른 하단 방출 공통 애노드 VCSEL 어레이를 예시한다.
도 29는 다양한 구현에 따른 n-도핑된 상단층을 갖는 VCSEL을 예시한다.
도 30은 다양한 구현에 따른 n-도핑된 상단층을 갖는 하단 방출 VCSEL을 예시한다.
도 31은 다양한 구현에 따른 통합 HBT를 갖는 공통 애노드 VCSEL을 예시한다.
도 32는 다양한 구현에 따른 통합 HBT를 갖는 하단 방출 VCSEL을 예시한다.
도 33은 다양한 구현에 따른 통합 HBT를 갖는 공통 캐소드 VCSEL을 예시한다.
도 34는 다양한 구현에 따른 통합 HBT를 갖는 VCSEL 어레이를 예시한다.
도 35는 다양한 구현에 따른 통합 HBT를 갖는 VCSEL 어레이의 회로도 및 프로파일 뷰를 예시한다.
도 36은 다양한 구현에 따른 통합 HBT를 갖는 VCSEL 어레이에 대한 마스크 레이아웃을 예시한다.
도 37은 다양한 구현에 따른 통합 HBT를 갖는 VCSEL 어레이의 예시적인 제조를 예시한다.
도 38은 다양한 구현에 따른 일반 VCSEL 어레이와, 통합된 광 검출기를 갖는 VCSEL 어레이를 예시한다.
도 39는 다양한 구현에 따른 전력에 접속된 통합 광 검출기를 갖는 VCSEL 어레이의 회로도를 예시한다.
도 40은 다양한 구현에 따른 통합 광 검출기를 갖는 또 다른 VCSEL 어레이를 예시한다.
도 41은 다양한 구현에 따른 통합 광 검출기를 갖는 또 다른 VCSEL 어레이를 예시한다.
도 42는 다양한 구현에 따른 통합 광 검출기를 갖는 또 다른 VCSEL 어레이를 예시한다.
도 43은 다양한 구현에 따른 VCSEL의 기초를 형성하는 반도체층의 반사 스펙트럼을 도시하는 그래프이다.
도 44는 다양한 구현에 따른 표준 VCSEL과, 감소된 파장 감도를 갖는 VCSEL 및 통합 광 검출기를 예시한다.
도 45는 다양한 구현에 따른 감소된 파장 감도를 갖는 또 다른 VCSEL 및 통합 광 검출기를 예시한다.
도 46은 다양한 구현에 따른 또 다른 VCSEL 및 트렌치를 갖는 통합 광 검출기를 예시한다.
도 47은 다양한 구현에 따른 통합 광학계(integrated optics)를 갖는 VCSEL 다이를 예시한다.
도 48은 다양한 구현에 따른 통합 광학계를 갖는 또 다른 VCSEL 다이를 예시한다.
도 49는 다양한 구현에 따른 통합 광학계를 갖는 또 다른 VCSEL 다이를 예시한다.
도 50은 다양한 구현에 따른 통합 광학계를 갖는 또 다른 VCSEL 다이를 예시한다.
도 51은 다양한 구현에 따른 통합 광학계를 갖는 또 다른 VCSEL 다이를 예시한다.
도 52는 다양한 구현에 따른 통합 광학계를 갖는 또 다른 VCSEL 다이를 예시한다.
도 53은 다양한 구현에 따른 통합 광학계를 갖는 또 다른 VCSEL 다이를 예시한다.
도 54는 다양한 구현에 따른 통합 광학계를 갖는 또 다른 VCSEL 다이를 예시한다.
도 55는 다양한 구현에 따른 통합 광학계를 갖는 또 다른 VCSEL 다이를 예시한다.
도 56은 다양한 구현에 따른 광 검출기와 결합된 통합 광학계를 갖는 VCSEL 다이를 예시한다.
도 57은 다양한 구현에 따른 광 검출기와 결합된 통합 광학계를 갖는 또 다른 VCSEL 다이를 예시한다.
도 58은 다양한 구현에 따른 광 검출기와 결합된 통합 광학계를 갖는 또 다른 VCSEL 다이를 예시한다.
도 59는 다양한 구현에 따른 광 검출기 및 드라이버 회로와 결합된 통합 광학계를 갖는 VCSEL 다이를 예시한다.
도 60은 다양한 구현에 따른 광 검출기 및 드라이버 회로와 결합된 통합 광학계를 갖는 또 다른 VCSEL 다이를 예시한다.
도 61은 다양한 구현에 따른 통합 광학계를 갖는 또 다른 VCSEL 다이를 예시한다.
도 62는 다양한 구현에 따른 광 검출기 및 드라이버 회로와 결합된 통합 광학계를 갖는 VCSEL 다이를 예시한다.
도 63은 다양한 구현에 따른 광 검출기와 결합된 통합 광학계를 갖는 또 다른 VCSEL 다이를 예시한다.
도 64는 다양한 구현에 따른 광 검출기와 결합된 통합 광학계를 갖는 또 다른 VCSEL 다이를 예시한다.
도 65는 다양한 구현에 따른 통합 광학계를 갖는 또 다른 VCSEL 다이를 예시한다.
본 구현의 이들 및 다른 피처는 본 명세서에 설명된 도면과 함께 취해진 다음의 상세한 설명을 읽으면 더 잘 이해될 것이다. 첨부된 도면은 축척에 맞게 그려지도록 의도되지 않는다. 명확성을 위해 모든 컴포넌트가 모든 도면에 레이블링되지는 않을 수 있다.
본 개시 내용은 3D 감지 및 기타 애플리케이션을 위한 컴포넌트의 성능 최적화 및 소형화를 해결하기 위한 접근법을 설명한다. 다중 접합 VCSEL을 사용하면 입력 전류의 함수로서 출력 전력을 개선할 수 있다. 다중 접합 VCSEL을 드라이버 집적 회로, 광 검출기, 광학 빔 성형 요소 또는 기타 피처를 포함하는 모듈에 통합하면 매우 컴팩트한 고성능 감지 조명원을 제공한다. VCSEL 칩을 세그먼트로 세분화하고 세그먼트가 공통 애노드 드라이버 어레이로 개별적으로 구동되도록 하는 구조를 구현하여 추가 기능성이 달성될 수 있다. 변조를 위한 추가 개선 사항은 VCSEL 세그먼트의 고속 스위칭을 용이하게 하기 위해 VCSEL 어레이에 이종 접합 양극성 트랜지스터(HBT)를 통합하는 것을 포함할 수 있다. 소형화를 위한 추가 향상은 컴팩트 패키징을 허용하는 방식으로 VCSEL 또는 VCSEL 어레이의 출력 전력을 모니터링하기 위해 VCSEL 칩 상에 모니터 다이오드를 통합하는 것을 포함할 수 있다. 다른 소형화 접근법은 웨이퍼의 후면 상에 광학계를 통합하는 것을 포함한다.
다중 접합 VCSEL 모듈
도 12는 다양한 구현에 따른 2개의 상이한 VCSEL 설계의 교차 구조도이다. VCSEL(1202)은 가장 일반적으로 생산되는 유형이다. VCSEL(1201)은 대략 630 nm에서 최대 1060 nm 범위의 VCSEL 파장에 대해 일반적으로 GaAs인 하단 기판을 포함한다. 그러나 기판은 단파장 VCSEL의 경우 예를 들어, GaN 또는 사파이어, 또는 장파장 VCSEL의 경우 InP와 같은 다른 재료일 수 있다. 이 기판 위에는 각 층 두께가 방출 파장의 1/4인 상이한 굴절률의 교대 층으로 구성된 분산 브래그 반사기(Distributed Bragg Reflector; DBR)가 성장된다. 이러한 층은 종종 n-도핑된다. 그 다음에는 주입된 캐리어가 결합하여 광을 방출하는 p-n 접합을 가진 활성 영역이 이어진다. 활성 영역의 중심에는 일반적으로 850 nm 방출의 경우 GaAs, 적색 VCSEL 방출의 경우 GaInP, 또는 870 nm보다 긴 방출 파장의 경우 InGaAs인 양자 웰이 있다. 양자 웰은 장벽층에 의해 분리되고, 양자 웰/장벽 구조물은 기판 측 상에 n형으로 그리고 상단 측 상에 p형으로 도핑된 구속층(confinement layers)에 의해 개재(sandwich)된다. 예를 들어, 850 nm 방출의 경우, 양자 웰은 GaAs일 것이고, 장벽층은 x = 0.25인 AlxGa1-xAs이며, 구속층은 x = 0.50인 AlxGa1-xAs일 수 있다. p-도핑된 구속층 위에는 또한 p형 도핑된 1/4 파장 두께 층의 스택으로 구성된 제2 DBR이 퇴적된다. 활성 영역 두께 총계(양자 웰, 장벽층 및 구속층)는 하나의 광학 파장일 수 있지만 반파장의 임의의 정수배일 수 있다. 이 구조의 대안은 구조의 하단 상에 p형 도핑을 갖고 상단 상에 n형 도핑을 갖게 도핑층을 뒤집는 것이다.
VCSEL(1204)는 2-접합 VCSEL이다. 이 구조는 활성 영역을 제외하고는 단일 접합 VCSEL(1202)과 유사하다. 이 경우 활성 영역은 두 세트의 양자 웰을 중심으로 두 개의 p-n 접합을 포함한다. 양자 웰의 각각의 세트는 하나 이상의 웰을 포함할 수 있지만, 전형적으로 그 수는 장벽 웰에 의해 분리된 1개 내지 4개의 양자 웰이다. 이 경우 양자 웰의 각 세트는 구속층에 의해 분리될 수 있다. 두 개의 양자 웰 p-n 접합들 사이에는 터널 접합이 있다. 터널 접합의 각 측 상의 p형 도핑 및 n형 도핑은 항복 전압을 낮추고 접합을 통해 전류가 흐르도록 하기 위해 매우 높다. 일반적으로 접합을 통한 전송이 거의 오믹 특성(ohmic character)을 갖도록 도핑이 선택된다.
도 13은 다양한 구현에 따른 2-접합 VCSEL의 활성 영역의 표현이다. 하단 n형 미러가 퇴적된 후, n형 구속층이 성장된다. 그 다음은 장벽층에 의해 분리된 1개 내지 4개의 양자 웰의 명목상 도핑되지 않은 세트이다. 그런 다음, p-도핑으로 시작하는 구속층이 성장된다. 구속층의 중간에, p형 도핑을 10e19/cm3 이상의 도핑으로 증가시킨 다음 갑자기 높은 n형 도핑(10e19/cm3 이상)으로 스위칭하는 터널 접합이 배치된다. 중간 구속층의 나머지 부분은 더 낮은 농도의 n형 도핑으로 성장되고, 그 다음에는 명목상 도핑되지 않은 양자 웰 활성 영역이 오고, 그 다음에는 p형 구속층과 p형 DBR이 뒤따른다. 따라서 활성 영역은 p-n 접합을 중심으로 터널 접합에 의해 분리된 두 개의 양자 웰 활성 영역을 갖는다. 터널 접합의 목적은 역방향 바이어스 접합을 통해 전류를 전달하는 데 필요한 전압으로 인한 과도한 패널티 없이 역방향 바이어스 접합을 통해 전류가 흐를 수 있도록 하는 것이다. 두 개의 p-n 접합은 두 접합에서 정공과 전자의 재결합을 허용하여 광을 생성한다.
고효율을 위해서는, 양자웰층이 전기장의 피크에 위치해야 하고 터널 접합은 전기장의 최소에 위치해야 한다. 이것은 도 13에 예시되어 있다. 상단 미러와 하단 미러 사이에는 활성층이 개재(sandwich)된다. 두 세트의 양자 웰은 각 세트의 양자 웰을 중심으로한 순방향 바이어스된 p-n 접합으로 전기장의 피크에 위치하는 한편, 역방향 바이어스된 터널 접합은 두 개의 양자 웰 활성 영역 사이에 위치하고 전기장의 최소에 있다. 이것은 터널 접합에서 높은 도핑으로 인한 흡수를 최소화하는 데 도움이 된다.
도 14는 다양한 구현에 따른 다양한 양자 웰의 전도대 및 가전자대 구조를 예시한다. 다이어그램(1402)은 바이어스되지 않는 종래의 양자 웰 디바이스를 나타내며, 다이어그램(1404)은 다중 접합 활성 영역의 대역 구조를 나타내며, 이 경우 터널 접합에 의해 분리되고 바이어스 하에 배치된 3개의 분리된 양자 웰 p-n 접합을 갖는다. 충분한 바이어스가 가해지면 터널 접합은 역방향 바이어스 조건에서 쉽게 전류를 통과시키는 반면 양자 웰의 p-n 접합은 순방향 바이어스된다.
도 15는 다양한 구현에 따른 단일 접합 940 nm VCSEL과 이중 접합 940 nm VCSEL 사이의 성능을 비교하는 그래프를 도시한다. 2개의 설계는 그래프(1502)에서 출력 전력 대 전류, 그래프(1504)에서 전압 대 전류, 및 그래프(1506)에서 효율 대 출력 전력에 대해 비교된다. 그래프(1502)에서 기울기 효율, 즉, 출력 전력을 입력 전류로 나눈 값이 이중 접합 VCSEL에 대해 훨씬 더 높다는 것을 알 수 있다. 단일 접합의 기울기 효율은 대략 1W/A인 반면 2-접합 VCSEL의 기울기 효율은 대략 2배, 즉, 2W/A이다. 반면에, 그래프(1504)는 2개의 설계의 전압 대 전류를 예시한다. 예를 들어, 단일 접합 VCSEL을 통해 10 mA의 전류를 구동하는 데 필요한 전압은 2V인 반면 이중 접합 VCSEL을 통해 10 mA를 구동하는 데 필요한 전압은 3.5V이다. 마지막으로, 그래프(1506)에서 단일 접합 VCSEL의 최대 전기적 - 광학적 전력 변환 효율이 9 mW의 전력 손실에서 약 52%인 반면에, 이중 접합 VCSEL의 최대 효율은 약 15 mW의 전력 손실에서 약 59%임을 알 수 있다. 향상된 효율은 두 설계의 문턱 전류가 매우 유사하고 이중 접합 디바이스의 기울기 효율이 본질적으로 단일 접합 설계의 두 배이지만 전압 증가는 2배 미만이라는 사실로 설명될 수 있다. 전압은 접합 전압 더하기 저항 곱하기 미러를 통과하는 전류의 함수이다. 2개의 접합의 존재로 인해 접합 전압이 두 배가 되는 동안 직렬 저항은 거의 동일하게 유지된다.
예를 들어, 비행 시간 기반 3D 감지와 같은 애플리케이션의 경우, VCSEL 어레이는 일반적으로 1 나노초 내지 10 나노초 범위의 짧은 펄스를 제공하는 드라이버 집적 회로(IC)와 결합될 수 있지만 둘 다 더 짧거나 길 수 있다. 펄스의 상승 시간은 3D 비행 시간 애플리케이션에서 최상의 시간 및 이에 따라 거리, 분해능을 갖기 위해 가능한 한 짧아야 한다. 도 16은 다양한 구현에 따른 VCSEL 및 통합 드라이버를 갖는 조명 모듈을 예시하는 블록도이다. 일부 구현에서 조명 모듈은 특정 광 패턴 또는 시야를 생성하는 광학 요소를 포함한다. 도 16에 예시된 모듈에서 광학 요소는 일반적으로 원형 빔을 직사각형 시야로 변환하는 확산기이다. 또 다른 기능은 VCSEL의 출력을 모니터링할 수 있는 광 검출기(photodetector; PD)를 통합하고 광학 요소가 어떻게든 손실 또는 손상되었는지 여부를 검출하는 것이다. 광은 확산기나 윈도우로부터 반사되거나 산란되어 광 검출기로 내려갈 수 있다. 조명 모듈(1602)은 VCSEL에 인접한 광 검출기를 도시하고 이 둘이 드라이버로부터 분리된 것을 도시하는 반면, 조명 모듈(1604)은 드라이버에 통합된 광 검출기와 드라이버 위에 장착된 VCSEL 칩을 도시한다.
성능 향상을 위해 예를 들어, 커패시터 및 저항기와 같은 다른 수동 요소가 모듈에 통합될 수 있다. 이러한 모든 요소는 하우징에 통합될 수 있으며, 투명 유리 또는 광학 요소는 광이 모듈을 빠져나갈 수 있도록 하는 윈도우로서 통합될 수 있다. 모듈의 베이스는 인쇄 회로 기판, 리드 프레임, 세라믹 서브마운트, 또는 기계적 지지 및 전기 신호 라우팅을 제공하는 임의의 다른 기판일 수 있다. 반도체 칩(VCSEL, 광 검출기, 드라이버 집적 회로) 및 수동 전기 컴포넌트에 대한 전기적 접속은 와이어 본드, 기판에 대한 범프 본딩, 또는 디바이스들 사이의 직접 와이어 본딩 또는 범프 본딩으로 제공될 수 있다.
VCSEL 다이는 VCSEL에 나노초 범위 펄스를 제공하는 드라이버 IC에 전기적으로 접속될 수 있다. 실리콘 CMOS 또는 고전력 GaN FET 기반 아키텍처를 포함하여 여러 레이저 드라이버 아키텍처가 사용 가능하다. 종종 드라이버와 레이저의 스위칭 속도는 개별적으로 몇 GHz보다 클 수 있지만 시스템의 응답은 두 컴포넌트의 상호접속에 의해 제한된다. VCSEL의 응답 시간(즉, 광학적 광 펄스의 상승 시간)은 전기적 펄스의 상승 시간, VCSEL 칩의 기생(커패시턴스 및 저항), 드라이버와 VCSEL 간의 접속 방법에 기인한 인덕턴스의 영향을 받는다. 특히 고전류에서는 접속 방법의 인덕턴스가 지배적일 수 있다. 예를 들어, 인덕턴스는 와이어 본드 또는 본드들, 서브마운트를 통해 이동하는 트레이스, 또는 드라이버 또는 서브마운트에 대한 범프 본드 부착으로 인해 발생할 수 있다. SPICE 시뮬레이션은 단일 접합 VCSEL과 이중 접합 VCSEL의 상승 시간을 추정하고 이를 비교하기 위해 수행되었다. 도 17은 다양한 구현에 따른 단일 및 이중 접합 VCSEL에 대한 등가 회로 추정치를 도시한다. 회로도(1702)는 단일 접합 VCSEL에 대한 등가 회로 추정치를 보여주는 반면, 회로도(1704)는 이중 접합 VCSEL에 대한 등가 회로를 보여준다. 0.2 나노헨리의 상호접속 인덕턴스가 가정된 반면 VCSEL 어레이의 저항은 0.25 옴으로 가정되었다. 비교를 위해 동일한 양의 광 출력 전력을 생성하는 두 설계에 대해 구동 조건이 가정되었다. 단일 접합 VCSEL의 경우, 4A의 구동 전류가 가정된 반면, 이중 접합 VCSEL의 경우 기울기 효율이 약 2배 더 높기 때문에 2A의 구동 전류가 가정되었다.
인덕터 및 또한 VCSEL을 통한 전류의 과도 응답은 dI/dt = Ls/VL로서 정의되며, 여기서 Ls는 인덕턴스이고 VL은 공급 전압이다. 따라서 스위칭 속도는 인덕턴스를 최소화하거나 사용 가능한 공급 전압을 증가시켜 최적화될 수 있다. 그러나 다중 접합 VCSEL은 회로 속도를 증가시키는 또 다른 접근법을 제공한다. 도 18에 도시된 바와 같이, 시스템의 전체 응답은 dP/dt = dP/dI * dI/dt로 특징지어진다. VCSEL 문턱값을 초과하는 바이어스 조건을 고려하면 dP/dI = ηsl의 기울기 효율이 되어, 따라서 응답은 dP/dt = ηsl * Ls/VL가 된다. 단일 접합 VCSEL의 경우 최대 기울기 효율은 100% 차동 양자 효율로 제한되지만, 다중 접합 VCSEL의 경우 차동 양자 효율은 100%를 크게 초과할 수 있다. n개의 스테이지에 대한 최대 기울기 효율은 ηsl = n/ λ * 1.24 [A* um / W]가 된다. 그런 다음, 상승 시간은 다중 접합 VCSEL의 스테이지 수만큼 비례적으로 감소될 수 있다. 또한, VCSEL을 동작하는 데 필요한 총 전류가 더 낮으면, 모듈의 다른 기생 요소로 인한 저항 손실도 비례하여 감소되므로 더 높은 효율 시스템을 초래한다.
도 19는 도 17의 등가 회로를 이용한 SPICE 시뮬레이션의 결과를 예시한다. 플롯팅은 각 유형의 디바이스를 통해 흐르는 전류의 상승 시간을 나타내며, 이는 발광의 상승 시간에 해당한다. 전류가 최대 20%에서 최대 80%까지 상승하는 시간은 설계 유형별로 도시된다. 단일 접합 VCSEL(상부 곡선)의 경우 20/80 상승 시간은 416 피코초로 추정되는 반면, 이중 접합 VCSEL(하부 곡선)의 경우 예상 상승 시간은 134 피코초이다. 따라서 도 19는 비행 시간 또는 LIDAR 애플리케이션을 위해 이중 접합 VCSEL을 사용하는 이점을 예시한다. 필요한 전류를 감소시키면 상승 시간이 훨씬 빨라져 깊이 분해능이 향상된다.
전압이 5볼트 미만의 범위로 제한될 수 있는 소비자 애플리케이션의 경우, 이중 접합 VCSEL 설계가 적합할 것이고 3D 감지에서 향상된 거리 분해능을 위한 더 빠른 상승 시간의 이점을 가져올 것이며, 또한 칩 면적당 더 높은 전력, 또는 일정한 레벨의 출력 전력을 위해 대안적으로 더 작은 칩 면적을 제공할 것이다. LIDAR 애플리케이션의 경우, 삼중 접합 또는 심지어 더 많은 접합이 면적당 출력 전력을 더욱 향상시키면서, 빠른 상승 시간 및 연관된 개선된 거리 분해능이라는 동일한 이점을 제공할 수 있다. LIDAR 애플리케이션의 경우 VCSEL 다이에 전기 펄스를 제공하기 위한 하나 이상의 드라이버 회로와 함께 여러 다중 접합 VCSEL 칩 어레이가 모듈에 통합될 수 있다.
초고전력 시스템의 경우, 여러 VCSEL 어레이를 직렬 또는 병렬로 접속하여 드라이버의 최적 부하와 정확히 매칭하도록 필요한 전압과 전류를 조정할 수 있다. 상호접속부는 단일 VCSEL 칩 내에서 또는 회로 기판, 서브마운트 또는 드라이버 자체 상에 직접 다수의 칩을 타일링하여 제조될 수 있다. 도 20은 다양한 구현에 따라 직렬로 접속된 3개의 VCSEL의 회로도(2000)를 도시한다. 회로도(2000)에서 3개의 VCSEL 세트가 직렬로 접속되지만 각 세트는 병렬로 2개의 삼중 접합 VCSEL을 포함한다. 일반적으로 병렬 및 직렬 VCSEL의 임의의 조합이 가능하다.
다중 접합 설계는 상단 방출 VCSEL 또는 하단 방출 VCSEL 모두에서 개발될 수 있으며 VCSEL에 적합한 임의의 파장에서도 구현될 수 있다. 여기에는 InP 시스템에 기초한 장파장(> 1 미크론) VCSEL, AlGaAs/GaAs/InGaAs 재료 시스템에 기초한 근적외선(750 nm 내지 1100 nm) VCSEL, AlGaAs/InGaP 재료 시스템에 기초한 적색 VCSEL, 및 AlGaN/GaN/InGaN 재료 시스템에 기초한 청색 및 녹색 VCSEL을 포함한다.
도 16은 VCSEL이 광학계 및 드라이버 IC를 포함하는 모듈에 통합되는 것을 예시하는 반면, VCSEL은 또한 패키지에 포함된 광학계의 유무에 관계없이 간단한 제1 레벨 패키지에 제공될 수 있고, 드라이버 IC와 함께 보드 상에 통합될 수 있다. 광학계는 VCSEL 칩 자체에 직접 통합될 수도 있다.
공통 애노드 VCSEL 어레이
도 21은, 2개의 VCSEL 다이오드가 도시된 것을 제외하고는 도 12에 이전에 도시된 바와 같은 종래 기술의 공통 캐소드 VCSEL(2102)을 예시한다. VCSEL(2101)의 하단에서 시작하여 n-도핑된 기판에 대한 n-금속 접촉부가 있다. 약 650 nm에서 1060 nm 범위의 VCSEL 파장의 경우, 이 기판은 GaAs일 가능성이 가장 높지만 다른 파장 범위의 경우 InP 또는 GaN일 수도 있다. 기판 위에 굴절률이 다른 두 가지 다른 조성의 교대 층으로 구성된 n-도핑된 DBR 미러층이 에피택셜하게 퇴적되어 있다. 예를 들어, 두 층은 GaAs 및 AlAs 또는 삼원 AlGaAs의 다른 조성일 수 있다. 그 다음은 양자 웰 기반 다이오드 접합이다. 미러 위에 n-도핑된 스페이서층이 있고, 그 다음에는 명목상 도핑되지 않은 다중 양자 웰, 그 다음에는 p-도핑된 스페이서층이 있다. 이 활성 영역 위에 GaAs, AlAs 또는 삼원 AlGaAs로 유사하게 구성된 p-도핑된 DBR 미러가 성장된다. p-도핑된 층에 대한 금속 접촉부가 이 구조 위에 퇴적되고 패터닝된다. 2개의 다이오드가 도 21에 도시되어 있으며, 각 다이오드 주위에 메사가 에칭되어 하단 n-도핑 미러까지 아래로 도달하여 다이오드의 p측을 분리한다. 다른 것(AlAs 또는 매우 높은 알루미늄 함유 AlGaAs)보다 더 높은 알루미늄 조성을 가진 한 층이 이 구조에서 성장된다. 각 다이오드 주변의 메사를 에칭한 후, 구조가 증기에 노출되어 이 높은 알루미늄 함유층이 Al2O3로 변환된다. 산화 프로세스는 메사의 중앙에 개구를 남기도록 제어된다. 산화물은 절연성이므로 전류 흐름을 메사의 중심으로 제한하는 전류 애퍼처를 제공한다. 다이어그램(2104)은 VCSEL(2102)의 회로 레이아웃을 나타내며 공통 캐소드를 공유하지만 별도의 애노드 접촉부를 가짐을 보여준다.
도 22는 다양한 구현에 따른 공통 애노드 VCSEL(2202)을 예시한다. 구조는 기판의 n형 재료에 대한 금속 접촉부로 이전과 같이 시작된다. n-도핑된 DBR 미러 스택을 사용하여 이전과 같은 것이 이를 뒤따른다. n-도핑된 스페이서층이 뒤따르지만 터널 접합이 성장된다. 터널 접합은 n-스페이서층 바로 위에 매우 고도로 도핑된 n형 층을 포함하고, 매우 고도로 도핑된 p형 층이 뒤따른다. 터널 접합의 고도로 도핑된 p-층 옆에 p형 스페이서층이 성장되고, 그 다음에는 명목상 도핑되지 않은 다수의 양자 웰, 그 다음에는 n-도핑된 스페이서층이 뒤따른다. 발광 접합이 n-p인(즉, 하단 층이 n-도핑되고 상단이 p-도핑됨) VCSEL(2102)과 비교하여, VCSEL(2202)에서 발광 접합은 반전되어 이제 p-n 접합이다. n-스페이서층 위에 n형 DBR 미러가 성장되고 이러한 n형 층에 대한 오믹 접촉부를 형성하는 금속이 상단 표면 상에 퇴적되고 패터닝된다. 이전과 같이 각 다이오드 주위에 메사가 에칭되고, 이전과 같이 높은 알루미늄 함유 층을 산화시켜 전류 애퍼처를 형성함으로써 전류 구속이 제공된다.
다이어그램(2204)은 VCSEL(2202)의 회로 레이아웃을 나타낸다. 이 구조에서는, 접합의 p측이 공통 애노드로서 함께 연결되도록 접합이 반전되었다. 다중 양자 웰 접합이 순방향 바이어스로 동작하여 광을 방출하면 터널 접합이 역방향 바이어스될 것이다. 터널 접합은 동작 시 역방향 바이어스되지만 매우 높은 레벨의 도핑은 접합의 매우 낮은 항복 전압을 초래하므로, 역방향 바이어스 하에서 터널 접합을 통한 전류 전송은 본질적으로 거의 오믹(ohmic)인 것처럼 보이다. 터널 접합의 기능은 n형 기판과 n형 미러를 통해 접합의 p측으로 전류가 흐르도록 하는 것이다. 이 구조는, 설계가 n-도핑된 기판에 구축된 상태로 유지되도록 하지만 디바이스의 제조는 기존 VCSEL의 제조와 거의 동일하다. n-도핑된 상단 미러는 또한 n형 도핑의 캐리어 흡수가 p형 도핑의 캐리어 흡수보다 적어 잠재적으로 더 낮은 손실 및 더 높은 효율을 초래한다는 점에서 이점을 갖는다.
도 23은 다양한 구현에 따른 또 다른 공통 애노드 VCSEL(2302)을 도시한다. VCSEL(2302)에서는 터널 접합이 하단 미러로 더 깊숙이 이동된다. 이 경우, 다시 하단부터 위로 시작하여 n형 도핑된 기판과 함께 이 구조의 기판 측 상에 금속 접촉부가 퇴적된다. 하단 미러를 통해 중간에 터널 접합이 생성되며, 다시 높은 n형 도핑에 이어 높은 p형 도핑이 발생한다. 하단 미러의 나머지 부분은 p형 도핑으로 성장된다. 터널 접합을 하단 미러에 배치하면 부분 p형 및 부분 n형인 하단 DBR이 생성된다. p-도핑된 스페이서가 성장되고 명목상 도핑되지 않은 다중 양자 웰 활성층 및 n형 스페이서가 뒤따른다. 도 22에서와 같이, 상단 미러는 이제 n형으로 도핑되고 금속 접촉부가 이 구조의 상단 표면 상에 퇴적되고 패터닝된다. 이전과 마찬가지로, 각 다이오드 주위에 트렌치가 에칭되고 산화를 통해 캐리어 구속층이 생성된다. 대응 등가 회로가 다이어그램(2304)에 도시된다. 이 경우 터널 접합은 두 개의 다이오드에 의해 공유된다. 이것은 저항을 더욱 감소시킬 수 있고 광이 생성되는 활성 영역으로부터 고도로 도핑된 층을 제거할 수 있지만 활성 영역에 가까운 p-도핑된 미러층을 희생시킨다.
도 24는 다양한 구현에 따른 또 다른 공통 애노드 VCSEL(2402)을 예시한다. 이 경우 터널 접합은 기판 위에 성장된 버퍼층으로 이동된다. n형 GaAs 위에, 선택적인 n형 버퍼가 성장될 수 있고, 그 다음에 고도로 도핑된 n형 층 및 고도로 도핑된 p형 층이 터널 접합을 형성하고, 그 다음에 p-도핑된 하단 DBR 미러에 의해 성장될 수 있다. 이전과 같이 활성 영역은 p-스페이서, 명목상 도핑되지 않은 다중 양자 웰 활성 영역, n형 스페이서, n-도핑된 상단 DBR 미러 및 상단 금속 접촉부를 포함한다. 저항기 값의 정량적 값이 다소 다를 수 있지만 등가 회로 다이어그램은 다이어그램(2304)과 동일하게 보이는 다이어그램(2404)에 도시된다.
도 22 내지 도 24는 상단 방출, 즉, VCSEL의 상단 표면으로부터 광이 방출되는 VCSEL 구조를 예시한다. 도 25는 다양한 구현에 따른 "하단 방출" VCSEL(2502), 즉, 하단 기판을 통해 방출하도록 설계된 디바이스의 구조를 예시한다. 이 경우 반도체층 및 등가 회로는 도 22의 VCSEL(2202)과 동일하다. 그러나 에피택셜층은 기판을 통한 광 방출을 선호하도록 선택된다. 이는 GaAs 기판에서 광의 흡수를 최소화하기 위해 방출 파장이 870 nm 이상, 바람직하게는 930 nm 이상이어야 함을 의미한다. 이것은 다중 양자 웰이 870 nm 이상에서 광을 방출하도록 설계된 InGaAs 조성일 수 있음을 의미한다. 또한, DBR 미러의 주기 수는, 상단 DBR 미러가 반사율이 높은 반면, (기판에 가장 가까운) 하단 미러는 반사율이 약간 더 낮도록 선택되어 기판 측을 통한 방출을 향상시킨다. 방출이 기판을 통해 이루어지기 때문에 상단 금속 접촉부는 VCSEL 메사를 완전히 덮을 수 있는 반면 하단 금속 접촉부는 광이 하단을 통해 방출될 수 있도록 열린 윈도우를 남겨두도록 패터닝될 것이다. 다이어그램(2504)은 VCSEL(2502)의 회로 레이아웃을 나타낸다.
도 26은 다양한 구현에 따른 또 다른 하단 방출 공통 애노드 VCSEL(2602)의 개략적인 설계를 예시한다. n-도핑된 기판은 VCSEL의 두께에 비해 상대적으로 두꺼우므로, 도핑된 기판의 잔류 자유 캐리어 흡수는 전체 효율을 현저히 감소시킬 수 있다. VCSEL(2602)에서 구조는 도핑되지 않은 기판 상에 퇴적된다. 이 경우에, 도핑된 버퍼층은 하단 미러 아래 또는 하부 미러 내에서 성장될 수 있다. 이 층은 금속 접촉부가 이 층에 이루어질 수 있도록 충분한 도핑으로 충분히 두껍다. 하단 DBR n-도핑 미러의 나머지 부분이 성장되고, 터널 접합, p-도핑 스페이서, 다중 양자 웰 활성 영역, n-도핑 스페이서 및 상단 n-도핑 DBR 미러가 뒤따른다. 이 경우, 메사는 이 버퍼층에 도달하기에 충분히 깊게 에칭되어야하므로, 금속 접촉부가 에칭된 영역의 하단에 퇴적되어 접합의 애노드 측에 대한 접촉부를 형성할 수 있다. 광이 하단을 통해 방출되기 때문에 상단 금속은 VCSEL 메사를 완전히 덮을 수 있다. 다이어그램(2604)은 VCSEL(2602)의 회로 레이아웃을 나타낸다.
일부 구현에서, VCSEL(2602)은 스페이서층 및 터널 접합을 성장시키기 직전에 기판 위에 그리고 하단 미러 아래에서 버퍼층을 성장시키거나 하단 미러 위에 버퍼층을 배치함으로써 변경될 수 있다. 일부 구현에서, 버퍼층이 제거될 수 있고, 메사가 n-도핑된 금속 미러로 아래로 에칭되어 바로 이들 층에 대한 전기 접촉부를 만든다.
공통 애노드 어레이를 생성하기 위한 위에서 설명된 접근법은 다중 접합 VCSEL과 결합될 수도 있다. 위에서 설명한 바와 같이, 다중 접합 VCSEL은 광을 생성하기 위한 둘 이상의 p-n 접합을 포함하고 활성 영역들 사이에 터널 접합을 배치하여 전류가 재순환되도록 한다. 그러한 다중 접합 VCSEL의 예는 도 12의 VCSEL(1204)이다. 이전에 설명된 바와 같이, 이중 접합 VCSEL은 하단 금속 접촉부, n-도핑된 기판, 및 n-도핑된 DBR 하단 미러로 시작할 수 있다. 스페이서층, 다중 양자 웰 활성 영역 및 p-도핑된 스페이서가 이것을 뒤따른다. 터널 접합은 고도로 도핑된 n형 층이 뒤따르는 고도로 도핑된 p형 층으로 다음에 오고, 이 두 층이 터널 접합을 형성한다. 또 다른 n-도핑된 스페이서층 다음에는 명목상 도핑되지 않은 다중 양자 웰의 제2 세트 및 또 다른 p-도핑된 스페이서층이 뒤따른다. 그런 다음 p-도핑된 DBR 하단 미러가 성장되고 금속 접촉층이 퇴적되고 패터닝된다. 동작 중에 두 개의 다중 양자 웰 접합이 순방향 바이어스되고 전자와 정공이 결합하여 광을 방출한다. 터널 접합은 역방향 바이어스되고 높은 도핑으로 인해 낮은 항복 전압을 가지므로 전류가 거의 오믹 특성으로 통과할 수 있다. 따라서 캐리어는 재활용될 수 있다. 이 구조의 성능은 도 15에 나타내었다. 이 구조는 또한 비행 시간 센서와 같은 애플리케이션을 위한 어레이의 속도 성능을 향상시킬 수 있다. 패키지 인덕턴스는 VCSEL 어레이로 고전류를 구동할 때 속도를 제한할 수 있지만 주어진 출력 전력에 필요한 전류를 감소시키면 광 출력 전력의 상승 시간이 더 빨라질 수 있다. 전류 대비 출력 전력을 더욱 증가시키기 위해 터널 접합에 의해 분리된 추가적인 접합이 추가될 수 있다.
방금 설명한 다중 접합 VCSEL은 공통 애노드 어레이를 생성하도록 설계될 수도 있다. 도 27은 다양한 구현에 따른 공통 애노드 VCSEL 어레이(2702)를 예시한다. VCSEL 어레이(2702)의 층을 아래에서 위로 설명하면 기판 크기의 금속 접촉부로 시작한다. 기판은 n형으로 도핑되고 n-도핑된 DBR 하단 미러는 기판 상에 퇴적된다. 다음은 n-도핑된 스페이서, 고도로 도핑된 n-층으로 구성된 터널 접합, 고도로 도핑된 p-층이 뒤따른다. p-스페이서층이 그 다음에 오고, 명목상 도핑되지 않은 다중 양자 웰 활성층이 그 다음에 오고, 그 다음 n-도핑된 스페이서가 온다. 제2 터널 접합은 p-도핑된 스페이서, 제2 명목상 도핑되지 않은 다중 양자 웰 활성 영역, 및 n-도핑된 스페이서가 이어진다. 상단 DBR 미러는 n-도핑되고 금속 접촉부는 상단 표면 상에 퇴적 및 패터닝된다. 2개의 터널 접합은 2개의 다중 양자 웰 n-p 접합 활성 영역을 수용하고 상단 DBR 및 하단 DBR이 모두 n형으로 도핑되도록 하여 세그먼트 어레이가 공통 애노드 구성에서 구동될 수 있도록 한다. 다이어그램(2704)은 VCSEL 어레이(2702)의 회로 레이아웃을 나타낸다.
터널 접합 및 접합당 또 다른 p-n 접합 양자 웰 영역을 추가함으로써 추가적인 접합(3개 이상)이 VCSEL 어레이(2702)에 추가될 수 있다. 도 22 내지 24에 설명된 바와 같이 기판에 가장 가까운 터널 접합의 위치에 대한 변형은 다중 접합 케이스에 유사하게 적용될 수 있다.
다중 접합 공통 애노드 세그먼트 VCSEL 어레이도 하단 방출 형식으로 제조될 수 있다. 도 28은 다양한 구현에 따른 하단 방출 공통 애노드 VCSEL 어레이(2802)를 예시한다. VCSEL 어레이(2802)는 반절연 기판 상에 퇴적될 수 있다. n-도핑된 버퍼층은 하단 미러 내에서 성장되는 것으로서 도시되고 n형 도핑된다. 그런 다음, 각 다이오드 주변의 메사는 이 층까지 아래로 에칭되고 금속 접촉부는 퇴적되고 패터닝될 수 있다. 이전과 같이, 버퍼층은 하단 미러 아래, 미러 내부, 또는 하단 미러 위에 퇴적될 수 있다. 다이어그램(2804)은 VCSEL 어레이(2802)의 회로 레이아웃을 나타낸다.
기존 VCSEL은 p형 재료로 끝난다. 일반적으로, 에피택셜층 구조의 맨 윗면에 있는 재료는 고도로 도핑된 p형이므로 전류가 퇴적된 금속층으로 쉽게 터널링될 수 있다. 그러나 이 접근법은 일반적으로 표면의 n형 GaAs 또는 AlGaAs에 덜 효과적이다. 요구되는 높은 도핑을 달성하는 것이 더 어렵다. 오믹 거동을 보장하기 위해 표면에서 금속 간 층을 확산시키거나 형성하는 금속 스택이 사용될 수 있다. 그러나 이러한 반응은 신뢰성 문제로 이어질 수 있다. 또 다른 접근법은 합금 프로세스를 필요로 하지 않고 양호한 오믹 접촉을 가능하게 하는 이 구조의 상단 표면에 상대적으로 높은 n형 도핑된 InGaAs 층을 삽입함으로써 GaAs 층의 표면과 금속 사이의 전위를 감소시키는 것이다. InGaAs 층은 n-금속이 상단 DBR로 확산되는 것을 방지한다. 이것은 도 29의 VCSEL(2902)에 예시되어 있으며, 이는 패터닝된 금속 접촉부 아래에 위치한 상단 표면 상의 InGaAs 층을 도시한다. 그러나 InGaAs 층은 이 층에서 광 흡수를 회피하기 위해 VCSEL의 방출 표면으로부터 에칭되어 제거된다.
도 30은 다양한 구현들에 따른 n-도핑된 상단 층을 갖는 하단 방출 VCSEL(3002)을 예시한다. VCSEL(2902)에서와 같이, VCSEL(3002)의 상단 층은 InGaAs 접촉층일 수 있다. 이 경우, 기판 측을 통해 광이 방출되기 때문에 상단 접촉 금속과 InGaAs 접촉층이 전체 메사를 덮는다. 이 버전에서, 기판은 비전도성이고, 애노드 측 접촉부는 도 26을 참조하여 설명된 바와 같이 도핑된 버퍼층까지 아래로 에칭하고 접촉부를 퇴적 및 패터닝함으로써 제조된다.
통합된 HBT를 갖는 VCSEL
2개의 n형 미러와 터널 접합을 갖는 위에서 설명된 다이오드 구조는 n-p-n HBT와 통합하여 3단자 디바이스에 통합될 수도 있다. 도 31은 다양한 구현에 따른 통합 HBT를 갖는 공통 애노드 VCSEL(3102)을 예시한다. VCSEL(3102)은 도 22와 관련하여 설명된 VCSEL(2202)과 유사하다. 이전에 규정된 바와 같이, 하단으로부터 시작하는 층들은 하단 금속 접촉부, n-도핑된 GaAs 기판, n-도핑된 미러, n-스페이서층, 터널 접합, 산화물 애퍼처를 포함하는 p-스페이서, 명목상으로 도핑되지 않은 다중 양자 웰 활성 영역, n-스페이서 및 n-도핑된 DBR 상단 미러를 포함할 수 있다. 그러나 이 표면 위에는 NPN HBT 구조가 있다. VCSEL(3102)이 약 900 nm보다 큰 파장에서 방출하도록 설계된 경우, 이러한 구조는 비합금 접촉층 역할을 하는 n-도핑된 GaAs 컬렉터층, p+ GaAs 베이스층, n-도핑된 InGaP 이미터층, GaAs 캡층, 및 n-도핑된 InGaAs 층을 포함할 수 있다. VCSEL 다이오드 주위에 더 큰 직경이 에칭되어 산화물 전류 구속층을 형성할 수 있다. 더 작은 메사는 n-도핑된 InGaP 이미터층, GaAs 캡 및 n+ 도핑된 InGaAs 접촉층 주위에서 에칭된다. p+ GaAs 베이스층의 상단 상에 p형 금속 접촉부가 제조되고, InGaAs 접촉층 상에 이미터 금속 접촉부가 퇴적되고 패터닝된다. InGaAs 접촉층은 또한 칩의 상단 표면 상의 발광 영역에서 떨어져서 에칭되어 이 층에 의해 광이 흡수되지 않을 것이다.
다이어그램(3104)은 통합된 HBT를 갖는 VCSEL(3102)의 회로 레이아웃을 나타낸다. HBT의 베이스 접촉부에 대한 전압을 제어함으로써, HBT는 스위치 역할을 하여 VCSEL을 통해 흐르는 전류를 턴온하고 턴오프한다. 어레이에서, 이 스위치 기능성은 어레이의 VCSEL에 대한 어드레싱 가능성을 허용할 수 있다. 통합은 또한 VCSEL 디바이스를 통한 더 높은 전류의 스위칭을 제어하는 HBT 베이스에 인가된 더 낮은 전압으로 VCSEL의 스위칭 속도를 개선하는 데 도움이 될 수 있다.
도 22 내지 도 30에서 전술한 변형은 또한 HBT와 통합된 구조에 통합될 수 있다. 예를 들어, 도 32는 다양한 구현에 따른 통합 HBT를 갖는 하단 방출 VCSEL(3202)을 예시한다. 이것은 도 31에 도시된 통합 HBT와 도 26에 도시된 하단 방출 VCSEL 설계의 조합일 수 있다. 접촉을 위한 버퍼층은 하단 n형 미러에 포함되고 VCSEL 다이오드 메사 에칭은 이 층까지 아래로 에칭된다. 효과상 HBT 컬렉터 접촉부뿐만 아니라 VCSEL에 대한 접촉부 역할을 하는 금속이 이 층 상에 퇴적되고 패터닝된다.
다중 접합 설계는 상단 방출 VCSEL 또는 하단 방출 VCSEL 모두에서 개발될 수 있으며 VCSEL에 적합한 임의의 파장에서도 구현될 수 있다. 여기에는 InP 시스템에 기초한 장파장(> 1 미크론) VCSEL, AlGaAs/GaAs/InGaAs 재료 시스템에 기초한 근적외선(750 nm 내지 1100 nm) VCSEL, AlGaAs/InGaP 재료 시스템에 기초한 적색 VCSEL, 및 AlGaN/GaN/InGaN 재료 시스템에 기초한 청색 및 녹색 VCSEL을 포함한다.
도 31은 NPN 이종 접합 양극성 트랜지스터(HBT)를 갖는 공통 애노드용으로 설계된 VCSEL의 통합을 예시하지만, HBT는 또한 공통 캐소드 VCSEL에 통합될 수 있다. 도 33은 다양한 구현에 따른 통합 HBT를 갖는 공통 캐소드 VCSEL(3302)을 예시한다. 하단부터 시작하여, 하단 표면 상에 금속 접촉부가 있고, 그 다음에는 n형 도핑이 자주 있는 GaAs 기판이 있다. 기판 위에는 n형 DBR 미러가 있고 그 뒤에 양자 웰 활성 영역이 있다. 이 활성 영역은, 장벽층에 의해 분리된 양자 웰을 포함하고 양자층 및 장벽층의 양쪽에 스페이서층을 갖는 다수의 층으로 구성된다. 활성 영역 위에는 p-도핑된 DBR이 있다. 이 DBR 내에는 일반적으로 높은 백분율의 Al을 포함하는 층이 있으며, 이는 후속적으로 산화되어 (거의) AlAs로부터, 전류 구속층을 형성하는 절연 산화 알루미늄층으로 변환된다. 이 층은 완전히 변환되지 않아 전류가 흐를 수 있는 전도성 영역을 남긴다.
상단 p-도핑 미러 위에 있는 층은 HBT를 위한 컬렉터층이고, 일 실시예에서 p형 도핑된다. 컬렉터 위에는 n-도핑된 베이스층이 있고 그 다음에는 p-도핑된 이미터층이 있다. 이 구조에서 메사는 베이스층을 노출시키기 위해 에칭되고 금속 접촉부는 베이스층과 이미터층 모두 상에 퇴적된다. 이 구현에서, VCSEL로부터의 광은 층과 구조의 상단 상의 방출 윈도우를 통과하고, 이 방출 윈도우는 투명 유전체층에 의해 보호될 수 있다. 구조로부터 효율적인 방출을 달성하기 위해, 컬렉터층, 베이스층 및 이미터층의 두께는 홀수의 λ/4의 광학적으로 두꺼운 층들까지 합산되어야 한다. 이미터층, 베이스층 및 컬렉터층의 조성은 방출된 광의 흡수를 야기하지 않도록 선택되어야 한다. 예를 들어, 940 nm에서 방출하는 VCSEL의 경우, 층은 GaAs/AlGaAs/AlAs 재료 시스템에서 대부분의 조성을 포함할 수 있다. 그러나 850 nm에서 방출하는 VCSEL의 경우, GaAs 층이 사용될 수 없으며, 방출은 모두 GaAs의 흡수를 피하기 위해 충분히 높은 Al 함량의 AlGaAs 층이어야 한다. 이것은 일반적으로 AlxGa1-xAs의 조성을 의미하며, x는 0.12 이상이다. 대안적으로, GaAs 층은 충분히 얇거나 광학 정상파의 널(null)에 위치하여 이러한 층을 통해 투과되는 출력 광의 흡수를 제한할 수 있다.
다이어그램(3304)은 VCSEL(3302)의 회로 레이아웃을 나타낸다. 접지에 하단 캐소드가 있고 이미터와 접촉하는 상단 금속에 전압이 인가되면, 이미터층, 베이스층 및 컬렉터층이 VCSEL 다이오드와 직렬인 PNP 트랜지스터를 형성한다. 이미터에 전압이 인가되면, 트랜지스터의 베이스층에 대한 바이어스를 제어하면 VCSEL을 통해 흐르는 전류를 스위칭 온 및 오프할 수 있다. 예를 들어, 공통 캐소드를 갖는 일련의 VCSEL과 모든 이미터를 접속하는 금속 접촉부가 있을 수 있지만 각 VCSEL에 대한 베이스에는 별도의 접촉부가 있다. 바이어스가 하나의 베이스에 인가되면, 대응 VCSEL이 턴온될 것이 반면에, 나머지 VCSEL은 오프 상태로 유지된다.
도 31에 도시된 바와 같이, HBT는 NPN으로 설계될 수 있고, 그런 다음, 구조가 공통 애노드로 구동될 수 있도록 2개의 n-미러로 설계되는, 도 31의 VCSEL 구조에 보다 자연스럽게 인터페이싱할 수 있다. VCSEL이, 하단 p-미러와 상단 n-미러를 갖는 p형 기판 상에서 성장하여 반전되는 경우에도 자연스러운 접근법이 될 것이다. 도 33에 도시된 종래의 VCSEL 구조와 결합된다면, VCSEL을 통해 전류가 흐르도록 하기 위해 컬렉터층과 VCSEL 활성 영역 사이에 고도로 도핑된 n-p 터널 접합이 필요하다. 구조는 도 31에 도시된 바와 같이 VCSEL이 하단 방출되도록 설계될 수 있다. 이 경우, 이미터층과 접촉하는 금속은 상단 메사를 완전히 덮을 수 있고, 하단 금속에는 광이 방출될 수 있도록 개구가 생성될 수 있다. 이 경우 상단 미러는 거의 100% 반사성이 되며 광이 HBT를 관통해 더 이상 투과되지 않기 때문에 HBT의 조성과 두께가 더 이상 비흡수성 및 특정 두께일 필요가 없다. 제4 변형에서, HBT 구조는 DBR 구조 중 하나 또는 다른 것의 내부에 배치될 수도 있다. 위치에 따라 미러 반사율을 유지하고 흡수원을 생성하지 않도록 두께, 도핑 및 조성을 주의 깊게 제어해야 할 수도 있다.
도 34는 다양한 구현에 따른 통합 HBT를 갖는 VCSEL 어레이(3400)를 예시한다. 스택의 HBT 구조와 VCSEL의 통합은 VCSEL의 2차원 어레이의 어드레싱 가능성에 대한 접근법을 생성하는 데 사용될 수 있다. 이 레이아웃은 칩의 하단에 공통 접촉부가 이루어진다고 가정한다. 상단 측에서, 행(E1-E7)에 있는 모든 HBT/VCSEL의 이미터는 행에 있는 모든 VCSEL의 이미터층에 접촉하는 금속과 동일한 이미터 상호접속 금속을 공유한다. 열(b1-b8)에 있는 모든 HBT의 베이스층은 공통 베이스 금속 상호접속부로 접속되어 열의 각 HBT/VCSEL에 있는 베이스층과 접촉한다. 단일 이미터 행과 단일 베이스 열이 활성화되면, 이 둘의 교차점에 있는 VCSEL이 켜질 것이다(light up). 단일 베이스 열과 다수의 이미터 라인이 활성화되면 베이스 열의 다수의 VCSEL이 광을 방출할 것이다. 이미터와 베이스 라인 활성화의 조합으로 다른 패턴이 생성될 수 있다.
도 35는 다양한 구현들에 따른 통합 HBT를 갖는 VCSEL 어레이의 회로도(3502) 및 프로파일 뷰(3504)를 예시한다. 도 35는 2D 매트릭스 구현을 위해 접속이 이루어지는 방법에 대한 더 자세한 정보를 제공한다. 도 35에는 공통 이미터 행의 VCSEL이 어떻게 접속되는지(V1 및 V2)와 공통 베이스 열의 VCSEL이 어떻게 접속되는지(V2 및 V3)를 설명하기 위해 세 개의 VCSEL이 도시되어 있지만, 일반적으로 임의의 수의 VCSEL이 동일한 방식으로 접속될 수 있다. 각 VCSEL은 동일한 층 세트를 가질 수 있다: 하단 금속, 기판, 하단 미러, 활성 양자 웰 영역, 캐리어 구속을 위한 산화층, 상단 미러, 컬렉터, 베이스, 이미터 및 상단 금속화. BCB/폴리로 레이블링된 영역은 캐리어 구속층의 산화 프로세스가 발생하도록 생성된 에칭된 영역이다. 그런 다음, 이 영역은 웨이퍼를 재평탄화하기 위해 예를 들어, 벤조사이클로부텐(BCB) 또는 폴리이미드와 같은 중합체 재료로 채워진다. 베이스층의 상단까지 아래로 에칭이 이루어지고, 그런 다음, 오믹 접촉부가 퇴적된 다음, 금속 오믹 접촉부가 상단 표면 이미터층에 대해 만들어진다. 열의 모든 베이스층을 접속하는 상호접속 금속이 퇴적될 수 있다. 이 상호접속부는 추가적인 BCB 층 또는 폴리이미드로 덮일 수 있어 상호접속 금속이 모든 이미터층을 수직 방향으로 접속할 수 있다.
도 36은 다양한 구현에 따른 통합 HBT를 갖는 VCSEL 어레이에 대한 마스크 레이아웃을 예시한다. 베이스 메사로 라벨링된 영역은 에칭이 산화층까지 내려가 전류 구속층의 산화가 수행될 수 있는 경계를 도시한다. 이미터 메사는 반도체 베이스에 도달하기 위해 에칭이 수행되는 위치와 베이스 금속이 퇴적될 수 있는 위치를 보여준다. 두 메사는 중합체 평탄화층으로 덮여 있으므로 베이스 금속 접촉부를 가로지르는 이미터 상호접속 금속이 퇴적될 수 있다.
통합 HBT를 갖는 VCSEL은 다양한 방식으로 사용될 수 있다. 예를 들어, 위에서 설명된 것처럼, 이것은 VCSEL의 선택된 패턴을 턴온하기 위해 어레이 스위치 매트릭스를 생성하는 데 사용될 수 있다. 또 다른 예에서, HBT는 고속 스위칭을 가능하게 하는 통합 드라이버로서 사용될 수 있다. 또 다른 예에서, 이것은 어레이에서 분산 드라이버로서 사용될 수도 있다. 각 VCSEL에서 드라이버를 찾으면 전체 어레이가 고속으로 스위칭 온될 수 있다.
도 37은 다양한 구현에 따른 통합 HBT를 갖는 예시적인 VCSEL 어레이(3700)를 예시한다. VCSEL 어레이(3700)에 대한 예시적인 제조 프로세스가 아래에 설명되지만, 그러한 어레이의 제조는 아래에 설명된 파라미터에 제한되지 않는다. 당업자는 제조 프로세스의 변형이 여기에서 고려될 수 있음을 이해할 수 있다.
이 예에서, VCSEL 어레이(3700)를 위한 에피택셜 구조는 630 nm 내지 1060 nm 범위의 파장에 대해 n-도핑된 GaAs 기판 상에서 성장될 수 있다. 다음으로 n-도핑된 DBR이 성장되고 발광을 위한 양자 웰을 포함하는 n-i-p 도핑된 활성 영역이 성장된 다음, p-도핑된 미러 및 HBT를 형성하는 층이 이어진다. 여기에는 먼저 p-도핑된 컬렉터, n-도핑된 베이스 및 p-도핑된 이미터가 포함된다. 이 파장 범위에서 DBR 층 및 HBT 층은 AlxGa1-xAs 또는 InAlGaP의 다양한 조성을 포함할 수 있다. 630 nm 내지 700 nm 방출의 경우, 양자 웰 및 기타 활성 영역 층이 InAlGaP 재료 시스템에서 올 수 있다. 700 nm 내지 860 nm의 경우, 활성 영역 층은 AlGaAs 재료를 포함할 수 있고, 870 nm 내지 1060 nm로부터 양자 웰은 AlGaAs 또는 GaAsP 스페이서층과 함께 InGaAs를 포함할 수 있다. 630 nm 미만 및 1060 nm 초과의 파장도 달성될 수 있다. 예를 들어, 630 nm 미만의 파장은 InAlGaN 재료 시스템의 구조 성장에 의해 달성될 수 있는 반면, 1060 nm보다 긴 파장은 InP/InGaAsP 재료 시스템을 사용할 수 있다.
베이스에 도달하기 위해 에칭을 수행하여 이미터 메사를 남길 수 있다. 그런 다음, 금속 접촉부가 베이스층 및 이미터층 모두 상에 퇴적될 수 있다. 산화층을 넘어 활성층 영역으로 또는 그 너머로 연장되는 또 다른 에칭이 수행될 수 있다. 산화층이 노출된 후 습식 산화 단계를 사용하여 이 층을 부분적으로 산화시킬 수 있다. 그러나 전류가 이 영역을 통해 흐를 수 있도록 메사의 중간 영역을 산화되지 않은 상태로 남겨두는 것이 좋다. 산화 후 모든 메사와 금속을 덮는 보호 질화물층의 퇴적이 수행된다.
다음으로, 에칭된 트렌치를 채우는 BCB 또는 폴리이미드와 같은 재료를 포함하는 평탄화층이 퇴적될 수 있고, 이어서 제2 보호 질화물이 퇴적된다. 다음으로, 접촉 금속과 후속 상호접속 금속층 사이에 접촉이 이루어져야 하는 금속 패드를 개방하기 위해 질화물 재료가 에칭될 수 있다. 그 후, VCSEL의 행과 열을 칩 가장자리의 본드 패드에 접속하는 상호접속 금속이 퇴적될 수 있다. 그런 다음, 기판은 원하는 칩 두께로 얇아질 수 있고, 이어서 웨이퍼 후면 상에 금속 캐소드 접촉부가 퇴적될 수 있다. 이 시점에서 웨이퍼는 웨이퍼 레벨에서 테스트될 수 있으며 후속적으로 개별 VCSEL 칩으로 다이싱될 수 있다.
도 37은 위에서 설명된 제조 프로세스를 완료한 후의 최종 VCSEL 어레이(3700)의 프로파일 뷰를 도시한다. VCSEL 어레이(3700)는 공통 이미터 접촉부를 공유하는 2개의 VCSEL을 포함한다. 이 도면의 상단의 화살표는 칩의 상단 표면으로부터 레이저 광이 방출되는 위치를 예시한다.
통합 광 검출기를 갖는 VCSEL
이전에 설명된 바와 같이 조명 모듈에서 VCSEL의 출력 전력을 모니터링하고 잠재적으로 제어할 수 있는 것도 중요하다. 이것은 광 검출기로 수행될 수 있으며 VCSEL 칩과 동일한 칩에 검출기를 통합하면 VCSEL 기반 조명 모듈의 추가 소형화에 도움이 될 수 있다. 다음은 이 통합에 대한 접근법을 설명한다.
도 38은 일반 VCSEL 어레이(3802)와, 다양한 구현에 따른 통합 광 검출기를 갖는 VCSEL 어레이(3804)를 예시한다. VCSEL 어레이(3802)는 전형적인 VCSEL 어레이 다이 설계 또는 레이아웃이다. 다이는 작은 원으로 표시되는 812개의 VCSEL 애퍼처를 포함하는 VCSEL 다이의 상단 표면에서 찍은 사진이다. 공통 금속층은 모든 VCSEL 애퍼처를 함께 접속하여 이들이 함께 턴온되고 턴오프된다. VCSEL 광은 상단 표면으로부터 방출된다.
도 5 내지 도 8은 예를 들어, VCSEL 어레이(3802)와 같은 VCSEL 다이가 개별 광 다이오드를 갖는 패키지에 결합될 수 있는 방법을 예시한다. 이러한 패키징된 예에서 VCSEL 다이는 광 검출기 다이 위에 또는 옆에 배치된다. 도 5 내지 도 8은 패키지의 측면도 또는 단면도를 도시한다. 패키지의 목적은 칩에 대한 전기적 및 광학적 인터페이스를 용이하게 하는 것이다. VCSEL은 다이오드이므로 동작하려면 애노드에 대한 접촉부와 캐소드에 대한 접촉부가 필요하다. VCSEL의 기판은 일반적으로 전도성이기 때문에, VCSEL 기판과 패키지 사이에 전도성 에폭시 또는 솔더를 사용하여 패키징에 VCSEL을 부착하여 이것이 수행될 수 있다. 다른 접촉부는 칩의 상단 측 상의 금속 본드 패드 영역에 대한 와이어 본드에 의해 형성될 수 있다.
그러나 조명 서브어셈블리는 모니터를 물리적으로 더 가깝게 배치하기 때문에 VCSEL 어레이와 동일한 칩 상에 광 파워 모니터를 통합하여 더욱 소형화될 수 있다. VCSEL 어레이(3804)는 그러한 설계의 한 예이다. 이 경우, VCSEL 어레이(3804)는 2개의 세그먼트(3806 및 3808)로 분할된다. 더 큰 세그먼트(세그먼트(3806))는 광 파워를 생성하는 VCSEL 이미터 어레이이다. 이 어레이의 VCSEL은 공통 캐소드(칩 후면)와 공통 애노드(모든 VCSEL이 공통 금속을 공유함) 가진다. 이 디바이스는 광을 방출하기 위해 순방향 바이어스된다. VCSEL의 더 작은 세그먼트(세그먼트(3808))는 광 검출기 역할을 하며 더 큰 VCSEL 어레이와 캐소드(칩 후면)를 공유하지만 별도의 애노드 접촉부를 갖는다. 더 작은 그룹의 VCSEL은 서로 애노드를 공유하지만 더 큰 어레이의 애노드와는 별개이다. 광 파워의 모니터 역할을 하기 위해 이 세그먼트는 역방향 바이어스된다.
예시적인 VCSEL 어레이(3804)에서, 더 큰 세그먼트(3806)는 수백 개의 VCSEL(구체적으로, 도 38에 도시된 바와 같이 427개)을 포함할 수 있는 반면, 더 작은 세그먼트(3808)는 7개의 VCSEL을 포함할 수 있지만, 각 세그먼트의 VCSEL의 수 및 그 비율은 변할 수 있다. 더 작은 세그먼트(3808)에 있는 VCSEL의 수는 칩 상의 VCSEL의 25%만큼 많을 수 있지만 단일 VCSEL만큼 작을 수 있다. 이와 같은 더 작은 세그먼트는 2D 어레이 또는 1D 어레이를 포함하여 다양한 방식으로 배열될 수 있다.
도 39는 다양한 구현에 따라 전력에 접속된 통합 광 검출기를 갖는 VCSEL 어레이의 회로도(3900)를 예시한다. 회로도(3900)는 VCSEL 어레이의 2개의 세그먼트(예컨대, 세그먼트(3806, 3808))에 대한 공유 캐소드 접속을 도시한다. 더 큰 세그먼트는 광을 방출하기 위해 순방향 바이어스되고 더 작은 세그먼트는 광 신호를 검출하기 위해 역방향 바이어스된다.
도 40은 다양한 구현에 따른 통합 광 검출기를 갖는 또 다른 VCSEL 어레이(4000)를 예시한다. 이 레이아웃에서 더 작은 세그먼트(4004)는 더 큰 세그먼트(4002)로 둘러싸인 어레이의 중간에 위치한다. 이것은 더 작은 세그먼트(4004)가 칩으로부터 방출된 광을 더 균일하게 샘플링하도록 한다. 대안적 구현에서, 다이 주위에 분산된 다수의 작은 VCSEL 세그먼트/광 검출기가 있을 수 있다(예컨대, 각 모서리에 하나의 세그먼트).
소형 표준 VCSEL 어레이를 광 파워 모니터로서 사용할 때의 한 가지 제한 사항은 작은 애퍼처가 광을 받아들이는 영역을 제한하여 모니터 광 다이오드의 전체 응답성을 제한한다는 것이다. 이 제한에 대한 해결책은, 다양한 구현에 따른 통합 광 검출기를 갖는 또 다른 VCSEL 어레이를 도시하는 도 41에 예시되어 있다. 이 예에서, 광 검출기의 역할을 하는 더 작은 세그먼트(4102)는 도 38 및 40에 도시된 바와 같이 여러 개의 작은 애퍼처보다는 하나의 큰 애퍼처를 포함할 수 있다. 이 애퍼처는 예를 들어, 원형 또는 직사각형과 같은 임의의 형상일 수 있다. 세그먼트(4102)는 또한 중간을 포함하여 도 40과 관련하여 설명된 바와 같이 칩 상의 임의의 위치에 배치될 수 있거나, 칩의 총 전력을 더 잘 샘플링하기 위해 다수의 이러한 영역이 사용될 수 있다. 금속 접촉부는 디바이스의 애노드 측에 접속하기 위해 애퍼처 영역을 둘러싸지만, 전체 검출 영역은 표준 개별 VCSEL을 사용하는 것과 비교하여 10배(an order of magnitude) 더 클 수 있으므로 검출된 신호의 크기가 크게 증가한다.
그러나 이 접근법은 결국(in turn) 설계를 변경하여 최소화될 수 있는 제한을 발생시킨다. 모니터 다이오드의 애퍼처 크기가 커질수록 캐리어 통과 시간이 증가한다. 평균 전력을 측정하는 경우에는 덜 중요하지만, 펄스 또는 펄스 열(a train of pulses)의 상승 시간을 측정하는 경우 넓은 영역에서 응답이 느려져 이를 더 어렵게 만들 수 있다. 도 42는 다양한 구현에 따른 통합 광 검출기를 갖는 또 다른 VCSEL 어레이를 예시한다. VCSEL 어레이의 더 작은 세그먼트(4202)는 더 작은 영역들 사이에 좁은 금속 접촉부(4204)를 갖는 더 작은 영역으로 분할될 수 있다. 도 43에 도시된 예는 그 사이에 좁은 금속 접촉부를 갖는 길고 좁은 개방 영역을 도시하지만, 금속 접촉부 및 개방 영역의 다른 형상, 및 이들의 배열이 또한 고려될 수 있다. 금속 접촉부에 대한 최단 경로를 제한함으로써 모니터의 응답 시간이 증가될 수 있다.
해결해야 할 또 다른 문제는 역방향 바이어스를 제외하고 단순히 표준 VCSEL 에피택셜층을 기반으로 하는 경우 모니터 광 다이오드 영역의 파장 감도이다. 도 43은 다양한 구현에 따른 VCSEL의 기초를 형성하는 반도체층의 반사 스펙트럼을 도시하는 그래프이다. 자신들 사이에 공동을 갖는 두 개의 미러는 공명 파장을 제외하고는 반사율이 높은 패브리 페롯(Fabry-Perot) 구조를 형성한다. 795 nm VCSEL 웨이퍼로부터 취해진, 도 43에 도시된 반사율 스펙트럼 대 파장의 플롯팅에서, 반사율은 754 nm와 844 nm 사이에서 높다(100%에 가깝다). 공동의 공명 파장인 약 794 nm에서 반사율이 감소(dip)한다. 이것은 광이 공동 안팎으로 전달될 수 있는 파장이다. 따라서 이것은 명목상 VCSEL 어레이가 레이징(lase)할 파장이지만 역방향 바이어스된 경우 다이오드가 광을 가장 효율적으로 검출할 파장이기도 하다. 입사광이 이 파장에서 벗어나면, 대부분의 광이 반사되고 검출될 공동으로 들어가지 않기 때문에 검출기의 응답성이 급격히 떨어진다. 동일한 칩 상의 VCSEL에서 나오는 광이 모니터링되는 경우, 파장이 매칭되어야 하므로 이것이 문제가 되지 않을 수 있다. 그러나 전류량이 증가하면서 VCSEL이 구동됨에 따라 더 많은 에너지가 열로 변환되고 VCSEL의 접합 온도가 상승한다. 결국, 공명 파장은 더 긴 파장으로 약간 시프트할 것이다. 반면에, 광 다이오드 모니터에서 훨씬 적은 열이 발산되므로 역방향 바이어스 세그먼트의 피크 응답성의 파장이 훨씬 적게 시프트한다. 이러한 방식으로, 순방향 바이어스된 VCSEL 및 역방향 바이어스된 광 다이오드 모니터의 공명 파장이 잘못 정렬될 수 있다. 이 효과를 해결할 수 있는 방법이 있다. 한 가지 접근법은 공동의 반사율을 감소시키고 공명을 넓히는 두께로 표면에 유전체 또는 기타 광학적으로 투명한 층을 추가하는 것이다. 유전체가 VCSEL에 추가되면 원하는 파장은 λ/2이다. 이 두께로 유전체는 투명하고 공동 예리도(cavity finesse)나 파장에 영향을 미치지 않는다. 그러나 광 다이오드 위의 유전체가 λ/4로 변경되면 반사율이 감소하고 공명 스펙트럼 폭이 넓어진다. 이것은 광 다이오드의 표면으로부터 재료가 선택적으로 제거되는 마스크를 사용하여 비교적 쉽게 달성할 수 있다.
파장 감도를 감소시키고 응답도를 개선하기 위한 제2 접근법은 다양한 구현에 따라 감소된 파장 감도를 갖는 표준 VCSEL(4402) 및 VCSEL(4404) 및 통합된 광 검출기를 예시하는 도 44에 예시되어 있다. VCSEL(4402)는 함께 패브리 페롯 공동을 형성하는 하단 유전체 미러, 상단 유전체 미러, 및 양자 웰 활성 영역을 포함한다. 금속 접촉부는 상단과 하단에 이루어지며 부분적으로 산화된 층이 이 구조를 통해 전류 구속을 제공한다. 상단 표면 상에는 반파장 두께의 정수인 유전체층이 퇴적될 수 있다. VCSEL(4404)는 더 낮은 파장 감도를 갖는 모니터 다이오드를 생성하기 위한 VCSEL(4402)의 수정이다. 상단 미러를 관통해 부분적으로 아래로 에칭함으로써, 미러 반사율을 감소시키고 이 구조에서 투과 선폭을 넓히는 에칭된 영역(4406)이 생성된다. 에칭된 영역(4406)의 표면은 다소 거칠 수 있으며, 반사율을 더욱 감소시키면서 또한 수직 입사에서 벗어나는 빔이 공동으로 더 쉽게 들어가 검출되도록 허용한다. 이것은 VCSEL 영역을 마스킹하여 이러한 에칭으로부터 보호하고 광 다이오드 모니터를 형성하는 영역만 에칭함으로써 달성된다.
도 45는 다양한 구현에 따라 또 다른 VCSEL(4500)과, 감소된 파장 감도를 갖는 광 검출기를 예시한다. 이 경우, VCSEL 에피택셜 구조 위에 업도핑된 (i) 층과 n-도핑된 (n) 층을 포함하는 추가 층이 성장된다. 이것은 VCSEL 상단과 p-접촉부를 공유하는 광 다이오드용 p-i-n 접합을 형성한다. 이 구조는 또한 에피택셜 구조에서 상단 n-도핑층과 접촉하는 제3 금속의 추가를 필요로 한다. 이전과 마찬가지로 VCSEL 어레이는 순방향 바이어스되고 광 다이오드 모니터는 역방향 바이어스된다. 이 접근법에서 검출층은 VCSEL 공동 외부에 있으므로 감소된 파장 감도를 갖는다. 또한, i-층 및 n-층의 두께를 조정하여 응답성을 최적화할 수 있다. 그러나 이 접근법은 추가적인 에피택셜 성장 및 처리가 필요하다. 전체 구조를 함께 성장시킨 다음, 추가 "i-” 층 및 "n-" 층이, VCSEL이 처리되는 영역으로부터 에칭되어 제거된다. 표준 VCSEL 구조만 성장시킨 다음, 추가 "i" 층 및 "n" 층을 별도로 성장시키면서 유전체로 VCSEL 영역을 보호하고 선택적 에칭으로 유전체 표면 상에 퇴적된 임의의 재료를 제거하는 것도 가능하다. 두 제조 방법 모두 최종 구조를 달성하기 위해 추가 포토리소그래피 단계를 사용한다.
VCSEL 어레이와 광 다이오드를 동일한 칩 상에 통합할 때 발생하는 하나의 추가적인 문제는 광학적 누화이다. 레이징 광이 각 VCSEL 애퍼처로부터 수직으로 방출되는 동안 p-n 접합에서 발생하는 추가 자발적 방출(spontaneous emission)이 있다. 이 방출은 방향성이 없으므로 에피택셜층을 통해 인접 디바이스로 이동할 수 있다. 따라서, 모니터 다이오드는, VCSEL로부터 방출되고 외부 표면으로부터 반사되거나 산란되는 광 외에도 인접한 VCSEL로부터의 광을 검출할 수 있다. 자발적 방출은 VCSEL로부터 방출된 레이징 광으로 잘 추적되지 않기 때문에 방출된 레이저 광을 추적하는 것이 목표인 경우 누화로 인해 부정확한 결과가 발생할 수 있다.
이 문제에 대한 해결책은 측광 투과로부터 모니터 광 다이오드를 광학적으로 분리하는 것이다. 이것은 다양한 실시예에 따른 금속 충전 트렌치(4602)를 갖는 VCSEL 및 통합 광 검출기를 도시하는 도 46에 예시되어 있다. 도 46의 왼쪽에 있는 단면도는 VCSEL의 에피택셜 구조 내에서 트렌치(4602)의 위치를 도시한다. 광학적 분리를 제공하기 위해 트렌치(4602)는 두 가지 유형의 디바이스 사이에서 에칭된다. 이 트렌치는 예를 들어, 금속과 같은 광학 흡수 재료로 채워져 있다. 금속은 일반적으로 흡수율이 높기 때문에 VCSEL로부터의 자발적 방출이 광 다이오드에 도달하는 것을 방지한다. 도 46의 오른쪽에 있는 VCSEL 칩의 평면도는 VCSEL 어레이를 갖는 영역과 광 다이오드 영역을 모두 도시한다. 이 도면은 금속으로 채워진 둘 사이의 경계 영역을 도시한다. 트렌치는 흡수하는 다른 재료로 채워질 수 있다.
VCSEL 또는 VCSEL 어레이와 동일한 칩 상에 모니터 광 다이오드를 통합하면 VCSEL 어레이의 출력 전력 모니터링을 단순화할 수 있다. 이것은 원하는 신호 대 잡음비를 유지하기 위해 출력 전력의 제어를 용이하게 하고, 눈에 안전한 레벨 내에서 출력 전력을 유지하거나 VCSEL 펄스의 상승 및 하강 시간을 모니터링한다. 모니터 다이오드를 칩에 통합하고 광 다이오드 설계 및 성능과 제조 단순성 간의 절충을 위해 여러 접근법이 제시되었다.
통합 광학계를 갖는 VCSEL
조명 모듈의 크기를 소형화하기 위한 또 다른 설계 접근법은 광학계(예컨대, 렌즈, 회절 광학 요소, 확산기)를 칩 바로 위에 통합하는 것이다. 이것은 칩의 상단 측 상에서 수행될 수 있지만 후면 발광 설계와 함께 칩의 후면에 광학계를 추가하는 것이 더 나은 경우가 많다.
도 47은 다양한 구현에 따른 통합 광학계를 갖는 VCSEL 다이(4700)를 예시한다. VCSEL 다이(4700)는 VCSEL 조명, 빔 성형 광학계, 및 빠른 펄스 상승 시간을 위한 VCSEL 구동의 기능성을 통합하는 동시에 크기와 비용을 줄이다. VCSEL 다이(4700)는, 칩의 기판 측으로부터의 방출을 가지면서, VCSEL을 기판에 플립 칩 본딩할 수 있도록 설계된 VCSEL 어레이를 포함한다. 이 경우 GaAs 기판이 남아 있으므로 이 접근법은 870 nm보다 큰 방출 파장을 가진 디바이스에서 동작하지만 바람직하게는 920 nm보다 큰 디바이스에 사용할 수 있다. 더 짧은 파장의 경우 GaAs 기판이 줄어들거나 제거될 수 있다. 그러나 다이(4700)는 940 nm 범위의 파장을 자주 지정하는 모바일 디바이스 또는 LiDAR 애플리케이션에 적합할 것이다. 다이(4700)는 서브마운트 또는 패키지에 부착될 것이기 때문에 위쪽이 아래를 향하도록 도시된다. 전기적 접촉부는 전형적으로 p형 도핑된 칩의 상단 표면에 제조되는 반면, 제2 접속부는 상단 미러 구조물을 관통해 하단 n-미러로, 또는 n-미러 아래의 n-도핑된 버퍼층으로, 또는 심지어 GaAs 기판으로 에칭함으로써 제조된다. 이 층에 대한 금속 접촉부는 도 47에 도시된 바와 같이 측벽을 따라 상단 표면까지 금속 트레이스에 의해, 또는 금속 접촉부를 도금하거나, 스터드 범핑 프로세스를 사용하여 표면으로 가져온다.
도시된 GaAs 기판은 수백 미크론 두께일 수 있다. 다이(4700)가 구축되는 웨이퍼의 후면이 연마될 수 있고 그리고/또는 반사 방지 코팅이 웨이퍼의 후면 상에 퇴적될 수 있다. 광학계를 형성하기 위해 경화성 중합체 재료가 웨이퍼의 후면 상에 퇴적될 수 있다. 이 퇴적은 적층, 스핀 코팅, 스프레이 코팅, 또는 다양한 다른 퇴적 기술에 의해 수행될 수 있다. 엔지니어링된 확산기 패턴의 역 이미지로 가공된 도구를 사용하여 이 패턴을 중합체에 엠보싱할 수 있다. 그런 다음, 중합체를 경화시킨다. 중합체는 예를 들어, 솔더 리플로우와 같은 후속 칩 조립 절차를 견딜 수 있는 재료일 수 있다.
도 48은 다양한 구현에 따른 통합 광학계를 갖는 또 다른 VCSEL 다이(4800)를 예시한다. VCSEL 다이(4800)는 도 47의 VCSEL 다이(4700)와 동일한 칩 설계 및 후면 상에 경화성 에폭시의 동일한 퇴적을 사용하여 위쪽이 아래로 향하도록 도시된다. 그러나, 이 경우 렌즈 구조물(4802)은 후면 상에 엠보싱된다. 도 48은 VCSEL과 렌즈 사이의 일대일 대응을 도시하며, 이 설계는 VCSEL의 발산을 시준, 포커싱 또는 제어하는 데 사용할 수 있다. 그러나 다른 대안도 있다. 예를 들어, 렌즈 구조물은 VCSEL 구조물과 관련하여 무작위화될 수 있고, 렌즈와 VCSEL 사이에는 다대일 또는 일대다 관계가 있을 수 있으며, 또는 렌즈는 각 VCSEL을 다른 방향으로 빔 조정하기 위해 VCSEL에 대해 오프셋될 수 있다. 회절 격자 또는 회절 격자들은 또한 웨이퍼의 후면 상에 패터닝될 수 있다.
도 49는 다양한 구현에 따른 통합 광학계를 갖는 또 다른 VCSEL 다이(4900)를 예시한다. VCSEL 다이(4900)는 도 47의 VCSEL 다이(4700)와 동일한 칩 설계 및 후면 상에 경화성 에폭시의 동일한 퇴적을 사용하여 위쪽이 아래로 향하도록 도시된다. 금속이 기판에 접촉할 수 있도록 하는 비아가 중합체 재료에 에칭될 수 있다. 금속 트레이스는 기판 상에 그리고/또는 중합체 재료의 상단 상에 패터닝될 수 있다. 금속은 대부분의 중합체 재료가 금속으로 덮이지 않도록 얇은 접촉 스트립(4902)을 포함할 것이다. 접촉부(4902)는 중합체의 임의의 가능한 박리 또는 칩의 후면으로부터 중합체의 균열 형성을 검출하여 눈 안전 위험을 생성할 수 있는 임의의 가능한 상황을 검출하는 데 사용될 수 있다. 이 접근법은 GaAs 기판이 도핑되지 않은 경우 가장 잘 동작한다.
도 50은 다양한 구현에 따른 통합 광학계를 갖는 또 다른 VCSEL 다이(5000)를 예시한다. VCSEL 다이(5000)는 동일한 칩 설계로 위쪽이 아래로 향하도록 도시된다. 도 47의 VCSEL 다이(4700)로서 후면 상의 경화성 에폭시, 및 도 48 내지 도 49에 예시된 바와 같이 중합체로 에칭 또는 엠보싱된 패턴이지만, 이 중합체는 이제 패턴을 GaAs 기판 내로 직접 전사하기 위한 마스크(5002)로서 사용된다. 예를 들어, 이를 달성하기 위해 건식 에칭이 사용될 수 있다. 이 접근법은, 이제 패턴이 기판으로부터 제거될 수 없다는 장점을 가진다.
도 51은 다양한 구현에 따른 통합 광학계를 갖는 또 다른 VCSEL 다이(5100)를 예시한다. VCSEL 다이(5100)는 도 47의 VCSEL 다이(4700)와 동일한 칩 설계 및 후면 상에 경화성 에폭시의 동일한 퇴적을 사용하여 위쪽이 아래로 향하도록 도시된다. 이 구조에서, 유전체층(5102)이 또한 퇴적되거나 웨이퍼의 후면에 본딩된 후 중합체의 퇴적 및 엠보싱 또는 패터닝이 뒤따른다. 이것은 여러 가지 이유로 수행될 수 있다: 즉, 다이를 보호하기 위해, GaAs 기판이 매우 얇거나 완전히 제거된 경우 일부 구조적 지지를 제공하기 위해, 또한 확산기층이 칩으로부터 박리되었는지 여부를 검출하는 회로를 위해 전도성 기판으로부터 절연을 제공하기 위해. 도 51은 또한 도 49와 관련하여 이전에 설명된 바와 같이 광학층이 유전체층으로부터 박리되었는지를 검출하기 위해 금속 접촉부를 갖는 연속성층을 추가하는 유사한 접근법을 예시한다.
도 52는 다양한 구현에 따른 통합 광학계를 갖는 또 다른 VCSEL 다이(5200)를 예시한다. VCSEL 다이(5200)는 동일한 칩 설계로 위쪽이 아래로 향하도록 도시된다. 다시 한번, 도 47의 VCSEL 다이(4700)와 같은 후면 상의 경화성 에폭시의 동일한 퇴적이 전사층의 역할을 하도록 구현될 수 있다. VCSEL 다이(5200)는 또한 중합체에 에칭되거나 엠보싱된 패턴이 유전체로 에칭에 의해 전사된 GaAs 기판 위에 (또는 GaAs 기판 대신) 배치되는 유전체층(5202)을 포함할 수 있다.
도 53은 다양한 구현에 따른 통합 광학계를 갖는 또 다른 VCSEL 다이(5300)를 예시한다. VCSEL 다이(5300)는 도 47의 VCSEL 다이(4700)와 동일한 칩 설계를 사용하여 위쪽이 아래로 향하도록 도시된다. 이 경우에, 포켓(5302)은 포켓(5302) 사이에 에칭되지 않은 기둥(5304)과 함께 GaAs 기판 내로 에칭되었다. VCSEL당 하나의 포켓, VCSEL의 전체 어레이 또는 어레이의 서브세트에 대해 하나의 포켓이 있을 수 있다. 이 경우 확산기 또는 렌즈 구조물(5306)은 유리 또는 다른 투명 유전체, 중합체, 또는 유리 상의 중합체층일 수 있는 또 다른 투명 기판 상에 생성되었다. 이 층은 에칭, 엠보싱 또는 기타 기술에 의해 생성될 수 있다. 이 경우, 구조물(5306)은 광학적으로 패터닝된 면이 아래로 향하게 하여 GaAs 웨이퍼를 향하도록 장착된다. 이 기판은 접착 재료를 사용하여 반 데르 발스 힘을 사용하여 웨이퍼 대 웨이퍼 본딩에 의해 웨이퍼 규모로 부착될 수 있다. 도 53은 전체 웨이퍼에 걸쳐 균일하게 분포된 확산기 패턴으로서 렌즈 구조물(5306)을 도시하지만, GaAs 기판의 에칭되지 않은 기둥에 부착되는 패터닝되지 않은 영역을 갖도록 광학계 웨이퍼를 패터닝함으로써 부착 강도가 향상될 수 있다.
도 54는 다양한 구현에 따른 통합 광학계를 갖는 또 다른 VCSEL 다이(5400)를 예시한다. VCSEL 다이(5400)는 도 53의 VCSEL 다이(5300)와 유사한 설계를 가지면서 위쪽이 아래로 향하도록 도시되어 있다. 이 경우, 렌즈 구조물은 패터닝된 전도성 에폭시, 솔더층 또는 금속 소결 막 부착물(5402)을 사용하여 부착될 수도 있다. 부착물(5402)은 GaAs와 투명 광학 웨이퍼, 또는 다른 면에 접착되는 솔더 또는 에폭시 재료를 사용하여 하나 또는 다른 하나에 패터닝된 금속 접촉부로 달성될 수 있다. 이러한 동일한 접근법은 도 48을 참조하여 설명된 바와 같이 VCSEL 구조물에 정렬된 렌즈 어레이의 제조에 적용될 수 있다.
도 55는 다양한 구현에 따른 통합 광학계를 갖는 또 다른 VCSEL 다이(5500)를 예시한다. VCSEL 다이(5500)는 도 53의 VCSEL 다이(5300)와 유사한 설계를 가지면서 위쪽이 아래로 향하도록 도시되어 있다. 이 버전에서는 포켓이 먼저 GaAs 기판 내로 에칭된다. 그 다음, 확산기 패턴(5502)은 이미 논의된 방법을 포함하는 다양한 방법을 사용하여 각 포켓의 하단 내로 에칭될 수 있다. 예를 들어, 중합체 또는 포토레지스트는 패턴을 중합체에 에칭 또는 엠보싱하여 퇴적하거나 그레이 스케일 마스크를 사용하여 패턴을 포토레지스트에 전사할 수 있다. 그런 다음, 건식 에칭을 사용하여 패턴을 GaAs로 전사할 수 있다. 포토레지스트 마스킹을 사용하여 기둥을 보호할 수 있다. 이 접근법을 사용하면 이후에 웨이퍼를 처리하는 동안 확산기, 렌즈 또는 격자 패턴을 보호할 수 있다. 패터닝되지 않은 평평한 투명 유리 또는 중합체 웨이퍼는 광학계에 대한 추가 보호를 제공하고 테스트 중 웨이퍼 취급을 위한 추가적인 구조 안정성을 제공하기 위해 웨이퍼 후면에 부착될 수 있다.
또 다른 고려 사항은 통합 광학계를 가진 VCSEL 칩 구조물이 모니터 광 다이오드 및/또는 드라이버 회로와 결합될 수 있는 방법이다. 도 56은 다양한 구현에 따른 광 검출기(5602)와 결합된 통합 광학계를 갖는 VCSEL 다이(5600)를 도시한다. VCSEL 다이(5600)는 도 54의 VCSEL 다이(5400)와 유사한 설계를 가지면서 위쪽이 아래로 향하도록 도시되어 있다. VCSEL 다이(5600)는 다이 상에 제조된 솔더 또는 범프 본드를 갖는 회로 기판 또는 서브마운트에 부착될 수 있고, 광 검출기(5602)(예컨대, 광 다이오드)는 VCSEL 다이 바로 옆의 동일한 회로 기판 또는 서브마운트 상에 배치된다. 서브마운트는 세라믹, 리드 프레임, 반도체 또는 회로 기판 재료로 구성될 수 있다. 광의 어떤 백분율은 도파관 역할을 하는 광학층을 통해 전달될 수 있으며 나중에 확산기에서 다시 산란된다. 이웃하는 광 검출기(5602)는 이 산란된 광을 포착하고, 검출된 신호는 VCSEL 다이(5600)로부터 방출된 광의 크기를 추적할 것이다.
도 57은 다양한 구현에 따른 광 검출기와 결합된 통합 광학계를 갖는 또 다른 VCSEL 다이(5700)를 예시한다. VCSEL 다이(5700)는 도 54의 VCSEL 다이(5400)와 유사한 설계를 가지면서 위쪽이 아래로 향하도록 도시되어 있다. 이 경우, 금속-반도체-금속(metal-semiconductor-metal; MSM) 광 다이오드(5702)는 GaAs 상에 쇼트키 다이오드를 형성하는 금속 전극을 퇴적함으로써 하나 이상의 포켓에서 GaAs 웨이퍼의 후면 상에 생성된다. 단일 MSM 광 다이오드(5702)가 VCSEL 어레이의 후면에 추가될 수 있거나, MSM 다이오드에 대한 전기적 접촉을 용이하게 하기 위해 VCSEL 어레이의 모서리 또는 측면에 다수의 다이오드가 추가될 수 있다. 하나 이상의 와이어 본드가 웨이퍼 상의 MSM 광 다이오드(5702)에 대한 본드 패드로부터 보드까지 접속시킬 수 있다.
도 58은 다양한 구현에 따른 광 검출기와 결합된 통합 광학계를 갖는 또 다른 VCSEL 다이(5800)를 예시한다. VCSEL 다이(5800)는 도 54의 VCSEL 다이(5400)와 유사한 설계를 가지면서 위쪽이 아래로 향하도록 도시되어 있다. 광 검출기로서 작용하는 박막 트랜지스터(5802)는 유리 광학계의 상단 표면 상에 배치될 수 있다. 막 트랜지스터(5802)는 또한 어레이의 모서리 또는 에지에 배치될 수 있고 이들에 대한 접촉은 유리의 상단으로부터 서브마운트 또는 보드까지 와이어 본딩에 의해 이루어질 수 있다.
도 59는 다양한 구현에 따른 광 검출기(5904) 및 드라이버 회로(5906)와 결합된 통합 광학계를 갖는 VCSEL 다이(5902)를 예시한다. VCSEL 다이(5902)는 도 47의 VCSEL 다이(4700)와 동일한 칩 설계 및 후면 상에 경화성 에폭시의 동일한 퇴적을 사용하여 위쪽이 아래로 향하도록 도시된다. 이 경우에 VCSEL 다이(5902)를 장착하기 위한 기판은 VCSEL 어레이용 드라이버 회로(5906)인 Si 집적 회로이다. Si 광 검출기(5904)도 이 칩에 통합되어 있으며 VCSEL이 이 실리콘 광 다이오드 위에 본딩된다. 앞의 도면들은 기판을 통해 방출되는 광으로 VCSEL의 전체 방출 영역을 덮는 애노드 접촉부를 보여주지만, 이 경우 애노드 접촉부의 개구는 광의 작은 백분율이 광 검출기(5904)에 도달할 수 있도록 만들어진다. 금속 애퍼처를 산화물 개구보다 작게 만드는 것은 또한 자극 방출(stimulated emission)만 광 검출기(5904)에 도달하도록 하여 임의의 자발적 방출을 필터링하는 데 도움이 된다.
도 60은 다양한 구현에 따른 광 검출기(6004) 및 드라이버 회로(6006)와 결합된 통합 광학계를 갖는 또 다른 VCSEL 다이(6002)를 예시한다. VCSEL 다이(6002)는 도 47의 VCSEL 다이(4700)와 동일한 칩 설계 및 후면 상에 경화성 에폭시의 동일한 퇴적을 사용하여 위쪽이 아래로 향하도록 도시된다. 서브어셈블리는 실리콘 인터포저(6008)를 사용하여 Si 드라이버 IC(6006), 실리콘 기반 광 검출기(6004), 및 VCSEL 다이(6002)를 통합하고 접속시킨다. 이 경우에 광 검출기(6004)는 실리콘 인터포저에서 제조되지만 상호접속부가 또한 실리콘 내에서 제조된다. 드라이버 IC(6006)와 통합 VCSEL 어레이 다이(6002) 모두는 실리콘 인터포저(6008)에 범프 본딩되며, 통합 VCSEL 어레이 다이는 인터포저의 상단 위에 범프 본딩된다. 도 59에서와 같이 VCSEL 어레이 상의 애노드 금속은 VCSEL의 방출 애퍼처 위에 개구를 가져서 이 방향으로 방출되는 소량의 광이 광 다이오드에 도달할 것이다.
도 61은 다양한 구현에 따른 통합 광학계를 갖는 또 다른 VCSEL 다이(6100)를 예시한다. VCSEL 다이(6100)는 도 54의 VCSEL 다이(5400)와 유사한 설계를 가지면서 위쪽이 아래로 향하도록 도시되어 있다. 도 61은 여기에 설명된 많은 기술이 더 짧은 파장의 VCSEL에 사용될 수 있도록 하는 접근법의 변형을 예시한다. 이 경우, GaAs 기판의 포켓(6102)의 에칭은 VCSEL 또는 VCSEL 어레이의 방출 영역 주위에 남겨진 GaAs 기판의 프레임과 함께 하단 측 미러까지 아래로 완전히 수행된다. 광학계를 포함한 유리 또는 중합체 웨이퍼를 후속적으로 부착하면 후속 절단 및 취급을 위해 구조에 기계적 안정성을 제공하는 데 도움이 된다.
도 62는 다양한 구현에 따른 광 검출기 및 드라이버 회로와 결합된 통합 광학계를 갖는 VCSEL 다이를 예시한다. 서브어셈블리(6202)는 Si 드라이버 IC 상으로의 통합 VCSEL 다이의 직접 본딩을 보여주는 반면, 서브어셈블리(6204)는 내장된 광 검출기를 갖는 Si 드라이버 IC 상으로의 VCSEL의 직접 본딩을 보여준다. 이 경우 광 검출기는 실리콘 드라이버 IC 내부에 제작된다. 도 59에서와 같이 VCSEL 어레이 상의 애노드 금속은 VCSEL의 방출 애퍼처 위에 개구를 가져서 이 방향으로 방출되는 소량의 광이 광 검출기에 도달할 것이다. Si 드라이버 IC에 대한 VCSEL의 부착/본딩은 구리 기둥 또는 마이크로 범프를 사용하는 직접 본딩 기술을 사용하여 다이 레벨 또는 웨이퍼 레벨에서 수행될 수 있다.
도 63은 다양한 구현에 따른 광 검출기와 결합된 통합 광학계를 갖는 또 다른 VCSEL 다이(6300)를 예시한다. VCSEL 다이(6300)는 도 47의 VCSEL 다이(4700)와 동일한 칩 설계 및 후면 상에 경화성 에폭시의 동일한 퇴적을 사용하여 위쪽이 아래로 향하도록 도시된다. 이 경우, 어레이의 VCSEL 구조의 서브세트(예컨대, 도 63의 가장 오른쪽 VCSEL)는 레이저의 문턱 전류를 검출하는 데 사용될 광 다이오드로서 작용하기 위해 역방향 바이어스된다. 역방향 바이어스된 디바이스에 의해 검출된 광은 인접 VCSEL에서 나올 것이며 대부분 다른 VCSEL로부터의 자발적인 방출을 검출할 것이다. VCSEL이 레이징을 시작하면 자발적 방출이 고정되거나 더 천천히 증가하는 레벨에서 클램프되므로, VCSEL 어레이의 전류에 대한 광 다이오드 전류의 무릎(knee)이 나타나 레이징 문턱값이 발생하는 위치를 나타낸다. 이 데이터는 VCSEL의 상승 시간을 개선하기 위해 레이저 드라이버 회로를 제어하는 데 사용되는 드라이버 칩에 피드백하는 데 사용될 수 있다.
도 64는 다양한 구현에 따른 광 검출기와 결합된 통합 광학계를 갖는 또 다른 VCSEL 다이(6400)를 예시한다. VCSEL 다이(6400)는 도 50의 VCSEL 다이(5000)와 유사한 설계를 가지면서 위쪽이 아래로 향하도록 도시되어 있다. 이 경우 VCSEL 구조물(예컨대, 도 64의 가장 오른쪽 VCSEL) 위에 일부 추가 층이 성장하여 광 다이오드를 형성한다. VCSEL 방출이 940 nm인 경우, 이러한 층 조성은 도핑되지 않은 InGaAs에 이어 n-도핑된 InGaAs가 뒤따를 수 있다. 870 nm보다 짧은 파장의 경우, 층 조성은 GaAs 또는 AlGaAs일 수도 있다. 작은 그룹의 VCSEL을 제외하고 이러한 층은 VCSEL 어레이의 상단으로부터 에칭될 수 있다. 광 다이오드층이 남아 있는 VCSEL의 경우, VCSEL은 이전과 같이 순방향 바이어스로 구동되지만 광 다이오드층은 역방향 바이어스된다. VCSEL에 대한 금속 p-접촉부는 방출 영역 측면에 대한 링 또는 접촉부가 될 수 있으므로, VCSEL 광의 작은 백분율이 역방향 바이어스된 통합 광 다이오드층에 도달할 수 있다. 검출된 광은 방출된 VCSEL 광 파워에 비례하는 광 다이오드 전류를 생성한다.
도 65는 다양한 구현에 따른 통합 광학계를 갖는 또 다른 VCSEL 다이(6500)를 예시한다. VCSEL 다이(6500)는 도 54의 VCSEL 다이(5400)와 유사한 설계를 가지면서 위쪽이 아래로 향하도록 도시되어 있다. 이 경우 실리콘 웨이퍼는 웨이퍼 전체에 걸쳐 에칭되어 개구의 그리드를 형성한다. 그런 다음, 이 웨이퍼는 GaAs 웨이퍼의 기판 측에 부착되어 각 다이 주위에 실리콘 프레임을 갖는 스페이서(6502)를 형성한다. 실리콘 웨이퍼는 반 데르 발스 힘, 접착제, 금속 솔더, 또는 임의의 다른 수단으로 부착될 수 있다. 실리콘 웨이퍼는 원래의 GaAs 기판에 부착되거나 부착 전에 GaAs 기판이 얇아지거나 제거될 수 있다. GaAs VCSEL 웨이퍼와 실리콘 스페이서 프레임을 함께 본딩한 후, 광학계 웨이퍼가 실리콘 프레임의 다른 면에 부착될 수 있다. 광학계는 프레임을 향하거나 바깥쪽을 향할 수 있지만 프레임 쪽을 향하면 광학계를 더 잘 보호할 수 있다.
달리 언급되지 않는 한, "실질적으로"라는 단어의 사용은, 그러한 편차가 개시된 방법 및 시스템에 실질적으로 영향을 미치지 않는 범위 내에서, 당업자가 이해하는 바와 같은 정확한 관계, 조건, 배열, 방향 및/또는 그 밖의 특성 및 편차를 포함하는 것으로 해석될 수 있다.
본 개시 내용의 전체에 걸쳐, 명사를 수정하기 위한 관사 "a" 및/또는 "an" 및/또는 "the"의 사용은, 달리 구체적으로 명시되지 않는 한, 편의상 사용되고 수식된 명사의 하나 또는 둘 이상을 포함하는 것으로 이해될 수 있다. "포함하는", "포함한" 및 "갖는"이라는 용어는 포괄적인 것으로 의도되며 나열된 요소 이외의 추가 요소가 있을 수 있음을 의미한다.
본 개시 내용의 구현에 대한 전술한 설명은 예시 및 설명의 목적으로 제시되었다. 이는 전체적이거나 본 개시 내용을 개시된 정확한 형태로 제한하기 위한 것이 아니다. 본 개시 내용에 비추어 많은 수정 및 변형이 가능하다. 본 개시 내용의 범위는 이러한 상세한 설명이 아니라 여기에 첨부된 청구항들에 의해 제한되는 것으로 의도된다.

Claims (27)

  1. 조명 모듈에 있어서,
    광을 방출하는 수직 공동 표면 방출 레이저(vertical cavity surface emitting laser; VCSEL)의 어레이;
    상기 VCSEL의 어레이에 전류를 제공하도록 구성된 드라이버; 및
    상기 VCSEL의 어레이에 의해 방출된 상기 광을 수신하고 상기 조명 모듈로부터의 광 패턴을 출력하도록 구성된 광학 요소
    를 포함하는, 조명 모듈.
  2. 제1항에 있어서,
    상기 VCSEL의 어레이의 적어도 하나의 VCSEL은 다중 접합 VCSEL을 포함하는 것인, 조명 모듈.
  3. 제2항에 있어서,
    상기 적어도 하나의 VCSEL은 통합(integrated) 이종 접합 양극성 트랜지스터(heterojunction bipolar transistor; HBT)를 포함하는 것인, 조명 모듈.
  4. 제1항에 있어서,
    상기 VCSEL의 어레이는 공통 애노드를 공유하는 것인, 조명 모듈.
  5. 제4항에 있어서,
    상기 VCSEL의 어레이의 적어도 하나의 VCSEL은 다중 접합 VCSEL을 포함하는 것인, 조명 모듈.
  6. 제4항에 있어서,
    상기 VCSEL의 어레이는 하단 방출 VCSEL인 것인, 조명 모듈.
  7. 제1항에 있어서,
    상기 VCSEL의 어레이의 적어도 하나의 VCSEL은 통합 HBT를 포함하는 것인, 조명 모듈.
  8. 제7항에 있어서,
    상기 적어도 하나의 VCSEL은 하단 방출 VCSEL인 것인, 조명 모듈.
  9. 제7항에 있어서,
    상기 적어도 하나의 VCSEL은 상기 VCSEL의 어레이의 적어도 하나의 다른 VCSEL과 공통 애노드를 공유하는 것인, 조명 모듈.
  10. 제1항에 있어서,
    상기 VCSEL의 어레이의 각 VCSEL은 통합 HBT를 포함하고 상기 VCSEL의 어레이는 복수의 행과 복수의 열을 포함하는 것인, 조명 모듈.
  11. 제10항에 있어서,
    각 행의 각 VCSEL은 상기 통합 HBT의 공통 이미터를 공유하고 각 열의 각 VCSEL은 상기 통합 HBT의 공통 베이스를 공유하여 상기 VCSEL의 어레이의 각 VCSEL이 개별적으로 어드레싱 가능한 것인, 조명 모듈.
  12. 제10항에 있어서,
    상기 VCSEL의 어레이의 적어도 하나의 VCSEL은 다중 접합 VCSEL인 것인, 조명 모듈.
  13. 제10항에 있어서,
    상기 VCSEL의 어레이의 적어도 2개의 VSCEL은 공통 애노드를 공유하는 것인, 조명 모듈.
  14. 제1항에 있어서,
    상기 VCSEL의 어레이는 광을 방출하도록 구성된 VCSEL의 제1 세그먼트 및 상기 VCSEL의 제1 세그먼트에 의해 방출된 광을 검출하도록 구성된 VCSEL의 제2 세그먼트로 분할되는 것인, 조명 모듈.
  15. 제14항에 있어서,
    상기 VCSEL의 제1 세그먼트는 순방향 바이어스되고 상기 VCSEL의 제2 세그먼트는 역방향 바이어스되는 것인, 조명 모듈.
  16. 제14항에 있어서,
    상기 VCSEL의 제1 세그먼트 내의 적어도 하나의 VCSEL은 다중 접합 VCSEL인 것인, 조명 모듈.
  17. 제14항에 있어서,
    상기 VCSEL의 제1 세그먼트 내의 적어도 하나의 VCSEL은 통합된 HBT를 포함하는 것인, 조명 모듈.
  18. 제1항에 있어서,
    상기 광학 요소는 상기 VCSEL의 어레이에 통합되는 것인, 조명 모듈.
  19. 제18항에 있어서,
    상기 광학 요소는 상기 VCSEL의 어레이의 기판 상에 퇴적되는 것인, 조명 모듈.
  20. 제18항에 있어서,
    상기 VCSEL의 어레이에 인접하게 배치된 광 검출기를 더 포함하는, 조명 모듈.
  21. 제18항에 있어서,
    상기 광학 요소 위에 배치된 광 검출기를 더 포함하는, 조명 모듈.
  22. 제18항에 있어서,
    상기 VCSEL의 어레이는 광을 방출하도록 구성된 VCSEL의 제1 세그먼트 및 상기 VCSEL의 제1 세그먼트에 의해 방출된 광을 검출하도록 구성된 VCSEL의 제2 세그먼트로 분할되는 것인, 조명 모듈.
  23. 제18항에 있어서,
    상기 VCSEL의 어레이의 적어도 하나의 VCSEL은 다중 접합 VCSEL인 것인, 조명 모듈.
  24. 제18항에 있어서,
    상기 VCSEL의 어레이의 적어도 2개의 VSCEL은 공통 애노드를 공유하는 것인, 조명 모듈.
  25. 제18항에 있어서,
    상기 VCSEL의 어레이의 적어도 하나의 VCSEL은 통합 HBT를 포함하는 것인, 조명 모듈.
  26. 제18항에 있어서,
    상기 VCSEL의 어레이는 상기 드라이버 및 광 검출기를 포함하는 기판 상에 플립-칩 본딩(flip-chip bond)되는 것인, 조명 모듈.
  27. 제18항에 있어서,
    상기 VCSEL의 어레이는 상기 드라이버에 접속된 실리콘 인터포저 상에 플립-칩 본딩되고, 상기 실리콘 인터포저는 광 검출기를 포함하는 것인, 조명 모듈.
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