JP7512444B2 - 画素回路、表示装置、および、その駆動方法 - Google Patents
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Description
電流によって駆動される表示素子と、
制御端子と第1導通端子と第2導通端子とを有し前記表示素子と直列に設けられた駆動トランジスタと、
データ保持キャパシタと、
対応する第1走査信号線に接続された制御端子を有し、対応するデータ信号線の電圧の前記データ保持キャパシタへの書き込みを制御するデータ書込制御スイッチング素子と、
対応する発光制御線に接続された制御端子を有する第1発光制御スイッチング素子と、
バイアス供給回路とを備え、
前記表示部は、複数のバイアス制御線を更に含み、
当該画素回路は、複数のバイアス制御線のいずれか1つに対応し、
前記バイアス供給回路は、
前記対応するデータ信号線の電圧に応じた電圧を保持するためのバイアス保持キャパシタと、
対応するバイアス制御線に接続された制御端子を有し前記バイアス保持キャパシタに直列に接続されたバイアス制御スイッチング素子とを含み、
前記駆動トランジスタの前記制御端子は、前記データ保持キャパシタを介して固定電圧線に接続されており、
前記駆動トランジスタの前記第1導通端子は、前記第1発光制御スイッチング素子を介して前記第1電源線に接続されるとともに、前記バイアス制御スイッチング素子および前記バイアス保持キャパシタを介して固定電圧線に接続されている。
複数のデータ信号線、複数の第1走査信号線、複数の発光制御線、複数のバイアス制御線、第1電源線、第2電源線、および、複数の画素回路を含む表示部と、
複数のデータ信号を生成して前記複数のデータ信号線に印加するデータ側駆動回路と、
前記複数の第1走査信号線を選択的に駆動し、前記複数の発光制御線を選択的に駆動し、前記複数のバイアス制御線を選択的に駆動する走査側駆動回路と、
前記複数の画素回路に前記複数のデータ信号の電圧をデータ電圧として書き込むリフレッシュフレーム期間からなる駆動期間と前記複数の画素回路へのデータ電圧の書き込みを停止する非リフレッシュフレーム期間からなる休止期間とが交互に現れるように、前記データ側駆動回路および前記走査側駆動回路を制御する表示制御回路とを備え、
前記複数の画素回路のそれぞれは、
前記複数のデータ信号線のいずれか1つに対応し、かつ、前記複数の第1走査信号線のいずれか1つに対応し、かつ、前記複数の発光制御線のいずれか1つに対応し、かつ、複数のバイアス制御線のいずれか1つに対応し、
電流によって駆動される表示素子と、制御端子と第1導通端子と第2導通端子とを有し前記表示素子と直列に設けられた駆動トランジスタと、データ保持キャパシタと、対応する第1走査信号線に接続された制御端子を有し対応するデータ信号線の電圧の前記データ保持キャパシタへの書き込みを制御するデータ書込制御スイッチング素子と、対応する発光制御線に接続された制御端子を有する第1発光制御スイッチング素子と、バイアス供給回路とを含み、
前記複数の画素回路のそれぞれにおいて、
前記バイアス供給回路は、前記対応するデータ信号線の電圧に応じた電圧を保持するためのバイアス保持キャパシタと、対応するバイアス制御線に接続された制御端子を有し前記バイアス保持キャパシタに直列に接続されたバイアス制御スイッチング素子とを含み、
前記駆動トランジスタの前記制御端子は、前記データ保持キャパシタを介して固定電圧線に接続されており、
前記駆動トランジスタの前記第1導通端子は、前記第1発光制御スイッチング素子を介して前記第1電源線に接続されるとともに、前記バイアス制御スイッチング素子および前記バイアス保持キャパシタを介して固定電圧線に接続されており、
前記表示制御回路は、
前記駆動期間では、前記第1発光制御スイッチング素子がオフ状態のときに前記対応するデータ信号線の電圧がデータ電圧として前記データ保持キャパシタに書き込まれて保持されるとともに当該データ電圧に応じた電圧が前記バイアス保持キャパシタに書き込まれて保持され、前記第1発光制御スイッチング素子がオン状態のときに前記データ保持キャパシタの保持電圧に応じた電流が前記表示素子に流れるように、前記データ側駆動回路および前記走査側駆動回路を制御し、
前記休止期間では、前記第1発光制御スイッチング素子がオフ状態のときに前記バイアス保持キャパシタの保持電圧が前記バイアス制御スイッチング素子を介して前記駆動トランジスタの前記第1導通端子に印加され、前記第1発光制御スイッチング素子がオン状態のときに前記データ保持キャパシタの保持電圧に応じた電流が前記表示素子に流れるように、前記走査側駆動回路を制御する。
前記表示部は、複数のバイアス制御線を更に含み、
前記複数の画素回路のそれぞれは、
前記複数のデータ信号線のいずれか1つに対応し、かつ、前記複数の第1走査信号線のいずれか1つに対応し、かつ、前記複数の発光制御線のいずれか1つに対応し、かつ、複数のバイアス制御線のいずれか1つに対応し、
電流によって駆動される表示素子と、制御端子と第1導通端子と第2導通端子とを有し前記表示素子と直列に設けられた駆動トランジスタと、データ保持キャパシタと、対応する第1走査信号線に接続された制御端子を有し対応するデータ信号線の電圧の前記データ保持キャパシタへの書き込みを制御するデータ書込制御スイッチング素子と、対応する発光制御線に接続された制御端子を有する第1発光制御スイッチング素子と、バイアス供給回路とを含み、
前記複数の画素回路のそれぞれにおいて、
前記バイアス供給回路は、前記対応するデータ信号線の電圧に応じた電圧を保持するためのバイアス保持キャパシタと、対応するバイアス制御線に接続された制御端子を有し前記バイアス保持キャパシタに直列に接続されたバイアス制御スイッチング素子とを含み、
前記駆動トランジスタの前記制御端子は、前記データ保持キャパシタを介して固定電圧線に接続されており、
前記駆動トランジスタの前記第1導通端子は、前記第1発光制御スイッチング素子を介して前記第1電源線に接続されるとともに、前記バイアス制御スイッチング素子および前記バイアス保持キャパシタを介して固定電圧線に接続されており、
前記駆動方法は、前記複数の画素回路に複数のデータ信号の電圧をデータ電圧として書き込むリフレッシュフレーム期間からなる駆動期間と前記複数の画素回路へのデータ電圧の書き込みを停止する非リフレッシュフレーム期間からなる休止期間とが交互に現れるように、前記複数のデータ信号線および前記複数の第1走査信号線を駆動する休止駆動ステップを備え、
前記休止駆動ステップは、
前記駆動期間において、前記第1発光制御スイッチング素子がオフ状態のときに前記対応するデータ信号線の電圧がデータ電圧として前記データ保持キャパシタに書き込まれて保持されるとともに当該データ電圧に応じた電圧が前記バイアス保持キャパシタに書き込まれて保持され、前記第1発光制御スイッチング素子がオン状態のときに前記データ保持キャパシタの保持電圧に応じた電流が前記表示素子に流れるように、前記複数のデータ信号を前記複数のデータ信号線に印加し、かつ、前記複数の第1走査信号線および前記複数のバイアス制御線を選択的に駆動するとともに前記複数の発光制御線を選択的に非活性化する駆動期間ステップと、
前記休止期間において、前記第1発光制御スイッチング素子がオフ状態のときに前記バイアス保持キャパシタの保持電圧が前記バイアス制御スイッチング素子を介して前記駆動トランジスタの前記第1導通端子に印加され、前記第1発光制御スイッチング素子がオン状態のときに前記データ保持キャパシタの保持電圧に応じた電流が前記表示素子に流れるように、前記複数の第1走査信号線の駆動を停止して前記複数のバイアス制御線を選択的に駆動するとともに前記複数の発光制御線を選択的に非活性化する休止期間ステップとを含む。
<1.1 全体構成>
図1は、第1の実施形態に係る表示装置10の全体構成を示すブロック図である。この表示装置10は、内部補償を行う有機EL表示装置である。すなわち、この表示装置10において、各画素回路15は、その内部の駆動トランジスタの閾値電圧のばらつきや変動を補償する機能を有している。また、この表示装置10は、通常駆動モードと休止駆動モードとの2つの動作モードを有している。すなわち表示装置10は、通常駆動モードでは、表示部の画像データ(各画素回路内のデータ電圧)を書き換えるリフレッシュフレーム期間Trfが連続するように動作し、休止駆動モードでは、リフレッシュフレーム期間Trfのみからなる駆動期間TDと表示部の画像データの書き換えを停止する複数の非リフレッシュフレーム期間Tnrfからなる休止期間TPとが交互に現れるように動作する(後述の図12参照)。
既述のように、本実施形態に係る表示装置10は、通常駆動モードと休止駆動モードとの2つの動作モードを有している。まず、通常駆動モードにおける表示装置10の概略動作を説明する。
以下では、まず、本実施形態の比較例としての表示装置における画素回路(以下「比較例における画素回路」ともいう)の構成および動作を説明し、その後、本実施形態における画素回路15の構成および動作を、比較例における画素回路の構成および動作と比較しつつ説明する。なお、当該比較例としての表示装置の表示部には、バイアス制御線BS1~BSnが配設されておらず、したがって、走査側駆動回路40は、バイアス制御回路としての機能を有していない。しかし、当該比較例としての表示装置の構成は、バイアス制御線BS1~BSnに関連する構成要素以外については本実施形態に係る表示装置と同様であるので、同一または対応する部分に同一の参照符号を付して説明を省略する。
既述のように、休止駆動を行う有機EL表示装置において画素回路内の駆動トランジスタのヒステリシス特性に起因して発生するフリッカを抑制するために、休止期間において駆動トランジスタに意図的に電圧ストレスを与えるべくオンバイアス電圧を印加することが提案されている。この提案に基づき、例えば、休止期間において適切な頻度で非発光期間を設け、その非発光期間内においてデータ側駆動回路からデータ信号線を介して各画素回路にオンバイアス電圧を印加するという構成が考えられる。そこで、このような構成に対応した画素回路を比較例における画素回路として説明する。なお既述のように、このような構成を採用しても、必ずしも表示画像の全領域においてフリッカを抑制できず、フリッカが依然として視認されうることが本願発明者により確認されている。そこで以下では、この不具合の生じるメカニズムに言及しつつ、比較例における画素回路の構成および動作を説明する。
Vg=Vdata+Vth …(1)
このようにしてデータ書込期間t5~t6では、内部補償を行いつつデータ電圧の書込が行われる。図5において画素回路15a(WR)は、このときの画素回路Pix(i,j)の状態すなわちデータ書込動作時の回路状態を模式的に示している。
図7は、本実施形態における画素回路15の構成を示す回路図であり、より詳しくは、i番目の第1走査信号線PSiおよびj番目のデータ信号線Djに対応する画素回路15すなわちi行j列目の画素回路Pix(i,j)の構成を示す回路図である(1≦i≦n、1≦j≦m)。この画素回路15は、図3に示した比較例における画素回路15aと同様、表示素子としての1個の有機EL素子OLと、7個のトランジスタT1~T7(比較例と同様、これらを「第1初期化トランジスタT1」、「閾値補償トランジスタT2」、「データ書込制御トランジスタT3」、「駆動トランジスタT4」、「第1発光制御トランジスタT5」、「第2発光制御トランジスタT6」、「第2初期化トランジスタT7」という)と、1個のデータ保持キャパシタCstとを含んでいる。トランジスタT1,T2,T7はN型トランジスタである。トランジスタT3~T6はP型トランジスタである。本実施形態では、N型トランジスタT1,T2,T7はIGZO-TFTであり、P型のトランジスタT3~T6はLTPS-TFTであるが、これには限定されない。データ保持キャパシタCstは、第1電極および第2電極からなる2つの電極を有する容量素子である。また、図7を図3と比較すればわかるように、本実施形態における画素回路15には、比較例における画素回路15aとは異なり、バイアス制御トランジスタT8およびバイアス保持キャパシタCbsを含むバイアス供給回路151が設けられている。なお、画素回路15において、駆動トランジスタT4以外のトランジスタT1~T3,T5~T8はスイッチング素子として機能する。
以下、休止駆動モードでの本実施形態における消灯動作を上記比較例における消灯動作と比較しつつ本実施形態の効果を説明する。
次に、図15から図18を参照して、第2の実施形態に係る有機EL表示装置について説明する。この有機EL表示装置は、上記第1の実施形態に係る表示装置におけるバイアス制御線BS1~BSnに代えて、バイアス書込制御線としての第1バイアス制御線BS11~BS1nおよびバイアス印加制御線としての第2バイアス制御線BS21~BS2nが設けられており、本実施形態における各画素回路は、n本の第1バイアス制御線BS11~BS1nのいずれか1つに対応するとともに、n本の第2バイアス制御線BS21~BS2nのいずれか1つに対応する。走査側駆動回路は、第1バイアス制御線BS11~BS1nに第1バイアス制御信号BS1(1)~BS1(n)をそれぞれ印加し、第2バイアス制御線BS21~BS2nに第2バイアス制御信号BS2(1)~BS2(n)をそれぞれ印加するように構成されている。また、本実施形態における画素回路には、上記第1の実施形態における画素回路と同様、バイアス供給回路が設けられているが、本実施形態におけるバイアス供給回路の構成は、上記第1の実施形態におけるバイアス供給回路の構成と相違する。本実施形態に係る表示装置における他の構成は、上記第1の実施形態に係る表示装置の構成と基本的に同様であるので、同一または対応する部分には同一の参照符号を付して詳しい説明を省略する(図1~図2参照)。
Vob=ELVDD+(Vdata-ELVDD){Cbs2/(Cbs1+Cbs2)} …(2)
本発明は、上記各実施形態に限定されるものではなく、本発明の範囲を逸脱しない限りにおいて種々の変形を施すことができる。例えば、下記のような変形例が考えられる。
11 …表示部
15,16 …画素回路
20 …表示制御回路
30 …データ側駆動回路(データ信号線駆動回路)
40 …走査側駆動回路(走査信号線駆動回路/発光制御回路/バイアス制御回路)
151,152 …バイアス供給回路
Pix(i,j)…画素回路(i=1~n、j=1~m)
PSi …第1走査信号線(i=1,2,…,n)
NSi …第2走査信号線(i=-1,0,1,…,n)
EMi …発光制御線(i=1~n)
BSi …バイアス制御線(i=1~n)
BS1i…第1バイアス制御線(i=1~n)
BS2i…第2バイアス制御線(i=1~n)
Dj …データ信号線(j=1~m)
ELVDD…ハイレベル電源線(第1電源線)、ハイレベル電源電圧
ELVSS…ローレベル電源線(第2電源線)、ローレベル電源電圧
OL …有機EL素子(表示素子)
Cst …データ保持キャパシタ
Cbs …バイアス保持キャパシタ
Cbs1…バイアス保持キャパシタ
Cbs2…分圧用キャパシタ
T1 …第1初期化トランジスタ(第1初期化スイッチング素子)
T2 …閾値補償トランジスタ(閾値補償スイッチング素子)
T3 …データ書込制御トランジスタ(データ書込制御スイッチング素子)
T4 …駆動トランジスタ
T5 …第1発光制御トランジスタ(第1発光制御スイッチング素子)
T6 …第2発光制御トランジスタ(第2発光制御スイッチング素子)
T7 …第2初期化トランジスタ(第2初期化スイッチング素子)
T8 …バイアス制御トランジスタ(バイアス制御スイッチング素子)、
バイアス印加制御トランジスタ(バイアス印加制御スイッチング素子)
T9 …バイアス書込制御トランジスタ(バイアス書込制御スイッチング素子)
TD …駆動期間
TP …休止期間
Trf …リフレッシュフレーム期間(RFフレーム期間)
Tnrf …非リフレッシュフレーム期間(NRFフレーム期間)
Vob …オンバイアス電圧
Claims (20)
- 複数のデータ信号線と複数の第1走査信号線と複数の発光制御線と第1および第2電源線と複数の画素回路とを含む表示部を有し、前記複数の画素回路に前記複数のデータ信号線を介して複数のデータ信号の電圧をデータ電圧として書き込むリフレッシュフレーム期間からなる駆動期間と前記複数の画素回路へのデータ電圧の書き込みを停止する非リフレッシュフレーム期間からなる休止期間とが交互に現れるように前記複数のデータ信号線および前記複数の第1走査信号線が駆動される表示装置において、前記複数のデータ信号線のいずれか1つに対応し、かつ、前記複数の第1走査信号線のいずれか1つに対応し、かつ、前記複数の発光制御線のいずれか1つに対応するように、前記複数の画素回路の1つとして設けられた画素回路であって、
電流によって駆動される表示素子と、
制御端子と第1導通端子と第2導通端子とを有し前記表示素子と直列に設けられた駆動トランジスタと、
データ保持キャパシタと、
対応する第1走査信号線に接続された制御端子を有し、対応するデータ信号線の電圧の前記データ保持キャパシタへの書き込みを制御するデータ書込制御スイッチング素子と、
対応する発光制御線に接続された制御端子を有する第1発光制御スイッチング素子と、
バイアス供給回路とを備え、
前記表示部は、複数のバイアス制御線を更に含み、
当該画素回路は、複数のバイアス制御線のいずれか1つに対応し、
前記バイアス供給回路は、
前記対応するデータ信号線の電圧に応じた電圧を保持するためのバイアス保持キャパシタと、
対応するバイアス制御線に接続された制御端子を有し前記バイアス保持キャパシタに直列に接続されたバイアス制御スイッチング素子とを含み、
前記駆動トランジスタの前記制御端子は、前記データ保持キャパシタを介して固定電圧線に接続されており、
前記駆動トランジスタの前記第1導通端子は、前記第1発光制御スイッチング素子を介して前記第1電源線に接続されるとともに、前記バイアス制御スイッチング素子および前記バイアス保持キャパシタを介して固定電圧線に接続されている、画素回路。 - 前記表示部は、複数のバイアス書込制御線を更に含み、
当該画素回路は、前記複数のバイアス書込制御線のいずれか1つに対応し、
前記バイアス供給回路は、対応するバイアス書込制御線に接続された制御端子を有するバイアス書込制御スイッチング素子を更に含み、
前記対応するデータ信号線は、前記バイアス書込制御スイッチング素子を介して、前記バイアス制御スイッチング素子と前記バイアス保持キャパシタとの接続点に接続されている、請求項1に記載の画素回路。 - 前記バイアス供給回路は、前記バイアス書込制御スイッチング素子に直列に接続された分圧用キャパシタを更に含み、
前記対応するデータ信号線は、前記バイアス書込制御スイッチング素子および前記分圧用キャパシタを介して、前記バイアス制御スイッチング素子と前記バイアス保持キャパシタとの接続点に接続されており、
前記駆動トランジスタの前記第1導通端子は、前記バイアス制御スイッチング素子を介して前記バイアス保持キャパシタと前記分圧用キャパシタとの接続点に接続されている、請求項2に記載の画素回路。 - 閾値補償スイッチング素子と、
第2発光制御スイッチング素子とを更に備え、
前記表示部は、複数の第2走査信号線を更に含み、
当該画素回路は、前記複数の第2走査信号線のいずれか1つに対応し、
前記閾値補償スイッチング素子は、対応する第2走査信号線に接続された制御端子を有し、
前記駆動トランジスタの前記第1導通端子は、前記データ書込制御スイッチング素子を介して前記対応するデータ信号線に接続されており、
前記駆動トランジスタの前記第2導通端子は、前記閾値補償スイッチング素子を介して前記駆動トランジスタの前記制御端子に接続されるとともに、前記第2発光制御スイッチング素子を介して前記第2電源線に接続されている、請求項1から3のいずれか1項に記載の画素回路。 - 前記駆動トランジスタと前記データ書込制御スイッチング素子と前記第1および第2発光制御スイッチング素子とは、低温ポリシリコンにより形成されたチャネル層を有する薄膜トランジスタであり、
前記閾値補償スイッチング素子と前記バイアス制御スイッチング素子とは、酸化物半導体により形成されたチャネル層を有する薄膜トランジスタである、請求項4に記載の画素回路。 - 前記駆動トランジスタは、P型トランジスタであり、
前記第1電源線は、高圧側電源電圧を供給するための電源線であり、
前記第2電源線は、低圧側電源電圧を供給するための電源線であり、
前記駆動トランジスタの前記第2導通端子は、前記第2発光制御スイッチング素子および前記表示素子を介して前記第2電源線に接続されている、請求項4に記載の画素回路。 - 前記駆動トランジスタは、N型トランジスタであり、
前記第1電源線は、低圧側電源電圧を供給するための電源線であり、
前記第2電源線は、高圧側電源電圧を供給するための電源線であり、
前記駆動トランジスタの前記第1導通端子は、前記第1発光制御スイッチング素子および前記表示素子を介して前記第1電源線に接続されている、請求項4に記載の画素回路。 - 前記データ書込制御スイッチング素子と前記閾値補償スイッチング素子とは、互いに同じ導電型のトランジスタであり、
前記表示部は、前記複数の第1走査信号線と前記複数の第2走査信号線とを兼ねる複数の走査信号線を含む、請求項4に記載の画素回路。 - 第1初期化スイッチング素子を更に備え、
前記表示部は、初期化電圧線を更に含み、
前記駆動トランジスタの前記制御端子は、前記第1初期化スイッチング素子を介して前記初期化電圧線に接続されている、請求項6から8のいずれか1項に記載の画素回路。 - 第1および2初期化スイッチング素子を更に備え、
前記表示部は、初期化電圧線を更に含み、
前記駆動トランジスタの前記制御端子は、前記第1初期化スイッチング素子を介して前記初期化電圧線に接続されており、
前記第2初期化スイッチング素子は、前記対応する発光制御線に接続された制御端子を有し、前記対応する発光制御線が非活化されているときにオン状態であり、
前記表示素子の第1端子は、前記第2発光制御スイッチング素子を介して前記駆動トランジスタの前記第2導通端子に接続されるとともに、前記第2初期化スイッチング素子を介して前記初期化電圧線に接続されており、前記表示素子の第2端子は前記第2電源線に接続されている、請求項6に記載の画素回路。 - 前記駆動トランジスタと前記データ書込制御スイッチング素子と前記第1および第2発光制御スイッチング素子とは、低温ポリシリコンにより形成されたチャネル層を有する薄膜トランジスタであり、
前記閾値補償スイッチング素子と前記バイアス制御スイッチング素子と前記第1初期化スイッチング素子とは、酸化物半導体により形成されたチャネル層を有する薄膜トランジスタである、請求項9または10に記載の画素回路。 - 複数のデータ信号線、複数の第1走査信号線、複数の発光制御線、複数のバイアス制御線、第1電源線、第2電源線、および、複数の画素回路を含む表示部と、
複数のデータ信号を生成して前記複数のデータ信号線に印加するデータ側駆動回路と、
前記複数の第1走査信号線を選択的に駆動し、前記複数の発光制御線を選択的に駆動し、前記複数のバイアス制御線を選択的に駆動する走査側駆動回路と、
前記複数の画素回路に前記複数のデータ信号の電圧をデータ電圧として書き込むリフレッシュフレーム期間からなる駆動期間と前記複数の画素回路へのデータ電圧の書き込みを停止する非リフレッシュフレーム期間からなる休止期間とが交互に現れるように、前記データ側駆動回路および前記走査側駆動回路を制御する表示制御回路と
を備え、
前記複数の画素回路のそれぞれは、
前記複数のデータ信号線のいずれか1つに対応し、かつ、前記複数の第1走査信号線のいずれか1つに対応し、かつ、前記複数の発光制御線のいずれか1つに対応し、かつ、複数のバイアス制御線のいずれか1つに対応し、
電流によって駆動される表示素子と、制御端子と第1導通端子と第2導通端子とを有し前記表示素子と直列に設けられた駆動トランジスタと、データ保持キャパシタと、対応する第1走査信号線に接続された制御端子を有し対応するデータ信号線の電圧の前記データ保持キャパシタへの書き込みを制御するデータ書込制御スイッチング素子と、対応する発光制御線に接続された制御端子を有する第1発光制御スイッチング素子と、バイアス供給回路とを含み、
前記複数の画素回路のそれぞれにおいて、
前記バイアス供給回路は、前記対応するデータ信号線の電圧に応じた電圧を保持するためのバイアス保持キャパシタと、対応するバイアス制御線に接続された制御端子を有し前記バイアス保持キャパシタに直列に接続されたバイアス制御スイッチング素子とを含み、
前記駆動トランジスタの前記制御端子は、前記データ保持キャパシタを介して固定電圧線に接続されており、
前記駆動トランジスタの前記第1導通端子は、前記第1発光制御スイッチング素子を介して前記第1電源線に接続されるとともに、前記バイアス制御スイッチング素子および前記バイアス保持キャパシタを介して固定電圧線に接続されており、
前記表示制御回路は、
前記駆動期間では、前記第1発光制御スイッチング素子がオフ状態のときに前記対応するデータ信号線の電圧がデータ電圧として前記データ保持キャパシタに書き込まれて保持されるとともに当該データ電圧に応じた電圧が前記バイアス保持キャパシタに書き込まれて保持され、前記第1発光制御スイッチング素子がオン状態のときに前記データ保持キャパシタの保持電圧に応じた電流が前記表示素子に流れるように、前記データ側駆動回路および前記走査側駆動回路を制御し、
前記休止期間では、前記第1発光制御スイッチング素子がオフ状態のときに前記バイアス保持キャパシタの保持電圧が前記駆動トランジスタの前記第1導通端子に印加され、前記第1発光制御スイッチング素子がオン状態のときに前記データ保持キャパシタの保持電圧に応じた電流が前記表示素子に流れるように、前記走査側駆動回路を制御する、表示装置。 - 前記表示部は、複数のバイアス書込制御線を更に含み、
前記複数の画素回路のそれぞれは、前記複数のバイアス書込制御線のいずれか1つに対応し、
前記複数の画素回路のそれぞれにおいて、
前記バイアス供給回路は、前記対応するバイアス書込制御線に接続された制御端子を有するバイアス書込制御スイッチング素子を更に含み、
前記対応するデータ信号線は、前記バイアス書込制御スイッチング素子を介して、前記バイアス制御スイッチング素子と前記バイアス保持キャパシタとの接続点に接続されており、
前記表示制御回路は、前記駆動期間において前記第1発光制御スイッチング素子がオフ状態のときに、前記データ保持キャパシタに書き込まれるべき前記データ電圧に応じた電圧が前記バイアス書込制御スイッチング素子を介して前記バイアス保持キャパシタに書き込まれて保持され、前記休止期間において前記第1発光制御スイッチング素子がオフ状態のときに、前記バイアス保持キャパシタの保持電圧が前記バイアス制御スイッチング素子を介して前記駆動トランジスタの前記第1導通端子に印加されるように、前記データ側駆動回路および前記走査側駆動回路を制御する、請求項12に記載の表示装置。 - 前記複数の画素回路のそれぞれにおいて、
前記バイアス供給回路は、前記バイアス書込制御スイッチング素子に直列に接続された分圧用キャパシタを更に含み、
前記対応するデータ信号線は、前記バイアス書込制御スイッチング素子および前記分圧用キャパシタを介して、前記バイアス制御スイッチング素子と前記バイアス保持キャパシタとの接続点に接続されており、
前記駆動トランジスタの前記第1導通端子は、前記バイアス制御スイッチング素子を介して前記バイアス保持キャパシタと前記分圧用キャパシタとの接続点に接続されており、
前記表示制御回路は、前記駆動期間において前記第1発光制御スイッチング素子がオフ状態のときに、前記データ保持キャパシタに書き込まれるべき前記データ電圧に応じた電圧が前記バイアス書込制御スイッチング素子および前記分圧用キャパシタを介して前記バイアス保持キャパシタに書き込まれて保持され、前記休止期間において前記第1発光制御スイッチング素子がオフ状態のときに、前記バイアス保持キャパシタの保持電圧が前記バイアス制御スイッチング素子を介して前記駆動トランジスタの前記第1導通端子に印加されるように、前記データ側駆動回路および前記走査側駆動回路を制御する、請求項13に記載の表示装置。 - 前記表示部は、複数の第2走査信号線を更に含み、
前記走査側駆動回路は、前記複数の第2走査信号線を選択的に駆動し、
前記複数の画素回路のそれぞれは、
前記複数の第2走査信号線のいずれか1つに対応し、
対応する第2走査信号線に接続された制御端子を有する閾値補償スイッチング素子と、前記対応する発光制御線に接続された制御端子を有する第2発光制御スイッチング素子とを更に含み、
前記複数の画素回路のそれぞれにおいて、
前記駆動トランジスタの前記第1導通端子は、前記データ書込制御スイッチング素子を介して前記対応するデータ信号線に接続され、
前記駆動トランジスタの前記第2導通端子は、前記閾値補償スイッチング素子を介して前記駆動トランジスタの前記制御端子に接続されるとともに、前記第2発光制御スイッチング素子を介して前記第2電源線に接続されており、
前記表示制御回路は、前記駆動期間において前記第1および第2発光制御スイッチング素子がオフ状態のときに、前記対応するデータ信号線の電圧がデータ電圧として前記データ書込制御スイッチング素子と前記駆動トランジスタと前記閾値補償スイッチング素子とを介して前記データ保持キャパシタに書き込まれて保持されるように、前記データ側駆動回路および前記走査側駆動回路を制御する、請求項12から14のいずれか1項に記載の表示装置。 - 前記駆動トランジスタと前記データ書込制御スイッチング素子と前記第1および第2発光制御スイッチング素子とは、低温ポリシリコンにより形成されたチャネル層を有する薄膜トランジスタであり、
前記閾値補償スイッチング素子とバイアス制御スイッチング素子とは、酸化物半導体により形成されたチャネル層を有する薄膜トランジスタである、請求項15に記載の表示装置。 - 複数のデータ信号線と複数の第1走査信号線と複数の発光制御線と第1および第2電源線と複数の画素回路とを含む表示部を有する表示装置の駆動方法であって、
前記表示部は、複数のバイアス制御線を更に含み、
前記複数の画素回路のそれぞれは、
前記複数のデータ信号線のいずれか1つに対応し、かつ、前記複数の第1走査信号線のいずれか1つに対応し、かつ、前記複数の発光制御線のいずれか1つに対応し、かつ、複数のバイアス制御線のいずれか1つに対応し、
電流によって駆動される表示素子と、制御端子と第1導通端子と第2導通端子とを有し前記表示素子と直列に設けられた駆動トランジスタと、データ保持キャパシタと、対応する第1走査信号線に接続された制御端子を有し対応するデータ信号線の電圧の前記データ保持キャパシタへの書き込みを制御するデータ書込制御スイッチング素子と、対応する発光制御線に接続された制御端子を有する第1発光制御スイッチング素子と、バイアス供給回路とを含み、
前記複数の画素回路のそれぞれにおいて、
前記バイアス供給回路は、前記対応するデータ信号線の電圧に応じた電圧を保持するためのバイアス保持キャパシタと、対応するバイアス制御線に接続された制御端子を有し前記バイアス保持キャパシタに直列に接続されたバイアス制御スイッチング素子とを含み、
前記駆動トランジスタの前記制御端子は、前記データ保持キャパシタを介して固定電圧線に接続されており、
前記駆動トランジスタの前記第1導通端子は、前記第1発光制御スイッチング素子を介して前記第1電源線に接続されるとともに、前記バイアス制御スイッチング素子および前記バイアス保持キャパシタを介して固定電圧線に接続されており、
前記駆動方法は、前記複数の画素回路に複数のデータ信号の電圧をデータ電圧として書き込むリフレッシュフレーム期間からなる駆動期間と前記複数の画素回路へのデータ電圧の書き込みを停止する非リフレッシュフレーム期間からなる休止期間とが交互に現れるように、前記複数のデータ信号線および前記複数の第1走査信号線を駆動する休止駆動ステップを備え、
前記休止駆動ステップは、
前記駆動期間において、前記第1発光制御スイッチング素子がオフ状態のときに前記対応するデータ信号線の電圧がデータ電圧として前記データ保持キャパシタに書き込まれて保持されるとともに当該データ電圧に応じた電圧が前記バイアス保持キャパシタに書き込まれて保持され、前記第1発光制御スイッチング素子がオン状態のときに前記データ保持キャパシタの保持電圧に応じた電流が前記表示素子に流れるように、前記複数のデータ信号を前記複数のデータ信号線に印加し、かつ、前記複数の第1走査信号線および前記複数のバイアス制御線を選択的に駆動するとともに前記複数の発光制御線を選択的に非活性化する駆動期間ステップと、
前記休止期間において、前記第1発光制御スイッチング素子がオフ状態のときに前記バイアス保持キャパシタの保持電圧が前記駆動トランジスタの前記第1導通端子に印加され、前記第1発光制御スイッチング素子がオン状態のときに前記データ保持キャパシタの保持電圧に応じた電流が前記表示素子に流れるように、前記複数の第1走査信号線の駆動を停止して前記複数のバイアス制御線を選択的に駆動するとともに前記複数の発光制御線を選択的に非活性化する休止期間ステップとを含む、駆動方法。 - 前記表示部は、複数のバイアス書込制御線を更に含み、
前記複数の画素回路のそれぞれは、前記複数のバイアス書込制御線のいずれか1つに対応し、
前記複数の画素回路のそれぞれにおいて、
前記バイアス供給回路は、対応するバイアス書込制御線に接続された制御端子を有するバイアス書込制御スイッチング素子を更に含み、
前記対応するデータ信号線は、前記バイアス書込制御スイッチング素子を介して、前記バイアス制御スイッチング素子と前記バイアス保持キャパシタとの接続点に接続されており、
前記駆動期間ステップでは、前記駆動期間において前記第1発光制御スイッチング素子がオフ状態のときに、前記データ保持キャパシタに書き込まれるべき前記データ電圧に応じた電圧が前記バイアス書込制御スイッチング素子を介して前記バイアス保持キャパシタに書き込まれて保持されるように、前記複数のデータ信号が前記複数のデータ信号線に印加され、かつ、前記複数の第1走査信号線および前記複数のバイアス書込制御線が選択的に駆動されるとともに前記複数の発光制御線が選択的に非活性化され、
前記休止期間ステップでは、前記休止期間において前記第1発光制御スイッチング素子がオフ状態のときに、前記バイアス保持キャパシタの保持電圧が前記バイアス制御スイッチング素子を介して前記駆動トランジスタの前記第1導通端子に印加されるように、前記複数の第1走査信号線の駆動が停止されて前記複数のバイアス制御線が選択的に駆動されるとともに前記複数の発光制御線が選択的に非活性化される、請求項17記載の駆動方法。 - 前記複数の画素回路のそれぞれにおいて、
前記バイアス供給回路は、前記バイアス書込制御スイッチング素子に直列に接続された分圧用キャパシタを更に含み、
前記対応するデータ信号線は、前記バイアス書込制御スイッチング素子および前記分圧用キャパシタを介して、前記バイアス制御スイッチング素子と前記バイアス保持キャパシタとの接続点に接続されており、
前記駆動トランジスタの前記第1導通端子は、前記バイアス制御スイッチング素子を介して前記バイアス保持キャパシタと前記分圧用キャパシタとの接続点に接続されており、
前記駆動期間ステップでは、前記駆動期間において前記第1発光制御スイッチング素子がオフ状態のときに、前記データ保持キャパシタに書き込まれるべき前記データ電圧に応じた電圧が前記バイアス書込制御スイッチング素子および前記分圧用キャパシタを介して前記バイアス保持キャパシタに書き込まれて保持されるように、前記複数のデータ信号が前記複数のデータ信号線に印加され、かつ、前記複数のバイアス制御線の駆動が停止されて前記複数の第1走査信号線および前記複数のバイアス書込制御線が選択的に駆動されるとともに前記複数の発光制御線が選択的に非活性化され
前記休止期間ステップでは、前記休止期間において前記第1発光制御スイッチング素子がオフ状態のときに、前記バイアス保持キャパシタの保持電圧が前記バイアス制御スイッチング素子を介して前記駆動トランジスタの前記第1導通端子に印加されるように、前記複数の第1走査信号線および前記複数のバイアス書込制御線の駆動が停止されて前記複数のバイアス制御線が選択的に駆動されるとともに前記複数の発光制御線が選択的に非活性化される、請求項18に記載の駆動方法。 - 前記表示部は、複数の第2走査信号線を更に含み、
前記複数の画素回路のそれぞれは、
前記複数の第2走査信号線のいずれか1つに対応し、
対応する第2走査信号線に接続された制御端子を有する閾値補償スイッチング素子と、前記対応する発光制御線に接続された制御端子を有する第2発光制御スイッチング素子とを更に含み、
前記複数の画素回路のそれぞれにおいて、
前記駆動トランジスタの前記第1導通端子は、前記データ書込制御スイッチング素子を介して前記対応するデータ信号線に接続され、
前記駆動トランジスタの前記第2導通端子は、前記閾値補償スイッチング素子を介して前記駆動トランジスタの前記制御端子に接続されるとともに、前記第2発光制御スイッチング素子を介して前記第2電源線に接続されており、
前記駆動期間ステップでは、前記駆動期間において前記第1および第2発光制御スイッチング素子がオフ状態のときに、前記対応するデータ信号線の電圧がデータ電圧として前記データ書込制御スイッチング素子と前記駆動トランジスタと前記閾値補償スイッチング素子とを介して前記データ保持キャパシタに書き込まれて保持されるように、前記複数のデータ信号が前記複数のデータ信号線に印加され、かつ、前記複数の第1走査信号線が選択的に駆動されるとともに前記複数の発光制御線が選択的に非活性化される、請求項17から19のいずれか1項に記載の駆動方法。
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