JPWO2022157822A5

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Publication number: JPWO2022157822A5
Application number: JP2022576248A
Authority: JP
Filing date: 2021-01-19
Publication date: 2023-08-31
Anticipated expiration: 2041-01-19

Description

これに対し米国特許出願公開第２０１９／００５７６４６号明細書には、休止駆動（低周波駆動）を行う場合に視認されるフリッカを解消すべく、駆動期間（データリフレッシュ期間Ｔ＿ｒｅｆｒｅｓｈ）での有機ＥＬ素子（発光ダイオード304）の消灯による輝度低下に加えて、休止期間（拡張ブランキング期間Ｔ＿ｂｌａｎｋ）においても適切な頻度での消灯により輝度低下が生じるように構成された画素回路とその駆動方法が記載されている（段落［００４９］～［００５２］、図８Ａ，８Ｂ，９Ａ，９Ｂ参照）。

また走査側駆動回路４０は、リフレッシュフレーム期間Ｔｒｆにおいて、発光制御線ＥＭ１～ＥＭｎを、それらが第１および第２走査信号線ＰＳ１～ＰＳｎ，ＮＳ-1～ＮＳｎの上記駆動に連動して選択的に非活性化されるように駆動する。すなわち、走査側駆動回路４０は、発光制御回路として、走査側制御信号Ｓｃｓに基づき、ｉ番目の発光制御線ＥＭｉに対し、第ｉ水平期間を含む所定期間では非発光を示す発光制御信号（ハイレベル電圧）を印加し、それ以外の期間では発光を示す発光制御信号（ローレベル電圧）を印加する（ｉ＝１～ｎ）。ｉ番目の第１走査信号線ＰＳｉに対応する画素回路（以下「ｉ行目の画素回路」ともいう）Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，ｍ）内の有機ＥＬ素子は、発光制御線ＥＭｉの電圧がローレベル（活性化状態）である間、ｉ行目の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，ｍ）にそれぞれ書き込まれたデータ電圧に応じた輝度で発光する。なお、走査側駆動回路４０は、非リフレッシュフレーム期間Ｔｎｒｆにおいても、発光制御線ＥＭ１～ＥＭｎをリフレッシュフレーム期間Ｔｒｆでの駆動と同様に駆動する（後述の図１２参照）。

図３に示すように、比較例における画素回路Ｐｉｘ（ｉ，ｊ）では、駆動トランジスタＴ４の制御端子としてのゲート端子は、データ保持キャパシタＣｓｔを介してハイレベル電源線ＥＬＶＤＤに接続されるとともに、第１初期化トランジスタＴ１を介して初期化電圧線Ｖｉｎｉに接続されている。駆動トランジスタＴ４の第１導通端子としてのソース端子は、第１発光制御トランジスタＴ５を介してハイレベル電源線ＥＬＶＤＤに接続されるとともに、データ書込制御トランジスタＴ３を介して対応データ信号線Ｄｊに接続されている。駆動トランジスタＴ４の第２導通端子としてのドレイン端子は、第２発光制御トランジスタＴ６を介して有機ＥＬ素子ＯＬの第１端子としてのアノード電極に接続されるとともに、閾値補償トランジスタＴ２を介して当該駆動トランジスタＴ４のゲート端子に接続されている。有機ＥＬ素子ＯＬのアノード電極は、第２初期化トランジスタＴ７を介して初期化電圧線Ｖｉｎｉに接続され、有機ＥＬ素子ＯＬの第２端子としてのカソード電極は、ローレベル電源線ＥＬＶＳＳに接続されている。データ書込制御トランジスタＴ３のゲート端子は第１走査信号線ＰＳｉに、閾値補償トランジスタＴ２のゲート端子は第２走査信号線ＮＳｉに、第１初期化トランジスタＴ１のゲート端子は先行第２走査信号線ＮＳi-2に、それぞれ接続されている。第１発光制御トランジスタＴ５、第２発光制御トランジスタＴ６、および第２初期化トランジスタＴ７のゲート端子は、いずれも、対応発光制御線ＥＭｉに接続されている。

閾値補償トランジスタＴ２がオン状態である期間ｔ４～ｔ７において、対応第１走査信号線ＰＳｉを介して画素回路Ｐｉｘ（ｉ，ｊ）に与えられる第１走査信号（以下「対応第１走査信号」ともいう）ＰＳ（ｉ）が、時刻ｔ５にＨレベルからＬレベルに変化する。これによりＰ型のデータ書込制御トランジスタＴ３は、オフ状態からオン状態に変化し、対応第１走査信号ＰＳ（ｉ）がＬレベルの間、オン状態を維持する。データ書込制御トランジスタＴ３がオン状態である期間（以下「データ書込期間」という）ｔ５～ｔ６において、対応データ信号線Ｄｊを介して画素回路Ｐｉｘ（ｉ，ｊ）に与えられるデータ信号Ｄ（ｊ）の電圧がデータ電圧Ｖｄａｔａとして、ダイオード接続状態の駆動トランジスタＴ４を介してデータ保持キャパシタＣｓｔに与えられる。これにより、閾値補償の施されたデータ電圧がデータ保持キャパシタＣｓｔに書き込まれて保持され、駆動トランジスタＴ４のゲート電圧Ｖｇは、データ保持キャパシタＣｓｔの第１電極の電圧（以下「データ保持キャパシタＣｓｔの保持電圧」ともいう）に維持される。このときゲート電圧Ｖｇは、駆動トランジスタＴ４の閾値電圧をＶｔｈ（＜０）とすると、次式で与えられる値となる。
Ｖｇ＝Ｖｄａｔａ＋Ｖｔｈ …（１）
このようにしてデータ書込期間ｔ５～ｔ６では、内部補償を行いつつデータ電圧の書込が行われる。図５において画素回路１５ａ（ＷＲ）は、このときの画素回路Ｐｉｘ（ｉ，ｊ）の状態すなわちデータ書込動作時の回路状態を模式的に示している。

ここで、オンバイアス印加期間ｔ１０～ｔ１１においてデータ側駆動回路３０から出力されるオンバイアス電圧Ｖｏｂの値を適切に設定することにより、駆動期間ＴＤ内の非発光期間に駆動トランジスタＴ４に加わる電圧ストレスと休止期間ＴＰ内の非発光期間に駆動トランジスタＴ４に加わる電圧ストレスとの差を低減することができる。これにより、駆動期間ＴＤにおける点灯動作の開始時ｔ８と休止期間ＴＰにおける点灯動作の開始時ｔ１２との間での駆動トランジスタＴ４の閾値電圧Ｖｔｈの相違が抑えられる。その結果、駆動期間ＴＤと休止期間ＴＰとで、輝度波形のうち消灯動作を示す波形部分（より詳しくは、消灯状態から点灯状態へと変化する立ち上がり波形）の差が小さくなり、休止駆動においてフリッカが視認され難くなる。

休止期間ＴＰ（ＮＲＦフレーム期間Ｔｎｒｆ）においてバイアス制御信号ＢＳ（ｉ）がＨレベルであるオンバイアス印加期間ｔ１２～ｔ１３では、図１０に示すオンバイアス印加動作時の画素回路１５（ＯＢ）からわかるように、データ書込制御トランジスタＴ３および第１発光制御トランジスタＴ５はオフ状態であってバイアス制御トランジスタＴ８がオン状態である。これにより、直前の駆動期間ＴＤ（ＲＦフレーム期間Ｔｒｆ）内のデータ書込期間ｔ６～ｔ７にバイアス保持キャパシタＣｂｓに保持されたデータ電圧Ｖｄａｔａが、オンバイアス電圧Ｖｏｂとして駆動トランジスタＴ４のソース端子に印加される。一方、当該データ書込期間ｔ６～ｔ７においてデータ保持キャパシタＣｓｔには、既述のように、内部補償を行いつつデータ電圧の書込が行われ、これにより、駆動トランジスタＴ４のゲート端子の電圧（ゲート電圧Ｖｇ）は、上記式（１）で与えられる値となる。このゲート電圧Ｖｇは、バイアス保持キャパシタＣｂｓの保持電圧に相当し、直後の休止期間ＴＰの間、維持される。したがって、オンバイアス印加期間ｔ１２～ｔ１３では、駆動トランジスタＴ４のゲート・ソース間に、データ保持キャパシタＣｓｔの保持電圧が示す表示階調に拘わらず、閾値電圧Ｖｔｈに相当する電圧が印加されることになる。本実施形態では、発光制御信号ＥＭ（ｉ）およびバイアス制御信号ＢＳ（ｉ）は、図８に示すように、駆動期間ＴＤか休止期間ＴＰかに拘わらず同様に変化するので、休止期間ＴＰ内のいずれのＮＲＦフレーム期間Ｔｎｒｆにおいても、上記のようなオンバイアス電圧Ｖｏｂが駆動トランジスタＴ４のソース端子に印加される。なお、既述のように、バイアス保持キャパシタＣｂｓの容量値は、第１ノードＮ１と他のノードとの間に形成される寄生容量の容量値に比べ十分に大きいので、バイアス保持キャパシタＣｂｓへのデータ電圧の１回の書込に対して休止期間ＴＰで複数回のオンバイアス印加が繰り返されても、バイアス保持キャパシタＣｂｓの保持電圧はほぼ変化しない。

１０ …有機ＥＬ表示装置
１１ …表示部
１５，１６ …画素回路
２０ …表示制御回路
３０ …データ側駆動回路（データ信号線駆動回路）
４０ …走査側駆動回路（走査信号線駆動回路／発光制御回路／バイアス制御回路）
１５１，１５２ …バイアス供給回路
Ｐｉｘ（ｉ，ｊ）…画素回路（ｉ＝１～ｎ、ｊ＝１～ｍ）
ＰＳｉ …第１走査信号線（ｉ＝１，２，…，ｎ）
ＮＳｉ …第２走査信号線（ｉ＝－１，０，１，…，ｎ）
ＥＭｉ …発光制御線（ｉ＝１～ｎ）
ＢＳｉ …バイアス制御線（ｉ＝１～ｎ）
ＢＳ１ｉ…第１バイアス制御線（ｉ＝１～ｎ）
ＢＳ２ｉ…第２バイアス制御線（ｉ＝１～ｎ）
Ｄｊ …データ信号線（ｊ＝１～ｍ）
ＥＬＶＤＤ…ハイレベル電源線（第１電源線）、ハイレベル電源電圧
ＥＬＶＳＳ…ローレベル電源線（第２電源線）、ローレベル電源電圧
ＯＬ …有機ＥＬ素子（表示素子）
Ｃｓｔ …データ保持キャパシタ
Ｃｂｓ …バイアス保持キャパシタ
Ｃｂｓ１…バイアス保持キャパシタ
Ｃｂｓ２…分圧用キャパシタ
Ｔ１ …第１初期化トランジスタ（第１初期化スイッチング素子）
Ｔ２ …閾値補償トランジスタ（閾値補償スイッチング素子）
Ｔ３ …データ書込制御トランジスタ（データ書込制御スイッチング素子）
Ｔ４ …駆動トランジスタ
Ｔ５ …第１発光制御トランジスタ（第１発光制御スイッチング素子）
Ｔ６ …第２発光制御トランジスタ（第２発光制御スイッチング素子）
Ｔ７ …第２初期化トランジスタ（第２初期化スイッチング素子）
Ｔ８ …バイアス制御トランジスタ（バイアス制御スイッチング素子）、
バイアス印加制御トランジスタ（バイアス印加制御スイッチング素子）
Ｔ９ …バイアス書込制御トランジスタ（バイアス書込制御スイッチング素子）
ＴＤ …駆動期間
ＴＰ …休止期間
Ｔｒｆ …リフレッシュフレーム期間（ＲＦフレーム期間）
Ｔｎｒｆ …非リフレッシュフレーム期間（ＮＲＦフレーム期間）
Ｖｏｂ …オンバイアス電圧

Claims

前記表示部は、複数のバイアス書込制御線を更に含み、
前記複数の画素回路のそれぞれは、前記複数のバイアス書込制御線のいずれか１つに対応し、
前記複数の画素回路のそれぞれにおいて、
前記バイアス供給回路は、前記対応するバイアス書込制御線に接続された制御端子を有するバイアス書込制御スイッチング素子を更に含み、
前記対応するデータ信号線は、前記バイアス書込制御スイッチング素子を介して、前記バイアス制御スイッチング素子と前記バイアス保持キャパシタとの接続点に接続されており、
前記表示制御回路は、前記駆動期間において前記第１発光制御スイッチング素子がオフ状態のときに、前記データ保持キャパシタに書き込まれるべき前記データ電圧に応じた電圧が前記バイアス書込制御スイッチング素子を介して前記バイアス保持キャパシタに書き込まれて保持され、前記休止期間において前記第１発光制御スイッチング素子がオフ状態のときに、前記バイアス保持キャパシタの保持電圧が前記バイアス制御スイッチング素子を介して前記駆動トランジスタの前記第１導通端子に印加されるように、前記データ側駆動回路および前記走査側駆動回路を制御する、請求項１２に記載の表示装置。
前記表示部は、複数のバイアス書込制御線を更に含み、
前記複数の画素回路のそれぞれは、前記複数のバイアス書込制御線のいずれか１つに対応し、
前記複数の画素回路のそれぞれにおいて、
前記バイアス供給回路は、対応するバイアス書込制御線に接続された制御端子を有するバイアス書込制御スイッチング素子を更に含み、
前記対応するデータ信号線は、前記バイアス書込制御スイッチング素子を介して、前記バイアス制御スイッチング素子と前記バイアス保持キャパシタとの接続点に接続されており、
前記駆動期間ステップでは、前記駆動期間において前記第１発光制御スイッチング素子がオフ状態のときに、前記データ保持キャパシタに書き込まれるべき前記データ電圧に応じた電圧が前記バイアス書込制御スイッチング素子を介して前記バイアス保持キャパシタに書き込まれて保持されるように、前記複数のデータ信号が前記複数のデータ信号線に印加され、かつ、前記複数の第１走査信号線および前記複数のバイアス書込制御線が選択的に駆動されるとともに前記複数の発光制御線が選択的に非活性化され、
前記休止期間ステップでは、前記休止期間において前記第１発光制御スイッチング素子がオフ状態のときに、前記バイアス保持キャパシタの保持電圧が前記バイアス制御スイッチング素子を介して前記駆動トランジスタの前記第１導通端子に印加されるように、前記複数の第１走査信号線の駆動が停止されて前記複数のバイアス制御線が選択的に駆動されるとともに前記複数の発光制御線が選択的に非活性化される、請求項１７記載の駆動方法。