JP7499143B2 - 基準電圧源回路 - Google Patents

Description

本発明は、高精度の電圧出力を可能とする基準電圧源回路に係り、特に、演算増幅器のオフセット電圧に起因する出力特性の劣化防止、出力特性の向上等を図ったものに関する。

基準電圧源回路は、アナログ回路において基準となる電圧源として多く用いられる回路の一つである。例えば、アナログ回路におけるＡＣ接地基準電位の供給、シリーズレギュレータの基準電圧源などとして用いられていることは良く知られている通りである（例えば、非特許文献１、非特許文献２等参照）。
図７には、従来回路の一例が示されており、以下、同図を参照しつつ、この従来回路について説明する。
この従来回路は、ダイオード接続されたＮＰＮ型バイポーラトランジスタである第１及び第２のトランジスタＱｎ１ｐ，Ｑｎ２ｐにより生ずる２つの電圧の差分を演算増幅器ＯＰ１ｐを介することで、温度依存性のない基準電圧が得られるよう構成されてなるものである。

以下、動作原理について説明すれば、まず、ＮＰＮ型バイポーラトランジスタの場合、一般にガンメル・プーンモデルを基に、コレクタ電流Ｉｃｎとベース・エミッタ間電圧ＶＢＥの関係は下記する式１ａで、コレクタ電流Ｉｃｎとベース電流ＩＢｎの関係は下記する式１ｂで、それぞれ表される。

ＩＣｎ＝χ・Ｉｓｎ・ｅｘｐ（ＶＢＥ／ＶＴ）・・・式１ａ

ＩＣｎ＝βｎ・ＩＢｎ・・・式１ｂ

なお、ここで、χは正規化エミッタ面積比、Ｉｓｎは飽和電流、ＶＢＥはベース・エミッタ間電圧、ＶＴは熱電圧、βｎはベース・コレクタ電流増幅率である。
この従来回路の場合、演算増幅器ＯＰ１ｐによる負帰還により、演算増幅器ＯＰ１ｐの入出力間の電圧はゼロ、つまり、第１のトランジスタＱｎ１ｐのベース・エミッタ間電圧ＶＢＥＱｎ１ｐは、演算増幅器ＯＰ１ｐの非反転入力端子側だけでなく、反転入力端子側にも発生する。ここで、第２のトランジスタＱｎ２ｐのベース・エミッタ間電圧をＶＢＥＱｎ２ｐとすると、第３の抵抗器Ｒ３ｐに流れる電流ＩＲ３ｐは、下記する式２で表される。

ＩＲ３ｐ＝（ＶＢＥＱｎ１ｐ－ＶＢＥＱｎ２ｐ）／Ｒ３ｐ・・・式２

なお、ここで、Ｒ３ｐは説明の便宜上、第３の抵抗器Ｒ３ｐの抵抗値であるとする。

さらに、第１の抵抗器Ｒ１ｐと第２の抵抗器Ｒ２ｐの抵抗値が等しく、第１のトランジスタＱｎ１ｐの正規化エミッタ面積比を１、第２のトランジスタＱｎ２ｐの正規化エミッタ面積比をｍとして、式１ａと式２を書き換えると下記する式３を得ることができる。

ＩＲ３ｐ＝（ＶＴ／Ｒ３ｐ）ｌｎ（ｍ）・・・式３

この式３を用いて、従来回路の出力電圧ＶＲＥＦｐは、下記する式４で表される。

ＶＲＥＦｐ＝ＶＢＥＱｎ２ｐ＋（１＋Ｒ２ｐ／Ｒ３ｐ）ＶＴｌｎ（ｍ）・・・式４

ＮＰＮバイポーラトランジスタのベース・エミッタ間電圧ＶＢＥの温度特性は負の傾きを有していることは、非特許文献１で明らかにされている通りである。したがって、式４によって示されるところは次述する如くとなる。
すなわち、式４は、第１項のベース・エミッタ間電圧ＶＢＥＱｎ２ｐの負の温度特性が、第２項の熱電圧ＶＴが有する正の温度特性で打ち消されることで、出力電圧ＶＲＥＦｐが温度不感となることを意味している。

浅田邦博、永田穣 監訳、P.R.グレイ、他３名共著、「システムＬＳＩのためのアナログ集積回路設計技術（基礎編）（応用編）」、培風館、２００４年 KAREL E.KUIJK、"A precision reference voltage source"、IEEE Journal of Solid-State Circuits、vol.8 No.3、1973、pp.222-226

しかしながら、上述した従来回路の場合、実際には演算増幅器ＯＰ１ｐのオフセット電圧に起因する出力特性の劣化という問題がある。
すなわち、演算増幅器ＯＰ１ｐのオフセット電圧をＶＯＳＯＰ１ｐとすると、先の式２は、下記する式５のように書き換えられる。

ＩＲ３ｐ＝（ＶＢＥＱｎ１ｐ－ＶＢＥＱｎ２ｐ＋ＶＯＳＯＰ１ｐ）／Ｒ３ｐ・・・式５

この式５においては、オフセット電圧ＶＯＳＯＰ１ｐの符号を正としたが、実際には、正負いずれもあり得るため、この式５における符号自体は格別の意味を有しない。
しかして、式５から先の式３は下記する式６に書き換えられる。

ＩＲ３ｐ＝（ＶＴ／Ｒ３ｐ）ｌｎ（ｍ）＋ＶＯＳＯＰ１ｐ／Ｒ３ｐ・・・式６

さらに、この式６により先の式４は、下記する式７に書き換えられる。

ＶＲＥＦｐ＝ＶＢＥＱｎ２ｐ＋（１＋Ｒ２ｐ／Ｒ３ｐ）ＶＴｌｎ（ｍ）＋（１＋Ｒ２ｐ／Ｒ３ｐ）ＶＯＳＯＰ１ｐ・・・式７

この式７において、第３項は出力電圧ＶＲＥＦｐに対するオフセット電圧の影響分を表しており、従来回路においては演算増幅器ＯＰ１ｐのオフセット電圧が出力特性に影響を与えることが理解できる。

本発明は、上記実状に鑑みてなされたもので、構成部品である演算増幅器のオフセット電圧の影響を受けることなく安定した基準電圧を生成することのできる基準電圧源回路を提供するものである。

上記本発明の目的を達成するため、本発明に係る基準電圧源回路は、
エミッタ接地された第１のＮＰＮバイポーラトランジスタが設けられ、前記第１のＮＰＮバイポーラトランジスタのコレクタと電源電圧との間には第１の定電流源が設けられ、前記第１のＮＰＮバイポーラトランジスタと前記第１の定電流源との接続点に演算増幅器の非反転入力端子が接続され、前記演算増幅器の反転入力端子とグランドとの間には第２の定電流源が、前記演算増幅器の反転入力端子と前記電源電圧との間には第３の定電流源が、それぞれ設けられ、前記演算増幅器の反転入力端子とグランドとの間には第１の抵抗器が、前記演算増幅器の出力端子と反転入力端子との間には第２の抵抗器が、それぞれ接続され、前記演算増幅器より基準電圧を出力可能に構成されてなるものである。

本発明によれば、演算増幅器のオフセット電圧成分をエミッタ接地された第１のＮＰＮバイポーラトランジスタのコレクタに発生するようにしたので、演算増幅器の出力に発生することはなく、オフセット電圧の影響を受けることなく安定した基準電圧を生成することのできる基準電圧源回路を提供することができるという効果を奏するものである。

本発明の実施の形態における基準電圧源回路の基本構成例を示す回路図である。 図１に示された基準電圧源回路のより具体的な回路構成例を示す回路図である。 図２に示された基準電圧源回路に用いられる絶対温度比例電流源の回路構成例を示す回路図である。 本発明の実施の形態における基準電圧源回路の温度変化に対する出力電圧の変化特性のシミュレーション結果を従来回路のシミュレーション結果と共に示した特性線図であって、図４（Ａ）は本発明の実施の形態における基準電圧源回路の温度変化に対する出力電圧の変化特性のシミュレーション結果を示す特性線図、図４（Ｂ）は従来回路の温度変化に対する出力電圧の変化特性のシミュレーション結果を示す特性線図である。 本発明の実施の形態における基準電圧源回路の出力電圧の１．６倍、１．８倍、２．０倍、２．２倍、２．４倍の出力電圧を発生させた場合における温度変化に対する出力電圧の変化特性を示す特性線図である。 本発明の実施の形態における基準電圧源回路を用いた電源回路の構成例を示す回路図である。 従来回路の回路構成例を示す回路図である。

以下、本発明の実施の形態について、図１乃至図６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における基準電圧源回路の基本回路構成例について、図１を参照しつつ説明する。
本発明の実施の形態における基準電圧源回路は、エミッタ接地されると共に第１の定電流源５１と直列接続されて設けられた第１のトランジスタのコレクタ１にのみ演算増幅器１０のオフセット電圧成分が重畳されて、演算増幅器１０からオフセット電圧成分を含む基準電圧が出力されないよう構成されたものである（詳細は後述）。

すなわち、本発明の実施の形態における基準電圧源回路は、ＮＰＮ型のバイポーラトランジスタ（以下「ＮＰＮバイポーラトランジスタ」と称する）である第１のトランジスタ（図１においては「Ｑｎ１」と表記）１と、演算増幅器（図１においては「ＯＰ１」と表記）１０と、第１乃至第３の定電流源（図１においては、それぞれ「ＩＢＩＡＳ１」、「ＩＢＩＡＳ２」、「ＩＢＩＡＳ３」と表記）５１～５３と、第１及び第２の抵抗器（図１においては、それぞれ「ＲＥ１」、「ＲＦ１」と表記）２５，２６を有して構成されている。

以下、具体的な回路構成を説明する。
まず、第１の定電流源５１と第１のトランジスタ１は、電源電圧ＶＤＤとグランドとの間に、電源電圧ＶＤＤ側から第１の定電流源５１、第１のトランジスタ１の順で直列接続されて設けられている。
すなわち、第１の定電流源５１の一端には電源電圧ＶＤＤが印加されるようになっている一方、他端は第１のトランジスタ１のコレクタに接続されている。
第１のトランジスタ１のエミッタは、グランドに接続される一方、ベースは演算増幅器１０の反転入力端子に接続されている。
また、第１のトランジスタ１のコレクタと第１の定電流源５１との接続点は、演算増幅器１０の非反転入力端子に接続されている。

第２及び第３の定電流源５２，５３は、電源電圧ＶＤＤとグランドとの間に、電源電圧ＶＤＤ側から第３の定電流源５３、第２の定電流源５２の順に直列接続されて設けられると共に、相互の接続点は第１のトランジスタ１のベースと共に演算増幅器１０の反転入力端子に接続されている。
また、演算増幅器１０の反転入力端子とグランドとの間には、第１の抵抗器２５が接続されている。
さらに、演算増幅器１０の出力端子には、第２の抵抗器２６一端が接続されており、第２の抵抗器２６の他端は、演算増幅器１０の反転入力端子及び第１のトランジスタ１のベースに接続されている。
なお、演算増幅器１０の出力端子には、基準電圧ＶＲＥＦを出力するための電圧出力端子６０が接続されている。

図２には、この図１に示された基本回路構成例の基準電圧源回路のより具体的な回路構成例が示されており、以下、同図を参照しつつ、具体回路構成例について説明する。
なお、図２に示された具体回路構成例の動作の説明を以て、図１に示された基本回路構成例の動作説明に代えることとする。

最初に、図２に示された具体回路構成例の回路構成について説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
また、以下、説明の便宜上、ＰチャネルＭＯＳトランジスタを”ＰＭＯＳトランジスタ”と、ＮチャネルＭＯＳトランジスタを”ＮＭＯＳトランジスタ”と称することとする。
まず、図２に示された基準電圧源回路は、第１乃至第３のカレントミラー回路８１～８３と、絶対温度比例電流源（図２においては「ＩＰＴＡＴ」と表記）５４と、演算増幅器１０とを主たる構成要素として構成されてなるものである。

第１のカレントミラー回路８１は、第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ（図２においては、それぞれ「Ｍｐ１」、「Ｍｐ２」と表記）１１，１２と、第５乃至第７のＰＭＯＳトランジスタ（図２においては、それぞれ「Ｍｐ５」、「Ｍｐ６」、「Ｍｐ７」と表記）１５乃至１７を用いて構成されている。
第１、第２のＰＭＯＳトランジスタ１１，１２、及び、第５乃至第７のＰＭＯＳトランジスタ１５～１７は、ゲートが相互に接続されると共に第１のＰＭＯＳトランジスタ１１のドレーンに接続され、この接続点とグランドとの間に、絶対温度比例電流源５４が接続されている。
また、第１、第２のＰＭＯＳトランジスタ１１，１２のソース、及び、第５乃至第７のＰＭＯＳトランジスタ１５～１７のソースには、電源電圧ＶＤＤが印加されるようになっている。

この第１のカレントミラー回路８１においては、第１のＰＭＯＳトランジスタ１１は入力段を、第２のＰＭＯＳトランジスタ１２、及び、第５乃至第７のＰＭＯＳ１５～１７が出力段を、それぞれ構成するものとなっている。

第２のカレントミラー回路８２は、第２、第３のＮＭＯＳトランジスタ（図２においては、それぞれ「Ｍｎ２」、「Ｍｎ３」と表記）２２，２３を有して構成されている。
第２、第３のＮＭＯＳトランジスタ２２，２３は、ゲートが相互に接続されると共に、第２のＮＭＯＳトランジスタ２２のドレーンに接続されている。
また、第２、第３のＮＭＯＳトランジスタ２２，２３の各々のソースは、グランドに接続されている。
この第２のカレントミラー回路８２においては、第２のＮＭＯＳトランジスタ２２が入力段を、第３のＮＭＯＳトランジスタ２３が出力段を、それぞれ構成するものとなっている。

第３のカレントミラー回路８３は、第３のＰＭＯＳトランジスタ、第４のＰＯＳトランジスタ（図２においては、それぞれ「Ｍｐ３」、「Ｍｐ４」と表記）１３，１４と、第８のＰＭＯＳトランジスタ（図２においては「Ｍｐ８」と表記）１８とを有して構成されている。
第３、第４のＰＭＯＳトランジスタ１３，１４、及び、第８のＰＭＯＳトランジスタ１８は、ゲートが相互に接続されると共に、第３のＰＭＯＳトランジスタ１３のドレーンに接続されている。

また、第３のＰＭＯＳトランジスタ、第４のＰＭＯＳトランジスタ１３，１４、及び、第８のＰＭＯＳトランジスタ１８の各々のソースには、電源電圧ＶＤＤが印加されるようになっている。
この第３のカレントミラー回路８３においては、第３のＰＭＯＳトランジスタ１３が入力段を、第４、第８のＰＭＯＳトランジスタ１４，１８が出力段を、それぞれ構成するものとなっている。

次に、第１のカレントミラー回路８１において、第２のＰＭＯＳトランジスタ１２のドレーンには、第２のバイポーラトランジスタ（図２においては「Ｑｎ２」と表記）２のコレクタ及び第１のＮＭＯＳトランジスタ（図２においては「Ｍｎ１」と表記）２１のゲートが接続されている。
なお、本発明の実施の形態においては、第２のバイポーラトランジスタ２と、後述する第１及び第３のバイポーラトランジスタ（図２においては、それぞれ「Ｑｎ１」、「Ｑｎ３」と表記）１，３には、ＮＰＮバイポーラトランジスタが用いられている。

第１のＮＭＯＳトランジスタ２１のドレーンは、第３のＰＭＯＳトランジスタ１３のドレーンとゲートに接続される一方、第１のＮＭＯＳトランジスタ２１のソースは、第２のバイポーラトランジスタ２のエミッタと共にグランドに接続されている。

第２のバイポーラトランジスタ２は、次述するように第３のバイポーラトランジスタ３とカレントミラー接続されたものとなっている。
すなわち、第２及び第３のバイポーラトランジスタ２，３は、ベースが相互に接続されると共に、その接続点は第３のバイポーラトランジスタ３のコレクタ、第４及び第５のＰＭＯＳトランジスタ１４，１５のドレーンと接続されている。
また、第３のバイポーラトランジスタ３のエミッタは、グランドに接続されている。

また、第２のカレントミラー回路８２の第２のＮＭＯＳトランジスタ２２のドレーンは、第１のカレントミラー回路８１の第６のＰＭＯＳトランジスタ１６のドレーンに接続されている。
さらに、第２のカレントミラー回路８２の第３のＮＭＯＳトランジスタ２３のドレーンは、第３のカレントミラー回路８３の第８のＰＭＯＳトランジスタ１８のドレーンと共に、演算増幅器１０の反転入力端子に接続されている。
かかる構成において、第３のＮＭＯＳトランジスタ２３は、図１における第２の定電流源５２に、第８のＰＭＯＳトランジスタ１８は、図１における第３の定電流源５３に、それぞれ相当するものとなっている。

またさらに、第１のカレントミラー回路８１の第７のＰＭＯＳトランジスタ１７のドレーンは、第１のバイポーラトランジスタ１のコレクタと共に演算増幅器１０の非反転入力端子に接続されている。かかる構成において、第７のＰＭＯＳトランジスタ１７は、図１における第１の定電流源５１に相当するものとなっている。
第１のバイポーラトランジスタ１のエミッタは、グランドに接続される一方、ベースは、演算増幅器１０の反転入力端子に接続されている。

演算増幅器１０の出力端子と反転入力端子の間には、帰還用の第２の抵抗器２６が接続されると共に、この接続点とグランドとの間には、第１の抵抗器２５が接続されている。

次に、上述した構成における動作について説明する。
まず、第１のカレントミラー回路８１において、第１のＰＭＯＳトランジスタ１１、第２のＰＭＯＳトランジスタ１２、第５のＰＭＯＳトランジスタ１５、第６のＰＭＯＳトランジスタ１６、及び、第７のＰＭＯＳトランジスタ１７の形状比（Ｗ／Ｌ）は、１：１：１：１：１であるとする。なお、ここで、Ｗはゲート幅、Ｌはゲート長であるとする。

また、第３のカレントミラー回路８３において、第３のＰＭＯＳトランジスタ１３、第４のＰＭＯＳトランジスタ１４、及び、第８のＰＭＯＳトランジスタ１８の形状比（Ｗ／Ｌ）は、１：２：１であるとする。
さらに、第２のカレントミラー回路８２において、第２のＮＭＯＳトランジスタ２２と第３のＮＭＯＳトランジスタ２３の形状比（Ｗ／Ｌ）は、１：１であるとする。

かかる条件の下、第７のＰＭＯＳトランジスタ１７のドレーン電流と第３のＮＭＯＳトランジスタ２３のドレーン電流は、絶対温度比例電流源５４の出力電流ＩＰＴＡＴと等しくなる。
また、第２のバイポーラトランジスタ２のコレクタ電流は、第１のＮＭＯＳトランジスタ２１、第３のＰＭＯＳトランジスタ１３、及び、第４のＰＭＯＳトランジスタ１４で構成される負帰還ループにより、第２のＰＭＯＳトランジスタ１２のドレーン電流、すなわち、絶対温度比例電流源５４の出力電流ＩＰＴＡＴと等しくなる。

さらに、第５のＰＭＯＳトランジスタ１５のドレーン電流は、絶対温度比例電流源５４の出力電流ＩＰＴＡＴと等しいので、第４のＰＭＯＳトランジスタ１４のドレーン電流は、第２のバイポーラトランジスタ２のベース電流と第３のバイポーラトランジスタ３のベース電流の和と等しくなる。
ここで、第２のバイポーラトランジスタ２の正規化エミッタ面積比と第３のバイポーラトランジスタ３の正規化エミッタ面積比を１：１とすると、第２のバイポーラトランジスタ２のベースと第３のバイポーラトランジスタ３のベースは、短絡されているため、両者のベース電流は等しくなる。
したがって、第８のＰＭＯＳトランジスタ１８のドレーン電流は、第２及び第３のバイポーラトランジスタ２，３のベース電流と等しくなる。

また、第１のバイポーラトランジスタ１のコレクタ電流は、演算増幅器１０の負帰還により第７のＰＭＯＳトランジスタ１７のドレーン電流、すなわち、絶対温度比例電流源５４の出力電流ＩＰＴＡＴと等しい。
第８のＰＭＯＳトランジスタ１８のドレーン電流は、第１のバイポーラトランジスタ１のコレクタ電流が絶対温度比例電流源５４の出力電流ＩＰＴＡＴと等しい場合のベース電流に相当するので、第１のバイポーラトランジスタ１のベース電流に必要なベース電流は、全て第８のＰＭＯＳトランジスタ１８のドレーンから供給される。これは、第１のバイポーラトランジスタ１のベース電流は、第１及び第２の抵抗器２５，２６と第３のＮＭＯＳトランジスタ２３のドレーンには流れないことを意味する。

第１の抵抗器２５に流れる電流ＩＲＥ１は、第１のバイポーラトランジスタ１のベース・エミッタ間電圧をＶＢＥＱｎ１とすると、下記する式８により表される。

ＩＲＥ１＝ＶＢＥＱｎ１／ＲＥ１・・・式８

なお、ここで、ＲＥ１は、第１の抵抗器２５の抵抗値とする。
この式８で表される電流は、図２に示された回路構成上、その供給源となるのは演算増幅器１０のみであるため、第２の抵抗器２６に流れる。
さらに、第３のＮＭＯＳトランジスタ２３のドレーン電流もまた第２の抵抗器２６に流れるしかない。
これらのことから、電圧出力端子６０に発生する基準電圧ＶＲＥＦは、下記する式９により表される。

ＶＲＥＦ＝（１＋ＲＦ１／ＲＥ１）ＶＢＥＱｎ１＋ＲＦ１・ＩＰＴＡＴ・・・式９

なお、ここで、ＲＦ１は第２の抵抗器２６の抵抗値であるとする。
また、絶対温度比例電流源５４は、絶対温度に比例する電流を生成、出力する構成のものであれば良く、特定の回路構成に限定されるものではなく、従来から良く知られている回路構成を有するものを用いれば特に問題は無い。

図３には、絶対温度比例電流源５４の回路構成例が示されており、以下、同図を参照しつつ、この回路構成例について説明する。
この絶対温度比例電流源５４は、電流源用第１乃至第３のバイポーラトランジスタ（図３においては、それぞれ「Ｑｎ１ｐ」、「Ｑｎ２ｐ」、「Ｑｎ３ｐ」と表記）３５～３７と、電流源用第１乃至第３のＰＭＯＳトランジスタ（図３においては、それぞれ「Ｍｐ１ｐ」、「Ｍｐ２ｐ」、「Ｍｐ３ｐ」と表記）３１～３３と、電流源用抵抗器（図３においては「ＲＰＴＡＴ」と表記）２７とを有して構成されている。なお、本発明の実施の形態において、電流源用第１乃至第３のバイポーラトランジスタ３５～３７には、ＮＰＮバイポーラトランジスタが用いられている。

電流源用第１乃至第３のバイポーラトランジスタ３５～３７は、次述するように、いわゆるカレントミラー接続されている。
すなわち、電流源用第１乃至第３のバイポーラトランジスタ３５～３７のベースは相互に接続されると共に、電流源用第１のバイポーラトランジスタ３５のコレクタに接続されている。

また、電流源用第１及び第３のバイポーラトランジスタ３５，３７のエミッタは、共にグランドに接続される一方、電流源用第２のバイポーラトランジスタ３６のエミッタは、電流源用抵抗器２７を介してグランドに接続されている。

電流源用第１のバイポーラトランジスタ３５のコレクタは、電流源用第１のＰＭＯＳトランジスタ３１のドレーンに、電流源用第２のバイポーラトランジスタ３６のコレクタは、電流源用第２のＰＭＯＳトランジスタ３２のドレーンに、それぞれ接続されている。
電流源用第１乃至第３のＰＭＯＳトランジスタ３１～３３の各々のソースには電源電圧ＶＤＤが印加されるようになっている一方、ゲートは相互に接続されると共に、電流源用第２のＰＭＯＳトランジスタ３２のドレーンに接続されている。

また、電流源用第３のＰＭＯＳトランジスタ３３のドレーンは、第１の接続端子４１に、電流源用第３のバイポーラトランジスタ３７のコレクタは、第２の接続端子４２に、それぞれ接続されている。
先の図２に示された回路構成において、第１の接続端子４１はグランドに、第２の接続端子４２は、第１のＰＭＯＳトランジスタ１１のドレーンに接続されることとなる。

上述した構成において、第１の接続端子４１に得られる電流出力Ｉｏｕｔ１（＝第２の接続端子４２に得られる電流出力Ｉｏｕｔ２）、すなわち、絶対温度比例電流源５４の出力電流ＩＰＴＡＴは、下記する式１０により表される。

Ｉｏｕｔ１＝Ｉｏｕｔ２＝ＶＴ・ｌｎ（ｍ）／ＲＰＴＡＴ・・・式１０

なお、この場合、電流源用第１乃至第３のバイポーラトランジスタ３５～３７の正規化エミッタ面積比は、１：ｍ：１であるとし、また、電流源用第１乃至第３のＰＭＯＳトランジスタ３１～３３の形状比（Ｗ／Ｌ）は、１：１：１であるとする。
この式１０を用いて、先の式９は、下記する式１１のように書き換えることができる。

ＶＲＥＦ＝（１＋ＲＦ１／ＲＥ１）ＶＢＥＱｎ１＋（ＲＦ１／ＲＰＴＡＴ）ＶＴ・ｌｎ（ｍ）・・・式１１

この式１１には、従来回路と異なり、演算増幅器１０のオフセット電圧、すなわち、例えば、従来回路の基準電圧を表す先の式７の第３項に示されたオフセット電圧ＶＯＳＯＰ１ｐを含んでおらず、本発明の実施の形態における基準電圧源回路による基準電圧がオフセット電圧の影響を受けないことが理解できる。
ここで、”オフセット電圧の影響を受けない”ということは、演算増幅器１０のオフセット電圧が消滅したという意味ではなく、オフセット電圧成分は存在するが、基準電圧に直接影響することは無いという意味である。

すなわち、図２に示された構成において、演算増幅器１０のオフセット電圧成分は、第１のバイポーラトランジスタ１のコレクタ電圧に影響を与える。具体的には、第１のバイポーラトランジスタ１のコレクタ・エミッタ間電圧は、ベース・エミッタ間電圧にオフセット電圧を加えたものとなる。
図２の回路構成において、基準電圧ＶＲＥＦが演算増幅器１０のオフセット電圧に不感となる理由は、次述する通りである。

まず、演算増幅器１０の入出力間バーチャルショートにより、第１のバイポーラトランジスタ１のベース・エミッタ間電圧が演算増幅器１０の反転入力端子側から非反転入力端子側へ伝達され、オフセット電圧が重畳されてコレクタ電位が定まるものとなっている。
ただし、第１のバイポーラトランジスタ１のコレクタ電位が演算増幅器１０のオフセット電圧の分だけ変動しても、コレクタ電流が変化することはない。その理由は、第１のバイポーラトランジスタ１のコレクタ電流の値は、第７のＰＭＯＳトランジスタ１７のドレーン電流の値にしかならないからである。

図４には、種々のオフセット電圧における温度変化に対する出力電圧（基準電圧ＶＲＥＦ）の変化特性のシミュレーション結果が従来回路の同様のシミュレーション結果と共に示されており、以下、同図について説明する。
図４（Ａ）は、本発明の実施の形態における基準電圧源回路のシミュレーション結果であり、図４（Ｂ）は、従来回路（図８参照）のシミュレーション結果である。
いずれのシミュレーション結果も、オフセット電圧Ｖｏｓ＝－４mＶ（実線）、オフセット電圧Ｖｏｓ＝－２mＶ（細い点線）、オフセット電圧Ｖｏｓ＝０mＶ（太い点線）、オフセット電圧Ｖｏｓ＝２mＶ（二点鎖線）、オフセット電圧Ｖｏｓ＝４mＶ（一点鎖線）の各々における温度変化に対する出力電圧の変化特性を、上記各オフセット電圧と併記した線種を代えて示したものである。
なお、本発明の実施の形態における基準電圧源回路は、従来回路と回路条件を同一とするため、第１の抵抗器２５を無限大としてシミュレーションした結果である。

まず、従来回路の場合、オフセット電圧に応じて出力電圧が明らかに異なるが、それぞれの出力電圧において温度変化に対する安定性はある程度確保されていることが確認できる（図４（Ｂ）参照）。
一方、本発明の実施の形態における基準電圧源回路の場合、オフセット電圧に関わらず、出力電圧は同一となり、このため、図４（Ａ）において、特性線は一つの実線となっており、基準電圧源回路が演算増幅器１０のオフセット電圧に不感であることが確認できる。

次に、図５には、オフセット電圧が０Ｖの場合において得られる基準電圧ＶＲＥＦの１．６倍、１．８倍、２．０倍、２．２倍、２．４倍の基準電圧ＶＲＥＦを発生させた場合の温度変化に対する基準電圧の変化のシミュレーション結果が示されており、以下、同図について説明する。
図５において、符号Ｇで示された特性線図は、オフセット電圧が０Ｖの場合において得られる基準電圧の１．６倍、１．８倍、２．０倍、２．２倍、２．４倍の基準電圧ＶＲＥＦを発生させた場合の温度変化に対する基準電圧ＶＲＥＦの変化のシミュレーション結果が示されている。

すなわち、実線の特性線は、オフセット電圧が０Ｖの場合において得られる基準電圧の１．６倍の基準電圧（なお、以下、説明の便宜上、この場合の基準電圧を「１．６倍基準電圧」と称することとし、他の１．８倍、２．０倍、２．２倍、２．４倍の各々についても同様にそれぞれ倍数を基準電圧の前に添えて称することと）ＶＲＥＦを発生させた場合の温度変化に対する電圧の変化特性を示している。
細線の点線の特性線は、１．８倍基準電圧ＶＲＥＦを発生させた場合の温度変化に対する電圧の変化特性を示している。
二点鎖線の特性線は、２．０倍基準電圧ＶＲＥＦを発生させた場合の温度変化に対する電圧の変化特性を示している。
太線の点線の特性線は、２．２倍基準電圧ＶＲＥＦを発生させた場合の温度変化に対する電圧の変化特性を示している。
一点鎖線の特性線は、２．４倍基準電圧ＶＲＥＦを発生させた場合の温度変化に対する電圧の変化特性を示している。

符号Ｇが付された特性線図における縮尺の場合、いずれの特性線も温度変化に対して平坦に見えるが、実際には、一部分において電圧変化が生じている。そのため、図５においては、電圧変化の生じている部分の特性線について電圧目盛りをそれぞれ拡大して抜き出し、符号Ｇ１～Ｇ５を付して示している。

すなわち、符号Ｇ１の部分は、１．６倍基準電圧ＶＲＥＦの電圧変化特性を、符号Ｇ２の部分は、１．８倍基準電圧ＶＲＥＦの電圧変化特性を、符号Ｇ３の部分は、２．０倍基準電圧ＶＲＥＦの電圧変化特性を、符号Ｇ４の部分は、２．２倍基準電圧ＶＲＥＦの電圧変化特性を、符号Ｇ５の部分は、２．４倍基準電圧ＶＲＥＦの電圧変化特性を、それぞれ示している。
いずれの場合も、電圧変化が極大となる位置が基準電圧ＶＲＥＦの大きさに関わらず一致しており、オフセット電圧に対する不感特性が安定したものであることが確認できる。

従来回路（図７参照）の場合、バイポーラトランジスタのベース・エミッタ間の負の温度特性を相殺するように熱電圧の項が定まるような構成を採っているため（式４参照）、事実上、一つの基準電圧しか発生させることができなかった。
これに対して、本発明の実施の形態における基準電圧源回路は、図５から明らかなように特性曲線の形状を変えることなく、基本となるバンドギャップ（約１．２Ｖ）を下回らない範囲であれば、オフセット電圧の影響を受けることなく任意の基準電圧ＶＲＥＦを発生することが可能となっている。

上述した本発明の実施の形態において、絶対温度比例電流源５４の具体的な回路構成として従来から知られている構成を図３に示して説明したが、この回路構成の場合、出力電流が、バイポーラトランジスタのベース・コレクタ電流増幅率βのばらつきや温度特性の影響を受けて変動するという欠点がある。
本願出願人は、このような欠点を解消し、より高精度な出力電流の生成が可能な絶対温度比例電流源を提案しており（特開２０２０－１２３０９５号公報参照）、このような回路を用いることで基準電圧源回路としてもより安定性、信頼性の向上を期待することができ好適である。

また、本発明の実施の形態においては、電源回路に用いられる基準電圧源回路を説明したが、例えば、図６に示されたように、先に図１に示された構成の演算増幅器ＯＰ１を、非反転入力端子と反転入力端子を入れ替えた演算増幅器ＯＰ１ａとし、出力用ＰＭＯＳトランジスタ（図６においては「Ｍｐ１０」と表記）２０を設けることで電源回路として用いることが可能となる。
すなわち、出力用ＰＭＯＳトランジスタ２０のソースは、電源電圧ＶＤＤが印加されるようになっている一方、ドレーンは電圧出力端子６０に接続され、ゲートは演算増幅器１０の出力端子に接続されている。
なお、図６は基本的な構成のみを示しており、図示は省略してあるが、実際には位相補償回路を設ける必要がある。

演算増幅器のオフセット電圧の影響を受けることなく安定した基準電圧の生成が所望される基準電圧源回路に適用できる。

１…第１のＮＰＮバイポーラトランジスタ
１０…演算増幅器
２５…第１の抵抗器
２６…第２の抵抗器
５１…第１の定電流源
５２…第２の定電流源
５３…第３の定電流源

Claims (2)

1. エミッタ接地された第１のＮＰＮバイポーラトランジスタが設けられ、前記第１のＮＰＮバイポーラトランジスタのコレクタと電源電圧との間には第１の定電流源が設けられ、前記第１のＮＰＮバイポーラトランジスタと前記第１の定電流源との接続点に演算増幅器の非反転入力端子が接続され、前記演算増幅器の反転入力端子とグランドとの間には第２の定電流源が、前記演算増幅器の反転入力端子と前記電源電圧との間には第３の定電流源が、それぞれ設けられ、前記演算増幅器の反転入力端子とグランドとの間には第１の抵抗器が、前記演算増幅器の出力端子と反転入力端子との間には第２の抵抗器が、それぞれ接続され、前記演算増幅器より基準電圧を出力可能に構成されてなることを特徴とする基準電圧源回路。
2. 第１乃至第３のカレントミラー回路が設けられ、
   前記第１のカレントミラー回路は、第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ、及び、第５乃至第７のＰＭＯＳトランジスタを有してなり、
   前記第１、第２のＰＭＯＳトランジスタ、及び、第５乃至第７のＰＭＯＳトランジスタは、ゲートが相互に接続されると共に前記第１のＰＭＯＳトランジスタのドレーンに接続され、前記第１、第２のＰＭＯＳトランジスタのソース、及び、前記第５乃至第７のＰＭＯＳトランジスタのソースには前記電源電圧が印加され、
   前記第１のＰＭＯＳトランジスタのドレーンとグランドとの間には絶対温度比例電流源が設けられ、
   前記第２のカレントミラー回路は、第２及び第３のＮＭＯＳトランジスタを有してなり、前記第２及び第３のＮＭＯＳトランジスタは、ゲートが相互に接続されると共に前記第２のＮＭＯＳトランジスタのドレーンに接続され、前記第２及び第３のＮＭＯＳトランジスタのソースは、グランドに接続され、
   前記第３のカレントミラー回路は、第３のＰＭＯＳトランジスタ、第４のＰＭＯＳトランジスタ、及び、第８のＰＭＯＳトランジスタを有してなり、
   前記第３、第４のＰＭＯＳトランジスタ、及び、第８のＰＭＯＳトランジスタは、ゲートが相互に接続されると共に前記第３のＰＭＯＳトランジスタのドレーンに接続され、前記第３、第４のＰＭＯＳトランジスタのソース、及び、第８のＰＭＯＳトランジスタのソースには前記電源電圧が印加され、
   前記第２のＰＭＯＳトランジスタのドレーンは、第２のＮＰＮバイポーラトランジスタのコレクタ及び第１のＮＭＯＳトランジスタのゲートに接続され、
   前記第２のＮＰＮバイポーラトランジスタのエミッタ及び前記第１のＮＭＯＳトランジスタのソースは、グランドに接続される一方、前記第１のＮＭＯＳトランジスタのドレーンは、前記第３のＰＭＯＳトランジスタのドレーンに接続され、
   前記第２のＮＰＮバイポーラトランジスタのベースは、第３のＮＰＮバイポーラトランジスタのベース及びコレクタ、並びに、前記第４及び第５のＰＭＯＳトランジスタのドレーンと相互に接続され、前記第３のＮＰＮバイポーラトランジスタのエミッタは、グランドに接続され、
   前記第６のＰＭＯＳトランジスタのドレーンは、前記第２のＮＭＯＳトランジスタのドレーンに接続され、
   前記第７のＰＭＯＳトランジスタは、前記第１の定電流源として、ドレーンが前記演算増幅器の非反転入力端子及び前記第１のＮＰＮバイポーラトランジスタのコレクタに接続され、
   前記第３のＮＭＯＳトランジスタは、前記第２の定電流源として、ドレーンが前記演算増幅器の反転入力端子に接続され、
   前記第８のＰＭＯＳトランジスタは、前記第３の定電流源として、ドレーンが前記演算増幅器の反転入力端子に接続され、
   前記第２のＮＰＮバイポーラトランジスタの正規化エミッタ面積と前記第３のＮＰＮバイポーラトランジスタの正規化エミッタ面積比の比率を１：１としてなることを特徴とする請求項１記載の基準電圧源回路。

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