JP2022069293A - 基準電圧源回路 - Google Patents
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Abstract
【課題】演算増幅器のオフセット電圧の影響を受けることなく安定した基準電圧を生成可能とする基準電圧源回路を提供する。
【解決手段】エミッタ接地された第1のNPNバイポーラトランジスタ1が設けられ、第1のNPNバイポーラトランジスタ1のコレクタと電源電圧VDDとの間には第1の定電流源51が設けられ、第1のNPNバイポーラトランジスタ1と第1の定電流源51との接続点に演算増幅器10の非反転入力端子が接続され、演算増幅器10の反転入力端子とグランドとの間には第2の定電流源52が、演算増幅器10の反転入力端子と電源電圧VDDとの間には第3の定電流源53が、それぞれ設けられ、演算増幅器10の反転入力端子とグランドとの間には第1の抵抗器25が、演算増幅器10の出力端子と反転入力端子との間には第2の抵抗器26が、それぞれ接続されて、演算増幅器10により基準電圧VREFを出力可能に構成する。
【選択図】図1
【解決手段】エミッタ接地された第1のNPNバイポーラトランジスタ1が設けられ、第1のNPNバイポーラトランジスタ1のコレクタと電源電圧VDDとの間には第1の定電流源51が設けられ、第1のNPNバイポーラトランジスタ1と第1の定電流源51との接続点に演算増幅器10の非反転入力端子が接続され、演算増幅器10の反転入力端子とグランドとの間には第2の定電流源52が、演算増幅器10の反転入力端子と電源電圧VDDとの間には第3の定電流源53が、それぞれ設けられ、演算増幅器10の反転入力端子とグランドとの間には第1の抵抗器25が、演算増幅器10の出力端子と反転入力端子との間には第2の抵抗器26が、それぞれ接続されて、演算増幅器10により基準電圧VREFを出力可能に構成する。
【選択図】図1
Description
本発明は、高精度の電圧出力を可能とする基準電圧源回路に係り、特に、演算増幅器のオフセット電圧に起因する出力特性の劣化防止、出力特性の向上等を図ったものに関する。
基準電圧源回路は、アナログ回路において基準となる電圧源として多く用いられる回路の一つである。例えば、アナログ回路におけるAC接地基準電位の供給、シリーズレギュレータの基準電圧源などとして用いられていることは良く知られている通りである(例えば、非特許文献1、非特許文献2等参照)。
図7には、従来回路の一例が示されており、以下、同図を参照しつつ、この従来回路について説明する。
この従来回路は、ダイオード接続されたNPN型バイポーラトランジスタである第1及び第2のトランジスタQn1p,Qn2pにより生ずる2つの電圧の差分を演算増幅器OP1pを介することで、温度依存性のない基準電圧が得られるよう構成されてなるものである。
図7には、従来回路の一例が示されており、以下、同図を参照しつつ、この従来回路について説明する。
この従来回路は、ダイオード接続されたNPN型バイポーラトランジスタである第1及び第2のトランジスタQn1p,Qn2pにより生ずる2つの電圧の差分を演算増幅器OP1pを介することで、温度依存性のない基準電圧が得られるよう構成されてなるものである。
以下、動作原理について説明すれば、まず、NPN型バイポーラトランジスタの場合、一般にガンメル・プーンモデルを基に、コレクタ電流Icnとベース・エミッタ間電圧VBEの関係は下記する式1aで、コレクタ電流Icnとベース電流IBnの関係は下記する式1bで、それぞれ表される。
ICn=χ・Isn・exp(VBE/VT)・・・式1a
ICn=βn・IBn・・・式1b
なお、ここで、χは正規化エミッタ面積比、Isnは飽和電流、VBEはベース・エミッタ間電圧、VTは熱電圧、βnはベース・コレクタ電流増幅率である。
この従来回路の場合、演算増幅器OP1pによる負帰還により、演算増幅器OP1pの入出力間の電圧はゼロ、つまり、第1のトランジスタQn1pのベース・エミッタ間電圧VBEQn1pは、演算増幅器OP1pの非反転入力端子側だけでなく、反転入力端子側にも発生する。ここで、第2のトランジスタQn2pのベース・エミッタ間電圧をVBEQn2pとすると、第3の抵抗器R3pに流れる電流IR3pは、下記する式2で表される。
この従来回路の場合、演算増幅器OP1pによる負帰還により、演算増幅器OP1pの入出力間の電圧はゼロ、つまり、第1のトランジスタQn1pのベース・エミッタ間電圧VBEQn1pは、演算増幅器OP1pの非反転入力端子側だけでなく、反転入力端子側にも発生する。ここで、第2のトランジスタQn2pのベース・エミッタ間電圧をVBEQn2pとすると、第3の抵抗器R3pに流れる電流IR3pは、下記する式2で表される。
IR3p=(VBEQn1p-VBEQn2p)/R3p・・・式2
なお、ここで、R3pは説明の便宜上、第3の抵抗器R3pの抵抗値であるとする。
さらに、第1の抵抗器R1pと第2の抵抗器R2pの抵抗値が等しく、第1のトランジスタQn1pの正規化エミッタ面積比を1、第2のトランジスタQn2pの正規化エミッタ面積比をmとして、式1aと式2を書き換えると下記する式3を得ることができる。
IR3p=(VT/R3p)ln(m)・・・式3
この式3を用いて、従来回路の出力電圧VREFpは、下記する式4で表される。
VREFp=VBEQn2p+(1+R2p/R3p)VTln(m)・・・式4
NPNバイポーラトランジスタのベース・エミッタ間電圧VBEの温度特性は負の傾きを有していることは、非特許文献1で明らかにされている通りである。したがって、式4によって示されるところは次述する如くとなる。
すなわち、式4は、第1項のベース・エミッタ間電圧VBEQn2pの負の温度特性が、第2項の熱電圧VTが有する正の温度特性で打ち消されることで、出力電圧VREFpが温度不感となることを意味している。
すなわち、式4は、第1項のベース・エミッタ間電圧VBEQn2pの負の温度特性が、第2項の熱電圧VTが有する正の温度特性で打ち消されることで、出力電圧VREFpが温度不感となることを意味している。
浅田邦博、永田穣 監訳、P.R.グレイ、他3名共著、「システムLSIのためのアナログ集積回路設計技術(基礎編)(応用編)」、培風館、2004年
KAREL E.KUIJK、"A precision reference voltage source"、IEEE Journal of Solid-State Circuits、vol.8 No.3、1973、pp.222-226
しかしながら、上述した従来回路の場合、実際には演算増幅器OP1pのオフセット電圧に起因する出力特性の劣化という問題がある。
すなわち、演算増幅器OP1pのオフセット電圧をVOSOP1pとすると、先の式2は、下記する式5のように書き換えられる。
すなわち、演算増幅器OP1pのオフセット電圧をVOSOP1pとすると、先の式2は、下記する式5のように書き換えられる。
IR3p=(VBEQn1p-VBEQn2p+VOSOP1p)/R3p・・・式5
この式5においては、オフセット電圧VOSOP1pの符号を正としたが、実際には、正負いずれもあり得るため、この式5における符号自体は格別の意味を有しない。
しかして、式5から先の式3は下記する式6に書き換えられる。
しかして、式5から先の式3は下記する式6に書き換えられる。
IR3p=(VT/R3p)ln(m)+VOSOP1p/R3p・・・式6
さらに、この式6により先の式4は、下記する式7に書き換えられる。
VREFp=VBEQn2p+(1+R2p/R3p)VTln(m)+(1+R2p/R3p)VOSOP1p・・・式7
この式7において、第3項は出力電圧VREFpに対するオフセット電圧の影響分を表しており、従来回路においては演算増幅器OP1pのオフセット電圧が出力特性に影響を与えることが理解できる。
本発明は、上記実状に鑑みてなされたもので、構成部品である演算増幅器のオフセット電圧の影響を受けることなく安定した基準電圧を生成することのできる基準電圧源回路を提供するものである。
上記本発明の目的を達成するため、本発明に係る基準電圧源回路は、
エミッタ接地された第1のNPNバイポーラトランジスタが設けられ、前記第1のNPNバイポーラトランジスタのコレクタと電源電圧との間には第1の定電流源が設けられ、前記第1のNPNバイポーラトランジスタと前記第1の定電流源との接続点に演算増幅器の非反転入力端子が接続され、前記演算増幅器の反転入力端子とグランドとの間には第2の定電流源が、前記演算増幅器の反転入力端子と前記電源電圧との間には第3の定電流源が、それぞれ設けられ、前記演算増幅器の反転入力端子とグランドとの間には第1の抵抗器が、前記演算増幅器の出力端子と反転入力端子との間には第2の抵抗器が、それぞれ接続され、前記演算増幅器より基準電圧を出力可能に構成されてなるものである。
エミッタ接地された第1のNPNバイポーラトランジスタが設けられ、前記第1のNPNバイポーラトランジスタのコレクタと電源電圧との間には第1の定電流源が設けられ、前記第1のNPNバイポーラトランジスタと前記第1の定電流源との接続点に演算増幅器の非反転入力端子が接続され、前記演算増幅器の反転入力端子とグランドとの間には第2の定電流源が、前記演算増幅器の反転入力端子と前記電源電圧との間には第3の定電流源が、それぞれ設けられ、前記演算増幅器の反転入力端子とグランドとの間には第1の抵抗器が、前記演算増幅器の出力端子と反転入力端子との間には第2の抵抗器が、それぞれ接続され、前記演算増幅器より基準電圧を出力可能に構成されてなるものである。
本発明によれば、演算増幅器のオフセット電圧成分をエミッタ接地された第1のNPNバイポーラトランジスタのコレクタに発生するようにしたので、演算増幅器の出力に発生することはなく、オフセット電圧の影響を受けることなく安定した基準電圧を生成することのできる基準電圧源回路を提供することができるという効果を奏するものである。
以下、本発明の実施の形態について、図1乃至図6を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における基準電圧源回路の基本回路構成例について、図1を参照しつつ説明する。
本発明の実施の形態における基準電圧源回路は、エミッタ接地されると共に第1の定電流源51と直列接続されて設けられた第1のトランジスタのコレクタ1にのみ演算増幅器10のオフセット電圧成分が重畳されて、演算増幅器10からオフセット電圧成分を含む基準電圧が出力されないよう構成されたものである(詳細は後述)。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における基準電圧源回路の基本回路構成例について、図1を参照しつつ説明する。
本発明の実施の形態における基準電圧源回路は、エミッタ接地されると共に第1の定電流源51と直列接続されて設けられた第1のトランジスタのコレクタ1にのみ演算増幅器10のオフセット電圧成分が重畳されて、演算増幅器10からオフセット電圧成分を含む基準電圧が出力されないよう構成されたものである(詳細は後述)。
すなわち、本発明の実施の形態における基準電圧源回路は、NPN型のバイポーラトランジスタ(以下「NPNバイポーラトランジスタ」と称する)である第1のトランジスタ(図1においては「Qn1」と表記)1と、演算増幅器(図1においては「OP1」と表記)10と、第1乃至第3の定電流源(図1においては、それぞれ「IBIAS1」、「IBIAS2」、「IBIAS3」と表記)51~53と、第1及び第2の抵抗器(図1においては、それぞれ「RE1」、「RF1」と表記)25,26を有して構成されている。
以下、具体的な回路構成を説明する。
まず、第1の定電流源51と第1のトランジスタ1は、電源電圧VDDとグランドとの間に、電源電圧VDD側から第1の定電流源51、第1のトランジスタ1の順で直列接続されて設けられている。
すなわち、第1の定電流源51の一端には電源電圧VDDが印加されるようになっている一方、他端は第1のトランジスタ1のコレクタに接続されている。
第1のトランジスタ1のエミッタは、グランドに接続される一方、ベースは演算増幅器10の反転入力端子に接続されている。
また、第1のトランジスタ1のコレクタと第1の定電流源51との接続点は、演算増幅器10の非反転入力端子に接続されている。
まず、第1の定電流源51と第1のトランジスタ1は、電源電圧VDDとグランドとの間に、電源電圧VDD側から第1の定電流源51、第1のトランジスタ1の順で直列接続されて設けられている。
すなわち、第1の定電流源51の一端には電源電圧VDDが印加されるようになっている一方、他端は第1のトランジスタ1のコレクタに接続されている。
第1のトランジスタ1のエミッタは、グランドに接続される一方、ベースは演算増幅器10の反転入力端子に接続されている。
また、第1のトランジスタ1のコレクタと第1の定電流源51との接続点は、演算増幅器10の非反転入力端子に接続されている。
第2及び第3の定電流源52,53は、電源電圧VDDとグランドとの間に、電源電圧VDD側から第3の定電流源53、第2の定電流源52の順に直列接続されて設けられると共に、相互の接続点は第1のトランジスタ1のベースと共に演算増幅器10の反転入力端子に接続されている。
また、演算増幅器10の反転入力端子とグランドとの間には、第1の抵抗器25が接続されている。
さらに、演算増幅器10の出力端子には、第2の抵抗器26一端が接続されており、第2の抵抗器26の他端は、演算増幅器10の反転入力端子及び第1のトランジスタ1のベースに接続されている。
なお、演算増幅器10の出力端子には、基準電圧VREFを出力するための電圧出力端子60が接続されている。
また、演算増幅器10の反転入力端子とグランドとの間には、第1の抵抗器25が接続されている。
さらに、演算増幅器10の出力端子には、第2の抵抗器26一端が接続されており、第2の抵抗器26の他端は、演算増幅器10の反転入力端子及び第1のトランジスタ1のベースに接続されている。
なお、演算増幅器10の出力端子には、基準電圧VREFを出力するための電圧出力端子60が接続されている。
図2には、この図1に示された基本回路構成例の基準電圧源回路のより具体的な回路構成例が示されており、以下、同図を参照しつつ、具体回路構成例について説明する。
なお、図2に示された具体回路構成例の動作の説明を以て、図1に示された基本回路構成例の動作説明に代えることとする。
なお、図2に示された具体回路構成例の動作の説明を以て、図1に示された基本回路構成例の動作説明に代えることとする。
最初に、図2に示された具体回路構成例の回路構成について説明する。
なお、図1に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
また、以下、説明の便宜上、PチャネルMOSトランジスタを”PMOSトランジスタ”と、NチャネルMOSトランジスタを”NMOSトランジスタ”と称することとする。
まず、図2に示された基準電圧源回路は、第1乃至第3のカレントミラー回路81~83と、絶対温度比例電流源(図2においては「IPTAT」と表記)54と、演算増幅器10とを主たる構成要素として構成されてなるものである。
なお、図1に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
また、以下、説明の便宜上、PチャネルMOSトランジスタを”PMOSトランジスタ”と、NチャネルMOSトランジスタを”NMOSトランジスタ”と称することとする。
まず、図2に示された基準電圧源回路は、第1乃至第3のカレントミラー回路81~83と、絶対温度比例電流源(図2においては「IPTAT」と表記)54と、演算増幅器10とを主たる構成要素として構成されてなるものである。
第1のカレントミラー回路81は、第1のPMOSトランジスタ、第2のPMOSトランジスタ(図2においては、それぞれ「Mp1」、「Mp2」と表記)11,12と、第5乃至第7のPMOSトランジスタ(図2においては、それぞれ「Mp5」、「Mp6」、「Mp7」と表記)15乃至17を用いて構成されている。
第1、第2のPMOSトランジスタ11,12、及び、第5乃至第7のPMOSトランジスタ15~17は、ゲートが相互に接続されると共に第1のPMOSトランジスタ11のドレーンに接続され、この接続点とグランドとの間に、絶対温度比例電流源54が接続されている。
また、第1、第2のPMOSトランジスタ11,12のソース、及び、第5乃至第7のPMOSトランジスタ15~17のソースには、電源電圧VDDが印加されるようになっている。
第1、第2のPMOSトランジスタ11,12、及び、第5乃至第7のPMOSトランジスタ15~17は、ゲートが相互に接続されると共に第1のPMOSトランジスタ11のドレーンに接続され、この接続点とグランドとの間に、絶対温度比例電流源54が接続されている。
また、第1、第2のPMOSトランジスタ11,12のソース、及び、第5乃至第7のPMOSトランジスタ15~17のソースには、電源電圧VDDが印加されるようになっている。
この第1のカレントミラー回路81においては、第1のPMOSトランジスタ11は入力段を、第2のPMOSトランジスタ12、及び、第5乃至第7のPMOS15~17が出力段を、それぞれ構成するものとなっている。
第2のカレントミラー回路82は、第2、第3のNMOSトランジスタ(図2においては、それぞれ「Mn2」、「Mn3」と表記)22,23を有して構成されている。
第2、第3のNMOSトランジスタ22,23は、ゲートが相互に接続されると共に、第2のNMOSトランジスタ22のドレーンに接続されている。
また、第2、第3のNMOSトランジスタ22,23の各々のソースは、グランドに接続されている。
この第2のカレントミラー回路82においては、第2のNMOSトランジスタ22が入力段を、第3のNMOSトランジスタ23が出力段を、それぞれ構成するものとなっている。
第2、第3のNMOSトランジスタ22,23は、ゲートが相互に接続されると共に、第2のNMOSトランジスタ22のドレーンに接続されている。
また、第2、第3のNMOSトランジスタ22,23の各々のソースは、グランドに接続されている。
この第2のカレントミラー回路82においては、第2のNMOSトランジスタ22が入力段を、第3のNMOSトランジスタ23が出力段を、それぞれ構成するものとなっている。
第3のカレントミラー回路83は、第3のPMOSトランジスタ、第4のPOSトランジスタ(図2においては、それぞれ「Mp3」、「Mp4」と表記)13,14と、第8のPMOSトランジスタ(図2においては「Mp8」と表記)18とを有して構成されている。
第3、第4のPMOSトランジスタ13,14、及び、第8のPMOSトランジスタ18は、ゲートが相互に接続されると共に、第3のPMOSトランジスタ13のドレーンに接続されている。
第3、第4のPMOSトランジスタ13,14、及び、第8のPMOSトランジスタ18は、ゲートが相互に接続されると共に、第3のPMOSトランジスタ13のドレーンに接続されている。
また、第3のPMOSトランジスタ、第4のPMOSトランジスタ13,14、及び、第8のPMOSトランジスタ18の各々のソースには、電源電圧VDDが印加されるようになっている。
この第3のカレントミラー回路83においては、第3のPMOSトランジスタ13が入力段を、第4、第8のPMOSトランジスタ14,18が出力段を、それぞれ構成するものとなっている。
この第3のカレントミラー回路83においては、第3のPMOSトランジスタ13が入力段を、第4、第8のPMOSトランジスタ14,18が出力段を、それぞれ構成するものとなっている。
次に、第1のカレントミラー回路81において、第2のPMOSトランジスタ12のドレーンには、第2のバイポーラトランジスタ(図2においては「Qn2」と表記)2のコレクタ及び第1のNMOSトランジスタ(図2においては「Mn1」と表記)21のゲートが接続されている。
なお、本発明の実施の形態においては、第2のバイポーラトランジスタ2と、後述する第1及び第3のバイポーラトランジスタ(図2においては、それぞれ「Qn1」、「Qn3」と表記)1,3には、NPNバイポーラトランジスタが用いられている。
なお、本発明の実施の形態においては、第2のバイポーラトランジスタ2と、後述する第1及び第3のバイポーラトランジスタ(図2においては、それぞれ「Qn1」、「Qn3」と表記)1,3には、NPNバイポーラトランジスタが用いられている。
第1のNMOSトランジスタ21のドレーンは、第3のPMOSトランジスタ13のドレーンとゲートに接続される一方、第1のNMOSトランジスタ21のソースは、第2のバイポーラトランジスタ2のエミッタと共にグランドに接続されている。
第2のバイポーラトランジスタ2は、次述するように第3のバイポーラトランジスタ3とカレントミラー接続されたものとなっている。
すなわち、第2及び第3のバイポーラトランジスタ2,3は、ベースが相互に接続されると共に、その接続点は第3のバイポーラトランジスタ3のコレクタ、第4及び第5のPMOSトランジスタ14,15のドレーンと接続されている。
また、第3のバイポーラトランジスタ3のエミッタは、グランドに接続されている。
すなわち、第2及び第3のバイポーラトランジスタ2,3は、ベースが相互に接続されると共に、その接続点は第3のバイポーラトランジスタ3のコレクタ、第4及び第5のPMOSトランジスタ14,15のドレーンと接続されている。
また、第3のバイポーラトランジスタ3のエミッタは、グランドに接続されている。
また、第2のカレントミラー回路82の第2のNMOSトランジスタ22のドレーンは、第1のカレントミラー回路81の第6のPMOSトランジスタ16のドレーンに接続されている。
さらに、第2のカレントミラー回路82の第3のNMOSトランジスタ23のドレーンは、第3のカレントミラー回路83の第8のPMOSトランジスタ18のドレーンと共に、演算増幅器10の反転入力端子に接続されている。
かかる構成において、第3のNMOSトランジスタ23は、図1における第2の定電流源52に、第8のPMOSトランジスタ18は、図1における第3の定電流源53に、それぞれ相当するものとなっている。
さらに、第2のカレントミラー回路82の第3のNMOSトランジスタ23のドレーンは、第3のカレントミラー回路83の第8のPMOSトランジスタ18のドレーンと共に、演算増幅器10の反転入力端子に接続されている。
かかる構成において、第3のNMOSトランジスタ23は、図1における第2の定電流源52に、第8のPMOSトランジスタ18は、図1における第3の定電流源53に、それぞれ相当するものとなっている。
またさらに、第1のカレントミラー回路81の第7のPMOSトランジスタ17のドレーンは、第1のバイポーラトランジスタ1のコレクタと共に演算増幅器10の非反転入力端子に接続されている。かかる構成において、第7のPMOSトランジスタ17は、図1における第1の定電流源51に相当するものとなっている。
第1のバイポーラトランジスタ1のエミッタは、グランドに接続される一方、ベースは、演算増幅器10の反転入力端子に接続されている。
第1のバイポーラトランジスタ1のエミッタは、グランドに接続される一方、ベースは、演算増幅器10の反転入力端子に接続されている。
演算増幅器10の出力端子と反転入力端子の間には、帰還用の第2の抵抗器26が接続されると共に、この接続点とグランドとの間には、第1の抵抗器25が接続されている。
次に、上述した構成における動作について説明する。
まず、第1のカレントミラー回路81において、第1のPMOSトランジスタ11、第2のPMOSトランジスタ12、第5のPMOSトランジスタ15、第6のPMOSトランジスタ16、及び、第7のPMOSトランジスタ17の形状比(W/L)は、1:1:1:1:1であるとする。なお、ここで、Wはゲート幅、Lはゲート長であるとする。
まず、第1のカレントミラー回路81において、第1のPMOSトランジスタ11、第2のPMOSトランジスタ12、第5のPMOSトランジスタ15、第6のPMOSトランジスタ16、及び、第7のPMOSトランジスタ17の形状比(W/L)は、1:1:1:1:1であるとする。なお、ここで、Wはゲート幅、Lはゲート長であるとする。
また、第3のカレントミラー回路83において、第3のPMOSトランジスタ13、第4のPMOSトランジスタ14、及び、第8のPMOSトランジスタ18の形状比(W/L)は、1:2:1であるとする。
さらに、第2のカレントミラー回路82において、第2のNMOSトランジスタ22と第3のNMOSトランジスタ23の形状比(W/L)は、1:1であるとする。
さらに、第2のカレントミラー回路82において、第2のNMOSトランジスタ22と第3のNMOSトランジスタ23の形状比(W/L)は、1:1であるとする。
かかる条件の下、第7のPMOSトランジスタ17のドレーン電流と第3のNMOSトランジスタ23のドレーン電流は、絶対温度比例電流源54の出力電流IPTATと等しくなる。
また、第2のバイポーラトランジスタ2のコレクタ電流は、第1のNMOSトランジスタ21、第3のPMOSトランジスタ13、及び、第4のPMOSトランジスタ14で構成される負帰還ループにより、第2のPMOSトランジスタ12のドレーン電流、すなわち、絶対温度比例電流源54の出力電流IPTATと等しくなる。
また、第2のバイポーラトランジスタ2のコレクタ電流は、第1のNMOSトランジスタ21、第3のPMOSトランジスタ13、及び、第4のPMOSトランジスタ14で構成される負帰還ループにより、第2のPMOSトランジスタ12のドレーン電流、すなわち、絶対温度比例電流源54の出力電流IPTATと等しくなる。
さらに、第5のPMOSトランジスタ15のドレーン電流は、絶対温度比例電流源54の出力電流IPTATと等しいので、第4のPMOSトランジスタ14のドレーン電流は、第2のバイポーラトランジスタ2のベース電流と第3のバイポーラトランジスタ3のベース電流の和と等しくなる。
ここで、第2のバイポーラトランジスタ2の正規化エミッタ面積比と第3のバイポーラトランジスタ3の正規化エミッタ面積比を1:1とすると、第2のバイポーラトランジスタ2のベースと第3のバイポーラトランジスタ3のベースは、短絡されているため、両者のベース電流は等しくなる。
したがって、第8のPMOSトランジスタ18のドレーン電流は、第2及び第3のバイポーラトランジスタ2,3のベース電流と等しくなる。
ここで、第2のバイポーラトランジスタ2の正規化エミッタ面積比と第3のバイポーラトランジスタ3の正規化エミッタ面積比を1:1とすると、第2のバイポーラトランジスタ2のベースと第3のバイポーラトランジスタ3のベースは、短絡されているため、両者のベース電流は等しくなる。
したがって、第8のPMOSトランジスタ18のドレーン電流は、第2及び第3のバイポーラトランジスタ2,3のベース電流と等しくなる。
また、第1のバイポーラトランジスタ1のコレクタ電流は、演算増幅器10の負帰還により第7のPMOSトランジスタ17のドレーン電流、すなわち、絶対温度比例電流源54の出力電流IPTATと等しい。
第8のPMOSトランジスタ18のドレーン電流は、第1のバイポーラトランジスタ1のコレクタ電流が絶対温度比例電流源54の出力電流IPTATと等しい場合のベース電流に相当するので、第1のバイポーラトランジスタ1のベース電流に必要なベース電流は、全て第8のPMOSトランジスタ18のドレーンから供給される。これは、第1のバイポーラトランジスタ1のベース電流は、第1及び第2の抵抗器25,26と第3のNMOSトランジスタ23のドレーンには流れないことを意味する。
第8のPMOSトランジスタ18のドレーン電流は、第1のバイポーラトランジスタ1のコレクタ電流が絶対温度比例電流源54の出力電流IPTATと等しい場合のベース電流に相当するので、第1のバイポーラトランジスタ1のベース電流に必要なベース電流は、全て第8のPMOSトランジスタ18のドレーンから供給される。これは、第1のバイポーラトランジスタ1のベース電流は、第1及び第2の抵抗器25,26と第3のNMOSトランジスタ23のドレーンには流れないことを意味する。
第1の抵抗器25に流れる電流IRE1は、第1のバイポーラトランジスタ1のベース・エミッタ間電圧をVBEQn1とすると、下記する式8により表される。
IRE1=VBEQn1/RE1・・・式8
なお、ここで、RE1は、第1の抵抗器25の抵抗値とする。
この式8で表される電流は、図2に示された回路構成上、その供給源となるのは演算増幅器10のみであるため、第2の抵抗器26に流れる。
さらに、第3のNMOSトランジスタ23のドレーン電流もまた第2の抵抗器26に流れるしかない。
これらのことから、電圧出力端子60に発生する基準電圧VREFは、下記する式9により表される。
この式8で表される電流は、図2に示された回路構成上、その供給源となるのは演算増幅器10のみであるため、第2の抵抗器26に流れる。
さらに、第3のNMOSトランジスタ23のドレーン電流もまた第2の抵抗器26に流れるしかない。
これらのことから、電圧出力端子60に発生する基準電圧VREFは、下記する式9により表される。
VREF=(1+RF1/RE1)VBEQn1+RF1・IPTAT・・・式9
なお、ここで、RF1は第2の抵抗器26の抵抗値であるとする。
また、絶対温度比例電流源54は、絶対温度に比例する電流を生成、出力する構成のものであれば良く、特定の回路構成に限定されるものではなく、従来から良く知られている回路構成を有するものを用いれば特に問題は無い。
また、絶対温度比例電流源54は、絶対温度に比例する電流を生成、出力する構成のものであれば良く、特定の回路構成に限定されるものではなく、従来から良く知られている回路構成を有するものを用いれば特に問題は無い。
図3には、絶対温度比例電流源54の回路構成例が示されており、以下、同図を参照しつつ、この回路構成例について説明する。
この絶対温度比例電流源54は、電流源用第1乃至第3のバイポーラトランジスタ(図3においては、それぞれ「Qn1p」、「Qn2p」、「Qn3p」と表記)35~37と、電流源用第1乃至第3のPMOSトランジスタ(図3においては、それぞれ「Mp1p」、「Mp2p」、「Mp3p」と表記)31~33と、電流源用抵抗器(図3においては「RPTAT」と表記)27とを有して構成されている。なお、本発明の実施の形態において、電流源用第1乃至第3のバイポーラトランジスタ35~37には、NPNバイポーラトランジスタが用いられている。
この絶対温度比例電流源54は、電流源用第1乃至第3のバイポーラトランジスタ(図3においては、それぞれ「Qn1p」、「Qn2p」、「Qn3p」と表記)35~37と、電流源用第1乃至第3のPMOSトランジスタ(図3においては、それぞれ「Mp1p」、「Mp2p」、「Mp3p」と表記)31~33と、電流源用抵抗器(図3においては「RPTAT」と表記)27とを有して構成されている。なお、本発明の実施の形態において、電流源用第1乃至第3のバイポーラトランジスタ35~37には、NPNバイポーラトランジスタが用いられている。
電流源用第1乃至第3のバイポーラトランジスタ35~37は、次述するように、いわゆるカレントミラー接続されている。
すなわち、電流源用第1乃至第3のバイポーラトランジスタ35~37のベースは相互に接続されると共に、電流源用第1のバイポーラトランジスタ35のコレクタに接続されている。
すなわち、電流源用第1乃至第3のバイポーラトランジスタ35~37のベースは相互に接続されると共に、電流源用第1のバイポーラトランジスタ35のコレクタに接続されている。
また、電流源用第1及び第3のバイポーラトランジスタ35,37のエミッタは、共にグランドに接続される一方、電流源用第2のバイポーラトランジスタ36のエミッタは、電流源用抵抗器27を介してグランドに接続されている。
電流源用第1のバイポーラトランジスタ35のコレクタは、電流源用第1のPMOSトランジスタ31のドレーンに、電流源用第2のバイポーラトランジスタ36のコレクタは、電流源用第2のPMOSトランジスタ32のドレーンに、それぞれ接続されている。
電流源用第1乃至第3のPMOSトランジスタ31~33の各々のソースには電源電圧VDDが印加されるようになっている一方、ゲートは相互に接続されると共に、電流源用第2のPMOSトランジスタ32のドレーンに接続されている。
電流源用第1乃至第3のPMOSトランジスタ31~33の各々のソースには電源電圧VDDが印加されるようになっている一方、ゲートは相互に接続されると共に、電流源用第2のPMOSトランジスタ32のドレーンに接続されている。
また、電流源用第3のPMOSトランジスタ33のドレーンは、第1の接続端子41に、電流源用第3のバイポーラトランジスタ37のコレクタは、第2の接続端子42に、それぞれ接続されている。
先の図2に示された回路構成において、第1の接続端子41はグランドに、第2の接続端子42は、第1のPMOSトランジスタ11のドレーンに接続されることとなる。
先の図2に示された回路構成において、第1の接続端子41はグランドに、第2の接続端子42は、第1のPMOSトランジスタ11のドレーンに接続されることとなる。
上述した構成において、第1の接続端子41に得られる電流出力Iout1(=第2の接続端子42に得られる電流出力Iout2)、すなわち、絶対温度比例電流源54の出力電流IPTATは、下記する式10により表される。
Iout1=Iout2=VT・ln(m)/RPTAT・・・式10
なお、この場合、電流源用第1乃至第3のバイポーラトランジスタ35~37の正規化エミッタ面積比は、1:m:1であるとし、また、電流源用第1乃至第3のPMOSトランジスタ31~33の形状比(W/L)は、1:1:1であるとする。
この式10を用いて、先の式9は、下記する式11のように書き換えることができる。
この式10を用いて、先の式9は、下記する式11のように書き換えることができる。
VREF=(1+RF1/RE1)VBEQn1+(RF1/RPTAT)VT・ln(m)・・・式11
この式11には、従来回路と異なり、演算増幅器10のオフセット電圧、すなわち、例えば、従来回路の基準電圧を表す先の式7の第3項に示されたオフセット電圧VOSOP1pを含んでおらず、本発明の実施の形態における基準電圧源回路による基準電圧がオフセット電圧の影響を受けないことが理解できる。
ここで、”オフセット電圧の影響を受けない”ということは、演算増幅器10のオフセット電圧が消滅したという意味ではなく、オフセット電圧成分は存在するが、基準電圧に直接影響することは無いという意味である。
ここで、”オフセット電圧の影響を受けない”ということは、演算増幅器10のオフセット電圧が消滅したという意味ではなく、オフセット電圧成分は存在するが、基準電圧に直接影響することは無いという意味である。
すなわち、図2に示された構成において、演算増幅器10のオフセット電圧成分は、第1のバイポーラトランジスタ1のコレクタ電圧に影響を与える。具体的には、第1のバイポーラトランジスタ1のコレクタ・エミッタ間電圧は、ベース・エミッタ間電圧にオフセット電圧を加えたものとなる。
図2の回路構成において、基準電圧VREFが演算増幅器10のオフセット電圧に不感となる理由は、次述する通りである。
図2の回路構成において、基準電圧VREFが演算増幅器10のオフセット電圧に不感となる理由は、次述する通りである。
まず、演算増幅器10の入出力間バーチャルショートにより、第1のバイポーラトランジスタ1のベース・エミッタ間電圧が演算増幅器10の反転入力端子側から非反転入力端子側へ伝達され、オフセット電圧が重畳されてコレクタ電位が定まるものとなっている。
ただし、第1のバイポーラトランジスタ1のコレクタ電位が演算増幅器10のオフセット電圧の分だけ変動しても、コレクタ電流が変化することはない。その理由は、第1のバイポーラトランジスタ1のコレクタ電流の値は、第7のPMOSトランジスタ17のドレーン電流の値にしかならないからである。
ただし、第1のバイポーラトランジスタ1のコレクタ電位が演算増幅器10のオフセット電圧の分だけ変動しても、コレクタ電流が変化することはない。その理由は、第1のバイポーラトランジスタ1のコレクタ電流の値は、第7のPMOSトランジスタ17のドレーン電流の値にしかならないからである。
図4には、種々のオフセット電圧における温度変化に対する出力電圧(基準電圧VREF)の変化特性のシミュレーション結果が従来回路の同様のシミュレーション結果と共に示されており、以下、同図について説明する。
図4(A)は、本発明の実施の形態における基準電圧源回路のシミュレーション結果であり、図4(B)は、従来回路(図8参照)のシミュレーション結果である。
いずれのシミュレーション結果も、オフセット電圧Vos=-4mV(実線)、オフセット電圧Vos=-2mV(細い点線)、オフセット電圧Vos=0mV(太い点線)、オフセット電圧Vos=2mV(二点鎖線)、オフセット電圧Vos=4mV(一点鎖線)の各々における温度変化に対する出力電圧の変化特性を、上記各オフセット電圧と併記した線種を代えて示したものである。
なお、本発明の実施の形態における基準電圧源回路は、従来回路と回路条件を同一とするため、第1の抵抗器25を無限大としてシミュレーションした結果である。
図4(A)は、本発明の実施の形態における基準電圧源回路のシミュレーション結果であり、図4(B)は、従来回路(図8参照)のシミュレーション結果である。
いずれのシミュレーション結果も、オフセット電圧Vos=-4mV(実線)、オフセット電圧Vos=-2mV(細い点線)、オフセット電圧Vos=0mV(太い点線)、オフセット電圧Vos=2mV(二点鎖線)、オフセット電圧Vos=4mV(一点鎖線)の各々における温度変化に対する出力電圧の変化特性を、上記各オフセット電圧と併記した線種を代えて示したものである。
なお、本発明の実施の形態における基準電圧源回路は、従来回路と回路条件を同一とするため、第1の抵抗器25を無限大としてシミュレーションした結果である。
まず、従来回路の場合、オフセット電圧に応じて出力電圧が明らかに異なるが、それぞれの出力電圧において温度変化に対する安定性はある程度確保されていることが確認できる(図4(B)参照)。
一方、本発明の実施の形態における基準電圧源回路の場合、オフセット電圧に関わらず、出力電圧は同一となり、このため、図4(A)において、特性線は一つの実線となっており、基準電圧源回路が演算増幅器10のオフセット電圧に不感であることが確認できる。
一方、本発明の実施の形態における基準電圧源回路の場合、オフセット電圧に関わらず、出力電圧は同一となり、このため、図4(A)において、特性線は一つの実線となっており、基準電圧源回路が演算増幅器10のオフセット電圧に不感であることが確認できる。
次に、図5には、オフセット電圧が0Vの場合において得られる基準電圧VREFの1.6倍、1.8倍、2.0倍、2.2倍、2.4倍の基準電圧VREFを発生させた場合の温度変化に対する基準電圧の変化のシミュレーション結果が示されており、以下、同図について説明する。
図5において、符号Gで示された特性線図は、オフセット電圧が0Vの場合において得られる基準電圧の1.6倍、1.8倍、2.0倍、2.2倍、2.4倍の基準電圧VREFを発生させた場合の温度変化に対する基準電圧VREFの変化のシミュレーション結果が示されている。
図5において、符号Gで示された特性線図は、オフセット電圧が0Vの場合において得られる基準電圧の1.6倍、1.8倍、2.0倍、2.2倍、2.4倍の基準電圧VREFを発生させた場合の温度変化に対する基準電圧VREFの変化のシミュレーション結果が示されている。
すなわち、実線の特性線は、オフセット電圧が0Vの場合において得られる基準電圧の1.6倍の基準電圧(なお、以下、説明の便宜上、この場合の基準電圧を「1.6倍基準電圧」と称することとし、他の1.8倍、2.0倍、2.2倍、2.4倍の各々についても同様にそれぞれ倍数を基準電圧の前に添えて称することと)VREFを発生させた場合の温度変化に対する電圧の変化特性を示している。
細線の点線の特性線は、1.8倍基準電圧VREFを発生させた場合の温度変化に対する電圧の変化特性を示している。
二点鎖線の特性線は、2.0倍基準電圧VREFを発生させた場合の温度変化に対する電圧の変化特性を示している。
太線の点線の特性線は、2.2倍基準電圧VREFを発生させた場合の温度変化に対する電圧の変化特性を示している。
一点鎖線の特性線は、2.4倍基準電圧VREFを発生させた場合の温度変化に対する電圧の変化特性を示している。
細線の点線の特性線は、1.8倍基準電圧VREFを発生させた場合の温度変化に対する電圧の変化特性を示している。
二点鎖線の特性線は、2.0倍基準電圧VREFを発生させた場合の温度変化に対する電圧の変化特性を示している。
太線の点線の特性線は、2.2倍基準電圧VREFを発生させた場合の温度変化に対する電圧の変化特性を示している。
一点鎖線の特性線は、2.4倍基準電圧VREFを発生させた場合の温度変化に対する電圧の変化特性を示している。
符号Gが付された特性線図における縮尺の場合、いずれの特性線も温度変化に対して平坦に見えるが、実際には、一部分において電圧変化が生じている。そのため、図5においては、電圧変化の生じている部分の特性線について電圧目盛りをそれぞれ拡大して抜き出し、符号G1~G5を付して示している。
すなわち、符号G1の部分は、1.6倍基準電圧VREFの電圧変化特性を、符号G2の部分は、1.8倍基準電圧VREFの電圧変化特性を、符号G3の部分は、2.0倍基準電圧VREFの電圧変化特性を、符号G4の部分は、2.2倍基準電圧VREFの電圧変化特性を、符号G5の部分は、2.4倍基準電圧VREFの電圧変化特性を、それぞれ示している。
いずれの場合も、電圧変化が極大となる位置が基準電圧VREFの大きさに関わらず一致しており、オフセット電圧に対する不感特性が安定したものであることが確認できる。
いずれの場合も、電圧変化が極大となる位置が基準電圧VREFの大きさに関わらず一致しており、オフセット電圧に対する不感特性が安定したものであることが確認できる。
従来回路(図7参照)の場合、バイポーラトランジスタのベース・エミッタ間の負の温度特性を相殺するように熱電圧の項が定まるような構成を採っているため(式4参照)、事実上、一つの基準電圧しか発生させることができなかった。
これに対して、本発明の実施の形態における基準電圧源回路は、図5から明らかなように特性曲線の形状を変えることなく、基本となるバンドギャップ(約1.2V)を下回らない範囲であれば、オフセット電圧の影響を受けることなく任意の基準電圧VREFを発生することが可能となっている。
これに対して、本発明の実施の形態における基準電圧源回路は、図5から明らかなように特性曲線の形状を変えることなく、基本となるバンドギャップ(約1.2V)を下回らない範囲であれば、オフセット電圧の影響を受けることなく任意の基準電圧VREFを発生することが可能となっている。
上述した本発明の実施の形態において、絶対温度比例電流源54の具体的な回路構成として従来から知られている構成を図3に示して説明したが、この回路構成の場合、出力電流が、バイポーラトランジスタのベース・コレクタ電流増幅率βのばらつきや温度特性の影響を受けて変動するという欠点がある。
本願出願人は、このような欠点を解消し、より高精度な出力電流の生成が可能な絶対温度比例電流源を提案しており(特開2020-123095号公報参照)、このような回路を用いることで基準電圧源回路としてもより安定性、信頼性の向上を期待することができ好適である。
本願出願人は、このような欠点を解消し、より高精度な出力電流の生成が可能な絶対温度比例電流源を提案しており(特開2020-123095号公報参照)、このような回路を用いることで基準電圧源回路としてもより安定性、信頼性の向上を期待することができ好適である。
また、本発明の実施の形態においては、電源回路に用いられる基準電圧源回路を説明したが、例えば、図6に示されたように、先に図1に示された構成の演算増幅器OP1を、非反転入力端子と反転入力端子を入れ替えた演算増幅器OP1aとし、出力用PMOSトランジスタ(図6においては「Mp10」と表記)20を設けることで電源回路として用いることが可能となる。
すなわち、出力用PMOSトランジスタ20のソースは、電源電圧VDDが印加されるようになっている一方、ドレーンは電圧出力端子60に接続され、ゲートは演算増幅器10の出力端子に接続されている。
なお、図6は基本的な構成のみを示しており、図示は省略してあるが、実際には位相補償回路を設ける必要がある。
すなわち、出力用PMOSトランジスタ20のソースは、電源電圧VDDが印加されるようになっている一方、ドレーンは電圧出力端子60に接続され、ゲートは演算増幅器10の出力端子に接続されている。
なお、図6は基本的な構成のみを示しており、図示は省略してあるが、実際には位相補償回路を設ける必要がある。
演算増幅器のオフセット電圧の影響を受けることなく安定した基準電圧の生成が所望される基準電圧源回路に適用できる。
1…第1のNPNバイポーラトランジスタ
10…演算増幅器
25…第1の抵抗器
26…第2の抵抗器
51…第1の定電流源
52…第2の定電流源
53…第3の定電流源
10…演算増幅器
25…第1の抵抗器
26…第2の抵抗器
51…第1の定電流源
52…第2の定電流源
53…第3の定電流源
Claims (2)
- エミッタ接地された第1のNPNバイポーラトランジスタが設けられ、前記第1のNPNバイポーラトランジスタのコレクタと電源電圧との間には第1の定電流源が設けられ、前記第1のNPNバイポーラトランジスタと前記第1の定電流源との接続点に演算増幅器の非反転入力端子が接続され、前記演算増幅器の反転入力端子とグランドとの間には第2の定電流源が、前記演算増幅器の反転入力端子と前記電源電圧との間には第3の定電流源が、それぞれ設けられ、前記演算増幅器の反転入力端子とグランドとの間には第1の抵抗器が、前記演算増幅器の出力端子と反転入力端子との間には第2の抵抗器が、それぞれ接続され、前記演算増幅器より基準電圧を出力可能に構成されてなることを特徴とする基準電圧源回路。
- 第1乃至第3のカレントミラー回路が設けられ、
前記第1のカレントミラー回路は、第1のPMOSトランジスタ、第2のPMOSトランジスタ、及び、第5乃至第7のPMOSトランジスタを有してなり、
前記第1、第2のPMOSトランジスタ、及び、第5乃至第7のPMOSトランジスタは、ゲートが相互に接続されると共に前記第1のPMOSトランジスタのドレーンに接続され、前記第1、第2のPMOSトランジスタのソース、及び、前記第5乃至第7のPMOSトランジスタのソースには前記電源電圧が印加され、
前記第1のPMOSトランジスタのドレーンとグランドとの間には絶対温度比例電流源が設けられ、
前記第2のカレントミラー回路は、第2及び第3のNMOSトランジスタを有してなり、前記第2及び第3のNMOSトランジスタは、ゲートが相互に接続されると共に前記第2のNMOSトランジスタのドレーンに接続され、前記第2及び第3のNMOSトランジスタのソースは、グランドに接続され、
前記第3のカレントミラー回路は、第3のPMOSトランジスタ、第4のPMOSトランジスタ、及び、第8のPMOSトランジスタを有してなり、
前記第3、第4のPMOSトランジスタ、及び、第8のPMOSトランジスタは、ゲートが相互に接続されると共に前記第3のPMOSトランジスタのドレーンに接続され、前記第3、第4のPMOSトランジスタのソース、及び、第8のPMOSトランジスタのソースには前記電源電圧が印加され、
前記第2のPMOSトランジスタのドレーンは、第2のNPNバイポーラトランジスタのコレクタ及び第1のNMOSトランジスタのゲートに接続され、
前記第2のNPNバイポーラトランジスタのエミッタ及び前記第1のNMOSトランジスタのソースは、グランドに接続される一方、前記第1のNMOSトランジスタのドレーンは、前記第3のPMOSトランジスタのドレーンに接続され、
前記第2のNPNバイポーラトランジスタのベースは、第3のNPNバイポーラトランジスタのベース及びコレクタ、並びに、前記第4及び第5のPMOSトランジスタのドレーンと相互に接続され、前記第3のNPNバイポーラトランジスタのエミッタは、グランドに接続され、
前記第6のPMOSトランジスタのドレーンは、前記第2のNMOSトランジスタのドレーンに接続され、
前記第7のPMOSトランジスタは、前記第1の定電流源として、ドレーンが前記演算増幅器の非反転入力端子及び前記第1のNPNバイポーラトランジスタのコレクタに接続され、
前記第3のNMOSトランジスタは、前記第2の定電流源として、ドレーンが前記演算増幅器の反転入力端子に接続され、
前記第8のPMOSトランジスタは、前記第3の定電流源として、ドレーンが前記演算増幅器の反転入力端子に接続され、
前記第2のNPNバイポーラトランジスタの正規化エミッタ面積と前記第3のNPNバイポーラトランジスタの正規化エミッタ面積比の比率を1:1としてなることを特徴とする請求項1記載の基準電圧源回路。
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