JP7472004B2 - 薄膜キャパシタ - Google Patents

Description

本発明は薄膜キャパシタに関し、特に、容量絶縁膜の絶縁破壊によるショート不良を自己修復可能な薄膜キャパシタに関する。

スイッチング素子が搭載される電源回路基板には、電源電圧の変動を抑制し、安定化させるために、平滑コンデンサやスナバコンデンサなどが搭載され、これによって電源回路内で生じる電圧変動や、その変動に伴って電源回路周辺に生じるＥＭＣノイズを抑制している。平滑コンデンサやスナバコンデンサとしては、一般的に積層セラミックチップコンデンサが用いられている。

近年においては、電源回路の小型化および高周波駆動化が進み、これによって回路基板が小型化していることから、積層セラミックチップコンデンサを搭載するためのスペースが不足することがある。このため、積層セラミックチップコンデンサの代わりに、回路基板に埋め込み可能な薄膜キャパシタが用いられることがある。しかしながら、薄膜キャパシタに高い電圧が印加されると容量絶縁膜が絶縁破壊し、これによってショート不良が生じるおそれがあった。

薄膜キャパシタに関するものではないが、特許文献１及び２には、スリットによって容量電極を複数のエリアに区画し、隣接するエリアをヒューズ領域によって接続することにより、容量絶縁膜の絶縁破壊によるショート不良を自己修復可能なフィルムコンデンサが開示されている。

特開２００９－９４５４３号公報 特開２０１３－２１９３０５号公報

しかしながら、フィルムコンデンサとは異なり、回路基板に埋め込んで使用される薄膜キャパシタはＥＳＲ（等価直列抵抗）の低減が求められることや、基板との密着性の観点から、容量電極の材料としてはＣｕなど電気抵抗率の低い金属材料を用いる必要がある。このため、特許文献１及び２に記載された手法をそのまま薄膜キャパシタに適用しても、低抵抗なＣｕからなるヒューズ領域が溶断せず、自己修復されないおそれがあった。

したがって、本発明は、容量絶縁膜の絶縁破壊によるショート不良を自己修復可能な薄膜キャパシタを提供することを目的とする。

本発明による薄膜キャパシタは、容量絶縁膜と、容量絶縁膜の一方の表面を覆う第１の容量電極と、容量絶縁膜の他方の表面を覆い、スリットによって区画された複数のキャパシタ領域および互いに隣接する２つのキャパシタ領域を相互に接続する複数のヒューズ領域とを含む第２の容量電極とを備え、第２の容量電極は、第１の導体膜と、第１の導体膜よりも電気抵抗率の低い第２の導体膜を含む複数の導体膜が積層された構造を有することを特徴とする。

本発明によれば、第２の容量電極が電気抵抗率の高い第１の導体膜を含んでいることから、その分、電気抵抗率の低い第２の導体膜の膜厚を薄くすることにより、ヒューズ領域の抵抗値を高めることができる。これにより、絶縁破壊によるショート不良が発生した場合、ヒューズ領域を正しく溶断させることが可能となる。

本発明において、ヒューズ領域における第２の導体膜の導体幅は、ヒューズ領域における第１の導体膜の導体幅よりも狭くても構わない。これによれば、ヒューズ領域の抵抗値がより高められることから、ヒューズ領域をより確実に溶断することが可能となる。この場合、ヒューズ領域における第２の容量電極の断面がテーパー形状を有していても構わない。これによれば、複数のマスクを用いることなく、１回のパターニングでヒューズ領域における第２の導体膜の導体幅を第１の導体膜の導体幅よりも狭くすることが可能となる。

本発明において、ヒューズ領域における第２の導体膜の導体厚は、キャパシタ領域における第２の導体膜の導体厚よりも薄くても構わないし、第２の導体膜がヒューズ領域において選択的に除去されていても構わない。これによれば、ヒューズ領域の抵抗値がより高められることから、ヒューズ領域をより確実に溶断することが可能となる。

本発明において、第１の導体膜は、容量絶縁膜と第２の導体膜の間に位置し、ヒューズ領域における第２の導体膜の導体厚は、ヒューズ領域における第１の導体膜の導体厚よりも厚くても構わない。これによれば、薄膜キャパシタを回路基板に埋め込んだ場合、回路基板内のビア導体が電気抵抗率の低い第２の導体膜と接することから、第２の容量電極を複数のキャパシタ領域に区画したことによる薄膜キャパシタのＥＳＲの増加を抑えることが可能となる。

本発明において、第２の導体膜がＣｕからなるものであっても構わない。これによれば、良好なＥＳＲ特性を得ることが可能となる。

このように、本発明によれば、容量絶縁膜の絶縁破壊によるショート不良を自己修復可能な薄膜キャパシタを提供することが可能となる。

図１は、本発明の一実施形態による薄膜キャパシタ１の構造を説明するための略平面図である。 図２は、図１に示すＡ－Ａ線に沿ったｘｚ断面図である。 図３は、図１に示す領域Ｂのｘｚ断面図である。 図４は、自己修復された状態における薄膜キャパシタ１の構造を示す略平面図である。 図５は、第１の変形例によるヒューズ領域３０Ｆの形状を説明するためのｘｚ断面図である。 図６は、第２の変形例によるヒューズ領域３０Ｆの形状を説明するためのｘｚ断面図である。 図７は、第３の変形例によるヒューズ領域３０Ｆの形状を説明するためのｙｚ断面図である。 図８（ａ），（ｂ）は、それぞれ第４の変形例によるヒューズ領域３０Ｆの形状を説明するためのｙｚ断面図及びｘｚ断面図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

図１は、本発明の一実施形態による薄膜キャパシタ１の構造を説明するための略平面図である。また、図２は図１に示すＡ－Ａ線に沿ったｘｚ断面図、図３は図１に示す領域Ｂのｘｚ断面図である。後述する図５～図８も図１に示す領域Ｂの断面を示している。

本実施形態による薄膜キャパシタ１は、スイッチング素子が搭載される回路基板に埋め込むことによって平滑コンデンサやスナバコンデンサとして使用される薄型デバイスであり、図１～図３に示すように、容量絶縁膜１０と、容量絶縁膜１０の下面１１を覆う下部容量電極２０と、容量絶縁膜１０の上面１２を覆う上部容量電極３０とを備えている。上下の表記は作製時における上下方向を意味し、実装時における実装方向は任意である。したがって、下部容量電極２０を上側、上部容量電極３０を下側にして回路基板に埋め込んでも構わない。後述するように、本実施形態による薄膜キャパシタ１は絶縁破壊によるショート不良を自己修復する機能を有している。このため、一般的な薄膜キャパシタに比べて高電圧が印加される用途に用いることが好適である。

容量絶縁膜１０の材料及び厚さについては特に限定されないが、一般的な薄膜キャパシタに用いられる容量絶縁膜よりも高耐圧な材料及び厚さとすることが可能である。下部容量電極２０の材料及び厚さについても特に限定されず、ＥＳＲ低減の観点からは、下部容量電極２０の材料として電気抵抗率の低いＣｕを用いることが好ましい。

図１に示すように、上部容量電極３０は、スリットＳＬによって区画された複数のキャパシタ領域３０Ｃに区画されている。スリットＳＬは、上部容量電極３０が除去された領域であり、これによりスリットＳＬからは容量絶縁膜１０が露出している。スリットＳＬはｘ方向及びｙ方向に断続的に延在しており、これにより、ｘ方向及びｙ方向に隣接する２つのキャパシタ領域３０Ｃは、ヒューズ領域３０Ｆを介して相互に接続される。ヒューズ領域３０Ｆは、スリットＳＬが分断された領域に位置する上部容量電極３０の一部である。

上部容量電極３０は、単層構造ではなく、図２及び図３に示すように、導体膜３１，３２が積層された構造を有している。導体膜３１，３２の上下位置については特に限定されないが、本実施形態においては、導体膜３１が容量絶縁膜１０と接するよう下側に位置している。導体膜３１，３２の材料についても特に限定されないが、少なくとも、導体膜３１を構成する導電材料の電気抵抗率は、導体膜３２を構成する導電材料の電気抵抗率よりも高い必要がある。特に限定されるものではないが、導体膜３２の厚さＴ２は導体膜３１の厚さＴ１よりも厚く、これにより、導体膜３２は上部容量電極３０の大部分を構成する。導体膜３２の材料としては、抵抗値の低いＣｕを用いることによりＥＳＲを低減することができる。

一方、導体膜３１はヒューズ領域３０Ｆを高抵抗化させる役割を果たし、その材料としては、上述の通り、導体膜３１を構成する導電材料よりも電気抵抗率の高い導電材料が用いられる。これにより、上部容量電極３０の厚さが同じであれば、上部容量電極３０の全てを導体膜３２によって構成する場合と比べ、ヒューズ領域３０Ｆの抵抗値を高めることが可能となる。導体膜３２がＣｕからなる場合、導体膜３１の具体的な材料としては、Ａｌ，Ｗ，Ｍｏ，Ｎｉ，Ｐｔ，Ｆｅ，Ｃｒ，Ｎｂ，Ｉｎ，Ｒｈ，Ｃｏ，Ｐｄ，Ｔｉ又はこれらの合金を用いることができる。導体膜３１の厚さＴ１については、薄すぎるとヒューズ領域３０Ｆがほとんど高抵抗化しないため、少なくとも導体膜３２の厚さＴ２の１／５００以上であることが好ましい。

このような構造を有する薄膜キャパシタ１の実使用時において、符号Ｓで示す位置の容量絶縁膜１０が絶縁破壊し、下部容量電極２０と上部容量電極３０がショートした場合、ショート位置におけるキャパシタ領域３０Ｃに大電流が流れる。この大電流は、当該キャパシタ領域３０Ｃに設けられたヒューズ領域３０Ｆを介して流れる。ここで、ヒューズ領域３０Ｆにおける上部容量電極３０の導体幅は、スリットＳＬにより大幅に絞られていることから、ヒューズ領域３０Ｆが大きく発熱し溶断する。これにより、図４に示すように、ショート不良が生じたキャパシタ領域３０Ｃａが他のキャパシタ領域３０Ｃから電気的に分離される。その結果、ショート不良が生じたキャパシタ領域３０Ｃａは容量電極として機能しなくなるが、他のキャパシタ領域３０Ｃは正常に機能することから、薄膜キャパシタ１の全体が自己修復される。

このように、本実施形態による薄膜キャパシタ１は、スリットＳＬによって区画された上部容量電極３０が２層の導体膜３１，３２によって構成され、このうち導体膜３１の電気抵抗率が高いことから、上部容量電極３０の全体を導体膜３２によって構成した場合と比べ、ショート不良発生時にヒューズ領域３０Ｆを確実に溶断することが可能となる。これにより、信頼性に優れた薄膜キャパシタ１を提供することが可能となる。しかも、電気抵抗率の高い導体膜３１が容量絶縁膜１０と導体膜３２の間に位置し、電気抵抗率の低い導体膜３２が最表面を構成していることから、薄膜キャパシタ１を回路基板に埋め込んだ場合、回路基板内のビア導体が電気抵抗率の低い導体膜３２と接する。このため、上部容量電極３０を複数のキャパシタ領域３０Ｃに区画したことによるＥＳＲの増加が抑えられる。

図５は、第１の変形例によるヒューズ領域３０Ｆの形状を説明するためのｘｚ断面図である。

図５に示す例では、ヒューズ領域３０Ｆにおける導体膜３１の導体幅Ｗ１よりも、ヒューズ領域３０Ｆにおける導体膜３２の導体幅Ｗ２の方が狭い。導体幅Ｗ１，Ｗ２とは、ｘｚ断面においてはｘ方向における幅、ｙｚ断面においてはｙ方向における幅であり、ショート不良が発生した場合に流れる電流方向に対して垂直な方向における幅である。このように、ヒューズ領域３０Ｆにおける導体膜３２の導体幅Ｗ２を狭くすれば、ヒューズ領域３０Ｆの抵抗値が高くなることから、ショート不良発生時にヒューズ領域３０Ｆをより確実に溶断することが可能となる。ヒューズ領域３０Ｆを図５に示す形状に加工する方法としては、導体膜３１，３２をそれぞれ異なるマスクを用いてパターニングする方法の他、単一のマスクを用い、導体膜３１よりも導体膜３２に対するエッチングレートが高い条件でパターニングする方法が挙げられる。

図６は、第２の変形例によるヒューズ領域３０Ｆの形状を説明するためのｘｚ断面図である。

図６に示す例では、ヒューズ領域３０Ｆにおける導体膜３１，３２の断面がテーパー形状を有している。つまり、ヒューズ領域３０Ｆにおける上部容量電極３０の導体幅は、容量絶縁膜１０と接する導体膜３１下面から、導体膜３２の上面に向けて、徐々に狭くなる形状を有している。このようなテーパー形状とすることにより、導体幅Ｗ２を導体幅Ｗ１よりも狭くすることができる。ヒューズ領域３０Ｆにおける導体膜３１，３２の断面がテーパー形状である場合、導体幅Ｗ１，Ｗ２は、導体膜３１，３２の厚さ方向における中間位置における幅によって定義される。ヒューズ領域３０Ｆを図６に示す形状に加工する方法としては、単一のマスクを用いて等方性の高いエッチング条件でパターニングする方法が挙げられる。

図７は、第３の変形例によるヒューズ領域３０Ｆの形状を説明するためのｙｚ断面図である。

図７に示す例では、ヒューズ領域３０Ｆにおける導体膜３２の導体厚Ｔ２ｆがキャパシタ領域３０Ｃにおける導体膜３２の導体厚Ｔ２ｃよりも薄くなっている。これによれば、ヒューズ領域３０Ｆの抵抗値がより高められることから、ショート不良発生時にヒューズ領域３０Ｆを確実に溶断することが可能となる。

図８（ａ），（ｂ）は、それぞれ第４の変形例によるヒューズ領域３０Ｆの形状を説明するためのｙｚ断面図及びｘｚ断面図である。

図８に示す例では、導体膜３２がヒューズ領域３０Ｆにおいて選択的に除去されている。これによれば、ヒューズ領域の抵抗値がよりいっそう高められることから、ヒューズ領域をよりいっそう確実に溶断することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態においては、上部容量電極３０が２層の導体膜３１，３２が積層された構造を有しているが、３層以上の導体膜が積層された構造であっても構わない。

１ 薄膜キャパシタ
１０ 容量絶縁膜
１１ 容量絶縁膜の下面
１２ 容量絶縁膜の上面
２０ 下部容量電極
３０ 上部容量電極
３０Ｃ キャパシタ領域
３０Ｃａ 分離されたキャパシタ領域
３０Ｆ ヒューズ領域
３１，３２ 導体膜
Ｓ ショート不良の発生箇所
ＳＬ スリット

Claims (3)

1. 容量絶縁膜と、
   前記容量絶縁膜の一方の表面を覆う第１の容量電極と、
   前記容量絶縁膜の他方の表面を覆い、スリットによって区画された複数のキャパシタ領域と、互いに隣接する２つの前記キャパシタ領域を相互に接続する複数のヒューズ領域とを含む第２の容量電極と、を備え、
   前記第２の容量電極は、前記容量絶縁膜と接する第１の導体膜と、最表面を構成し、前記第１の導体膜よりも電気抵抗率の低い第２の導体膜を含む複数の導体膜が積層された構造を有し、
   前記第２の導体膜がＣｕからなり、
   前記ヒューズ領域における前記第２の導体膜の導体厚は、前記キャパシタ領域における前記第２の導体膜の導体厚よりも薄いことを特徴とする薄膜キャパシタ。
2. 前記ヒューズ領域における前記第２の導体膜の導体幅は、前記ヒューズ領域における前記第１の導体膜の導体幅よりも狭いことを特徴とする請求項１に記載の薄膜キャパシタ。
3. 前記ヒューズ領域においては、前記第２の容量電極の断面がテーパー形状を有していることを特徴とする請求項２に記載の薄膜キャパシタ。

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