JP7408886B2 - 半導体素子搭載用基板 - Google Patents
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Description
本発明は、一方の面側に半導体素子を搭載して樹脂封止し、他方の面側からエッチング加工を施して外部接続部を備えた端子を独立させる半導体パッケージに用いられる半導体素子搭載用基板に関する。
携帯機器向けを中心として半導体パッケージの小型化が進み、半導体パッケージの下側に外部接続部を有する製品が増加している。そしてそのような半導体パッケージを製造するための半導体素子搭載用基板が提案されている。
例えば、特許文献１には、金属板の一方の面側にハーフエッチング加工を施すことによって窪み部が形成され、窪み部によって区画された柱状部の上面に内部接続用めっき層が形成された、半導体素子と電気的接続をするための内部接続部を備え、金属板の他方の面側の上面に外部接続用めっき層が形成された、外部基板と電気的接続をするための外部接続部を備えた半導体素子搭載用基板が開示されている。
このような半導体素子搭載用基板を用いた半導体パッケージの製造では、半導体素子搭載用基板の一方の面側に半導体素子を搭載し、半導体素子搭載用基板の一方の面側から封止樹脂により樹脂封止を行う。その後、半導体素子搭載用基板の他方の面側から外部接続用めっき層をマスクとしたエッチング加工を施し、外部接続部を備えた端子を夫々独立させている。
金属板の一方の面側に、窪み部により区画された柱状の内部接続部を備え、他方の面側に外部接続用めっき層が形成された外部接続部を備えた半導体素子搭載用基板は、半導体パッケージの製造工程において他方の面側からの外部接続用めっき層をマスクとしたエッチング加工により外部接続部を備えた端子を独立させる際に、エッチング量の過不足に起因した、製品品質の問題が生じ易い。
夫々の外部接続部を備えた端子は独立させる必要があることから、エッチング不足による端子同士の連結を防止するために、エッチング時間を長くする等、エッチング量を増やしてエッチング加工を施すことが多い。
しかし、外部接続部を備えた端子を独立させるためにエッチング量を増やしてエッチング加工を施すことにより、外部接続用めっき層の直下の基材に対する横方向のエッチング加工が進み、端子が外部接続用めっき層よりも細くなり、外部接続部の設計サイズを確保できない等の問題が生じていた。
しかし、外部接続部を備えた端子を独立させるためにエッチング量を増やしてエッチング加工を施すことにより、外部接続用めっき層の直下の基材に対する横方向のエッチング加工が進み、端子が外部接続用めっき層よりも細くなり、外部接続部の設計サイズを確保できない等の問題が生じていた。
本発明は、上記従来の課題を鑑みてなされたものであり、半導体パッケージの製造工程において、半導体素子搭載用基板の他方の面側からのエッチング加工により外部接続部を備えた端子を独立させたときの端子の細りを抑えることが可能な半導体素子搭載用基板を提供することを目的とする。
上記目的を達成するため、本発明による半導体素子搭載用基板は、金属板の他方の面側に外部接続用めっき層が形成された外部接続部を備え、半導体パッケージの製造工程において前記金属板の他方の面側に形成されためっき層をエッチングマスクとしたエッチング加工により前記外部接続部を備えた端子を独立させるために用いられる半導体素子搭載用基板であって、前記金属板の他方の面側には、前記外部接続部の輪郭に沿う凹部が形成され、前記凹部の内面には、所定のめっき層が形成されていることを特徴としている。
また、本発明の半導体素子搭載用基板においては、前記凹部は、幅０．０１～０．０８ｍｍ、深さ０．０１～０．１ｍｍで形成されているのが好ましい。
また、本発明の半導体素子搭載用基板においては、前記凹部の内面には、前記外部接続用めっき層と同じ層構造のめっき層が形成されているのが好ましい。
また、本発明の半導体素子搭載用基板においては、前記金属板の一方の面側に窪み部により区画された柱状の内部接続部を備えているのが好ましい。
また、本発明の半導体素子搭載用基板においては、前記内部接続部の上面に内部接続用めっき層が形成されているのが好ましい。
本発明によれば、半導体パッケージの製造工程において、半導体素子搭載用基板の他方の面側からのエッチング加工により外部接続部を備えた端子を独立させたときの端子の細りを抑えることが可能な半導体素子搭載用基板が得られる。
本発明の実施形態の説明に先立ち、本発明を導出するに至った経緯、及び本発明の作用効果について説明する。
特許文献１に開示されている、従来の半導体素子搭載用基板５１は、例えば、図４に示すように、金属板１０の一方の面側に、窪み部１２により区画された柱状の内部接続部１１を有し、金属板１０の他方の面側に外部接続部１３を有している。
窪み部１２は、金属板１０の一方の面をハーフエッチング加工することにより形成されている。
内部接続部１１は、半導体素子と電気的接続をするための部位である。好ましくは、内部接続部１１の上面には、内部接続用めっき層１１ａが形成されている。
外部接続部１３は、外部基板と電気的接続をするための部位である。外部接続部１３の面上には、外部接続用めっき層１３ａが形成されている。
特許文献１に開示されている、従来の半導体素子搭載用基板５１は、例えば、図４に示すように、金属板１０の一方の面側に、窪み部１２により区画された柱状の内部接続部１１を有し、金属板１０の他方の面側に外部接続部１３を有している。
窪み部１２は、金属板１０の一方の面をハーフエッチング加工することにより形成されている。
内部接続部１１は、半導体素子と電気的接続をするための部位である。好ましくは、内部接続部１１の上面には、内部接続用めっき層１１ａが形成されている。
外部接続部１３は、外部基板と電気的接続をするための部位である。外部接続部１３の面上には、外部接続用めっき層１３ａが形成されている。
図４に示す半導体素子搭載用基板５１を用いた半導体パッケージの製造では、半導体素子搭載用基板５１の一方の面側に半導体素子を搭載し、内部接続部１１と半導体素子の電極とを電気的に接続後、一方の面側に樹脂封止を施す。
次いで、半導体素子搭載用基板５１の他方の面側からの外部接続用めっき層１３ａをマスクとしたエッチング加工により、図５に示すように、外部接続部１３を備えた端子１５を独立させる。図５中、２０は封止樹脂である。
次いで、半導体素子搭載用基板５１の他方の面側からの外部接続用めっき層１３ａをマスクとしたエッチング加工により、図５に示すように、外部接続部１３を備えた端子１５を独立させる。図５中、２０は封止樹脂である。
このとき、外部接続用めっき層１３ａの直下の基材に対する横方向のエッチング加工が進行して端子１５が細くなり、外部接続用めっき層１３ａの縁部が横方向に大きく突出し易い。この縁部の突出は、一般的なウォータージェット処理やウェットブラスト処理等によって除去できるが、横方向に突出した外部接続用めっき層１３ａの縁部の突出を除去すると、外部接続部１３が設計サイズよりも小さくなり、半導体パッケージの製品としての信頼性が損なわれてしまう。
他方、外部接続部１３の周囲の除去対象となっている箇所の基材に対するエッチング量を抑えると、基材残りが生じ、各端子１５が繋がったまま独立しない等の不具合を生じる虞がある。
外部接続部１３の周囲の除去対象となっている箇所の基材残りを生じさせず、かつ、端子１５が外部接続用めっき層１３ａよりも細くならないように、エッチング加工を施すには、エッチング液の濃度や温度等についての厳格なエッチング加工工程の管理が必要となるが、そのような管理は、半導体パッケージ製造業者の作業負担を増大させてしまう。
小型化する半導体パッケージにおいては、半導体パッケージ製造業者の作業負担を極力軽減する必要性が高くなっている。
小型化する半導体パッケージにおいては、半導体パッケージ製造業者の作業負担を極力軽減する必要性が高くなっている。
半導体パッケージ製造業者の作業負担を極力軽減しながら、他方の面側からのエッチング加工により端子１５が細くなることによって、外部接続部１３が設計サイズよりも小さくならないようにするための方策としては、エッチング加工の際のマスクとなる外部接続用めっき層１３ａを大きくすることが考えられる。
しかし、横方向に突出した外部接続用めっき層１３ａの縁部の突出を除去したときに、外部接続部１３が設計サイズとなるように、エッチング加工することは極めて難しく、却って、半導体パッケージ製造業者の作業負担を増大させてしまう。
また、半導体パッケージには小型化が要求されており、半導体パッケージにおける外部接続部１３と接続する外部基板の端子接続領域は予め所定規格に設計されている。このため、半導体素子搭載用基板５１における外部接続部１３の設計サイズを大きくすることは困難である。
しかし、横方向に突出した外部接続用めっき層１３ａの縁部の突出を除去したときに、外部接続部１３が設計サイズとなるように、エッチング加工することは極めて難しく、却って、半導体パッケージ製造業者の作業負担を増大させてしまう。
また、半導体パッケージには小型化が要求されており、半導体パッケージにおける外部接続部１３と接続する外部基板の端子接続領域は予め所定規格に設計されている。このため、半導体素子搭載用基板５１における外部接続部１３の設計サイズを大きくすることは困難である。
これらの問題を鑑み、本発明者は、半導体素子搭載用基板の他方の面側からのエッチング加工により外部接続部を備えた端子を独立させたときの端子の細りを抑えることのできる方策について、様々な試行錯誤及び考察検討を重ねた末に、本発明を導出するに至った。
本発明の半導体素子搭載用基板は、金属板の他方の面側に外部接続用めっき層が形成された外部接続部を備え、半導体パッケージの製造工程において金属板の他方の面側に形成されためっき層をエッチングマスクとしたエッチング加工により外部接続部を備えた端子を独立させるために用いられる半導体素子搭載用基板であって、金属板の他方の面側には、外部接続部の輪郭に沿う凹部が形成され、凹部の内面には、所定のめっき層が形成されている。
本発明の半導体素子搭載用基板のように、金属板の他方の面側には、外部接続部の輪郭に沿う凹部が形成され、凹部の内面には、所定のめっき層が形成された構成にすれば、半導体パッケージの製造工程における半導体素子搭載用基板の他方の面側からのエッチング加工により外部接続部を備えた端子を独立させるときにおいて、基材に対する縦方向のエッチング加工が凹部の底面の深さに到達するまでの間、外部接続部の輪郭に沿う凹部の内面に形成されためっき層により、外部接続用めっき層の直下側への横方向のエッチング加工が阻止される。基材に対する縦方向のエッチング加工が凹部の底面の深さに到達後は、外部接続用めっき層の直下側への横方向のエッチング加工も進行するが、外部接続部の輪郭に沿う凹部の内面に形成されためっき層により外部接続用めっき層の直下側への横方向のエッチング加工が阻止されていた分、外部接続用めっき層の直下の基材側への横方向のエッチング加工の進行が遅くなり、端子を独立させたときに、横方向のエッチング加工が外部接続用めっき層の直下の基材にまで到達させずに済む。なお、横方向のエッチング加工が外部接続用めっき層の直下の基材にまで到達させずに済むことによって、外部接続部を備えた端子の大きさが、外部接続部よりも大きくなるが外部接続部に沿う凹部により、外部接続部が設計サイズよりも大きくなることはない。
また、横方向のエッチング加工が外部接続用めっき層の直下の基材にまで到達しても、端子の細りを製品規格の許容範囲内に抑えることができる。
その結果、外部接続部を備えた端子の細りを防止でき、外部接続部の設計サイズを確保できる。
また、横方向のエッチング加工が外部接続用めっき層の直下の基材にまで到達しても、端子の細りを製品規格の許容範囲内に抑えることができる。
その結果、外部接続部を備えた端子の細りを防止でき、外部接続部の設計サイズを確保できる。
なお、本発明の半導体素子搭載用基板においては、好ましくは、外部接続部の輪郭に沿う凹部は、幅０．０１～０．０８ｍｍ、深さ０．０１～０．１ｍｍで形成されている。
このように凹部を形成すれば、半導体素子搭載用基板の他方の面側からのエッチング加工により外部接続部を備えた端子を独立させたときの端子の細りを抑え、外部接続部の設計サイズを確保し易くなる。
なお、更に好ましくは、外部接続部の輪郭に沿う凹部は、幅０．０４ｍｍ、深さ０．０６ｍｍで形成されているのがよい。
このように凹部を形成すれば、半導体素子搭載用基板の他方の面側からのエッチング加工により外部接続部を備えた端子を独立させたときの端子の細りを抑え、外部接続部の設計サイズを確保し易くなる。
なお、更に好ましくは、外部接続部の輪郭に沿う凹部は、幅０．０４ｍｍ、深さ０．０６ｍｍで形成されているのがよい。
また、本発明の半導体素子搭載用基板においては、好ましくは、外部接続部の輪郭に沿う凹部の内面には、外部接続用めっき層と同じ層構造のめっき層が形成されている。
このようにすれば、半導体素子搭載用基板の製造工程において、外部接続部の輪郭に沿う凹部の内面に形成するめっき層を、外部接続用めっき層と同時に形成することができ、めっき層形成のための作業効率が良くなる。
このようにすれば、半導体素子搭載用基板の製造工程において、外部接続部の輪郭に沿う凹部の内面に形成するめっき層を、外部接続用めっき層と同時に形成することができ、めっき層形成のための作業効率が良くなる。
以下、図面を参照して、本発明の実施形態の説明を行う。なお、便宜上、図４を用いて説明した従来の半導体素子搭載用基板と構成が異なる部位に重点をおいて説明することとし、構成が同じ部位には同じ符号を付して説明を簡略化又は省略する。
第１実施形態
本実施形態の半導体素子搭載用基板１は、金属板１０における他方の面側に個々の外部接続部１３の輪郭に沿う凹部１４を備えている。
凹部１４は、幅０．０１～０．０８ｍｍ（好ましくは概ね０．０４ｍｍ）、深さ０．０１～０．１ｍｍ（好ましくは概ね０．０６ｍｍ）で形成されている。
凹部１４の内面には、外部接続用めっき層１３ａと同じ層構造のめっき層１４ａが形成されている。
なお、内部接続部１１の上面には、内部接続用めっき層１１ａが形成されているのが好ましい。
内部接続用めっき層１１ａ、外部接続用めっき層１３ａ及び凹部１４の内面のめっき層１４ａは、例えば、厚さ０．４～３μｍのニッケルめっき層、厚さ０．０３～０．２μｍのパラジウムめっき層、厚さ０．００３～０．１μｍの金めっき層を、順に積層しためっき層で構成されている。
その他の構成は、図４に示した半導体素子搭載用基板５１におけるものと略同じである。
本実施形態の半導体素子搭載用基板１は、金属板１０における他方の面側に個々の外部接続部１３の輪郭に沿う凹部１４を備えている。
凹部１４は、幅０．０１～０．０８ｍｍ（好ましくは概ね０．０４ｍｍ）、深さ０．０１～０．１ｍｍ（好ましくは概ね０．０６ｍｍ）で形成されている。
凹部１４の内面には、外部接続用めっき層１３ａと同じ層構造のめっき層１４ａが形成されている。
なお、内部接続部１１の上面には、内部接続用めっき層１１ａが形成されているのが好ましい。
内部接続用めっき層１１ａ、外部接続用めっき層１３ａ及び凹部１４の内面のめっき層１４ａは、例えば、厚さ０．４～３μｍのニッケルめっき層、厚さ０．０３～０．２μｍのパラジウムめっき層、厚さ０．００３～０．１μｍの金めっき層を、順に積層しためっき層で構成されている。
その他の構成は、図４に示した半導体素子搭載用基板５１におけるものと略同じである。
次に、図１のように構成された本実施形態の半導体素子搭載用基板１の製造方法について、図２を用いて説明する。
本実施形態の半導体素子搭載用基板１の製造工程では、まず、厚さが概ね０．１～０．２５ｍｍの銅または銅合金の金属板１０を準備し、金属板１０の一方の面側に全面を覆う第１のレジストマスク３１を形成するとともに、金属板１０の他方の面側に個々の外部接続部１３の輪郭に沿う部位に対応する部分が所定の幅で開口し、該開口以外の部分が金属板１０の他方の面を覆う第１のレジストマスク３１を形成する（図２(a)～図２(c)参照）。
次に、第１のレジストマスク３１の開口から露出する部位にハーフエッチング加工を施し、幅０．０１～０．０８ｍｍ、深さ０．０１～０．１ｍｍの凹部１４を形成する（図２(d)参照）。
次に、金属板１０の両面に形成された第１のレジストマスク３１を除去する（図２(e)参照）。
次に、金属板１０の一方の面側に、内部接続用めっき層１１に対応する部分が開口し、該開口以外の部分が金属板１０の一方の面を覆う第２のレジストマスク３２を形成するとともに、金属板１０の他方の面側に、凹部１４及び凹部１４に囲まれた内側部位（外部接続部１３）に対応する部分が開口し、該開口以外の部分が金属板１０の他方の面を覆う第２のレジストマスク３２を形成する（図２(f)、図２(g)参照）。
次に、第２のレジストマスク３２の開口から露出する部位に、ニッケルめっきを厚さ０．４～３μｍ、パラジウムめっきを厚さ０．０３～０．２μｍ、金めっきを厚さ０．００３～０．１μｍ、順に施し、金属板１０の一方の面側に内部接続用めっき層１１ａを形成するとともに、金属板１０の他方の面側に外部接続用めっき層１３ａ、凹部１４の内面のめっき層１４ａを形成する（図２(h)参照）。
次に、金属板１０の両面に形成された第２のレジストマスク３２を除去する（図２(i)参照）。
本実施形態の半導体素子搭載用基板１の製造工程では、まず、厚さが概ね０．１～０．２５ｍｍの銅または銅合金の金属板１０を準備し、金属板１０の一方の面側に全面を覆う第１のレジストマスク３１を形成するとともに、金属板１０の他方の面側に個々の外部接続部１３の輪郭に沿う部位に対応する部分が所定の幅で開口し、該開口以外の部分が金属板１０の他方の面を覆う第１のレジストマスク３１を形成する（図２(a)～図２(c)参照）。
次に、第１のレジストマスク３１の開口から露出する部位にハーフエッチング加工を施し、幅０．０１～０．０８ｍｍ、深さ０．０１～０．１ｍｍの凹部１４を形成する（図２(d)参照）。
次に、金属板１０の両面に形成された第１のレジストマスク３１を除去する（図２(e)参照）。
次に、金属板１０の一方の面側に、内部接続用めっき層１１に対応する部分が開口し、該開口以外の部分が金属板１０の一方の面を覆う第２のレジストマスク３２を形成するとともに、金属板１０の他方の面側に、凹部１４及び凹部１４に囲まれた内側部位（外部接続部１３）に対応する部分が開口し、該開口以外の部分が金属板１０の他方の面を覆う第２のレジストマスク３２を形成する（図２(f)、図２(g)参照）。
次に、第２のレジストマスク３２の開口から露出する部位に、ニッケルめっきを厚さ０．４～３μｍ、パラジウムめっきを厚さ０．０３～０．２μｍ、金めっきを厚さ０．００３～０．１μｍ、順に施し、金属板１０の一方の面側に内部接続用めっき層１１ａを形成するとともに、金属板１０の他方の面側に外部接続用めっき層１３ａ、凹部１４の内面のめっき層１４ａを形成する（図２(h)参照）。
次に、金属板１０の両面に形成された第２のレジストマスク３２を除去する（図２(i)参照）。
次に、金属板１０の一方の面側に、窪み部１２に対応する部分が開口し、内部接続用めっき層１１ａを覆う第３のレジストマスク３３を形成するとともに、金属板１０の他方の面側に、全面を覆う第３のレジストマスク３３を形成する（図２(j)、図２(k)参照）。
次に、第３のレジストマスク３３の開口から露出する部位にハーフエッチング加工を施し、窪み部１２を形成することで、柱状の内部接続部１１を区画する（図２(l)参照）。
次に、金属板１０の両面に形成された第３のレジストマスク３３を除去する（図２(m)参照）。
これらの工程により、本実施形態の半導体素子搭載用基板１が得られる。
次に、第３のレジストマスク３３の開口から露出する部位にハーフエッチング加工を施し、窪み部１２を形成することで、柱状の内部接続部１１を区画する（図２(l)参照）。
次に、金属板１０の両面に形成された第３のレジストマスク３３を除去する（図２(m)参照）。
これらの工程により、本実施形態の半導体素子搭載用基板１が得られる。
本実施形態の半導体素子搭載用基板を用いた半導体パッケージの製造では、半導体素子搭載用基板１の一方の面側に半導体素子を搭載し、内部接続部１１と半導体素子の電極とを電気的に接続後、一方の面側に樹脂封止を施す。
次いで、外部接続部１３を備えた端子１５を独立させるためにエッチング加工を行う。なお、半導体素子搭載用基板１の一方の面側は、先に形成した封止樹脂によりマスクされるためエッチング加工されないが、他方の面側は、外部接続用めっき層１３ａ及びめっき層１４ａによりマスクされずに露出した部位の金属板（半導体素子搭載用基板１の基材）がエッチング加工されて、図３に示すように外部接続部１３を備えた端子１５が独立する。
このエッチング加工においては、半導体素子搭載用基板１の他方の面側に形成した凹部１４の内面にはめっき層１４ａが形成されているため、外部接続部１３及びその周囲を、凹部１４の幅の分、マスクする面積が大きくなっためっき層（外部接続用めっき層１３ａ及びめっき層１４ａ）でマスクしてエッチング加工がスタートする。そして、基材に対する縦方向のエッチング加工が凹部１４の底面の深さに到達するまでの間、めっき層１４ａにより、外部接続用めっき層１３ａの直下側への横方向のエッチング加工が阻止される。基材に対する縦方向のエッチング加工が凹部１４の底面の深さに到達後は、外部接続用めっき層１３ａの直下側への横方向のエッチング加工がスタートする。そして、外部接続部１３を備えた端子１５を独立させるのに必要な深さまでエッチング加工を施すことで、外部接続部１３を備えた端子１５が独立する。このとき、凹部１４の直下の基材に対する横方向のエッチング加工も進むが、凹部１４の内面に形成されためっき層１４ａにより外部接続用めっき層１３ａの直下側への横方向のエッチング加工が阻止されていた分、外部接続用めっき層１３ａの直下の基材側への横方向のエッチング加工の進行が遅くなり、外部接続用めっき層１３ａの直下の基材にまでは到達しない。その結果、外部接続部１３を備えた端子１５の細りが防止される。
その後、めっき層１４ａにおける、基材から横方向に突出した部分は、従来と同様、一般的なウォータージェット処理やウェットブラスト処理等によって除去できる。
次いで、外部接続部１３を備えた端子１５を独立させるためにエッチング加工を行う。なお、半導体素子搭載用基板１の一方の面側は、先に形成した封止樹脂によりマスクされるためエッチング加工されないが、他方の面側は、外部接続用めっき層１３ａ及びめっき層１４ａによりマスクされずに露出した部位の金属板（半導体素子搭載用基板１の基材）がエッチング加工されて、図３に示すように外部接続部１３を備えた端子１５が独立する。
このエッチング加工においては、半導体素子搭載用基板１の他方の面側に形成した凹部１４の内面にはめっき層１４ａが形成されているため、外部接続部１３及びその周囲を、凹部１４の幅の分、マスクする面積が大きくなっためっき層（外部接続用めっき層１３ａ及びめっき層１４ａ）でマスクしてエッチング加工がスタートする。そして、基材に対する縦方向のエッチング加工が凹部１４の底面の深さに到達するまでの間、めっき層１４ａにより、外部接続用めっき層１３ａの直下側への横方向のエッチング加工が阻止される。基材に対する縦方向のエッチング加工が凹部１４の底面の深さに到達後は、外部接続用めっき層１３ａの直下側への横方向のエッチング加工がスタートする。そして、外部接続部１３を備えた端子１５を独立させるのに必要な深さまでエッチング加工を施すことで、外部接続部１３を備えた端子１５が独立する。このとき、凹部１４の直下の基材に対する横方向のエッチング加工も進むが、凹部１４の内面に形成されためっき層１４ａにより外部接続用めっき層１３ａの直下側への横方向のエッチング加工が阻止されていた分、外部接続用めっき層１３ａの直下の基材側への横方向のエッチング加工の進行が遅くなり、外部接続用めっき層１３ａの直下の基材にまでは到達しない。その結果、外部接続部１３を備えた端子１５の細りが防止される。
その後、めっき層１４ａにおける、基材から横方向に突出した部分は、従来と同様、一般的なウォータージェット処理やウェットブラスト処理等によって除去できる。
試料１～６
厚さ０.２ｍｍの帯状銅材からなる金属板１０を準備し、金属板１０の両面にドライフィルムレジストをラミネートして第１のレジスト層Ｒ１を形成し、次に、所定のパターンが描画されたガラスマスクを用いて、両面の第１のレジスト層を露光・現像することで、金属板１０の一方の面側に全面を覆う第１のレジストマスク３１を形成するとともに、金属板１０の他方の面側に個々の外部接続部の輪郭φ０．２１ｍｍに沿う位置から幅０．０１～０．０８ｍｍ、深さ０．０１～０．１０ｍｍの凹部１４に対応する部分が開口した第１のレジストマスク３１を形成した（図２(a)～図２(c)参照）。
次に、塩化第二銅液を用いて、第１のレジストマスク３１の開口から露出する部位にハーフエッチング加工を施し、第１のレジストマスクを除去することで次の表１に示す幅および深さ（設計値）で凹部１４が形成された試料１～６を準備した（図２(c)、図２(d)参照）。
厚さ０.２ｍｍの帯状銅材からなる金属板１０を準備し、金属板１０の両面にドライフィルムレジストをラミネートして第１のレジスト層Ｒ１を形成し、次に、所定のパターンが描画されたガラスマスクを用いて、両面の第１のレジスト層を露光・現像することで、金属板１０の一方の面側に全面を覆う第１のレジストマスク３１を形成するとともに、金属板１０の他方の面側に個々の外部接続部の輪郭φ０．２１ｍｍに沿う位置から幅０．０１～０．０８ｍｍ、深さ０．０１～０．１０ｍｍの凹部１４に対応する部分が開口した第１のレジストマスク３１を形成した（図２(a)～図２(c)参照）。
次に、塩化第二銅液を用いて、第１のレジストマスク３１の開口から露出する部位にハーフエッチング加工を施し、第１のレジストマスクを除去することで次の表１に示す幅および深さ（設計値）で凹部１４が形成された試料１～６を準備した（図２(c)、図２(d)参照）。
試料７
厚さ０.２ｍｍの帯状銅材からなる金属板１０を、従来品と同じく凹部を形成しない試料７として準備した。
厚さ０.２ｍｍの帯状銅材からなる金属板１０を、従来品と同じく凹部を形成しない試料７として準備した。
次に、試料１～７の両面にドライフィルムレジストをラミネートして第２のレジスト層Ｒ２を形成し、試料１～７の一方の面側に、個々の内部接続部１１に対応する部分が開口した第２のレジストマスク３２を形成するとともに、試料１～６の他方の面側には、個々の凹部１４及び凹部１４に囲まれた内側部位（外部接続部１３）に対応する部分が開口した第２のレジストマスク３２を形成し、試料７の他方の面側には、個々の外部接続部（設計値φ０．２１ｍｍ）に対応する部分が開口した第２のレジストマスク３２を形成した（図２(f)、図２(g)参照）。
次に、第２のレジストマスク３２の開口から露出する部位に、ニッケルめっきを設定厚さ１μｍ、パラジウムめっきを設定厚さ０．１μｍ、金めっきを設定厚さ０．０１μｍ、順に施し、内部接続用めっき層１１ａ、外部接続用めっき層１３ａ、めっき層１４ａを形成し、第２のレジストマスク３２を除去した（図２(h)、図２(i)参照）。
次に、試料１～７の両面にドライフィルムレジストをラミネートして第３のレジスト層Ｒ３を形成し、次に、所定のパターンが描画されたガラスマスクを用いて、両面の第３のレジスト層Ｒ３を露光・現像することで、試料１～７の他方の面側に、全面を覆う第３のレジストマスク３３を形成するとともに、試料１～７の一方の面側に、窪み部１２に対応する部分が開口し、内部接続用めっき層１１ａを覆う第３のレジストマスク３３を形成した（図２(j)、図２(k)参照）。
次に、塩化第二銅液を用いて、試料１～７に形成した第３のレジストマスク３３の開口から露出する部位に表２に示す深さのハーフエッチング加工を施し、窪み部１２を形成することで、柱状の内部接続部１１を区画し、第３のレジストマスク３３を除去することで試料１～７の半導体素子搭載用基板１を得た（図２(l)、図２(m)参照）。
次に、塩化第二銅液を用いて、試料１～７に形成した第３のレジストマスク３３の開口から露出する部位に表２に示す深さのハーフエッチング加工を施し、窪み部１２を形成することで、柱状の内部接続部１１を区画し、第３のレジストマスク３３を除去することで試料１～７の半導体素子搭載用基板１を得た（図２(l)、図２(m)参照）。
このようにして得た試料１～７の半導体素子搭載用基板１を用いて、試料１～６では外部接続用めっき層１３ａ及びめっき層１４ａ、試料７では外部接続用めっき層１３ａ、を夫々マスクとした、外部接続部１３を備えた端子１５を独立させるためのエッチング加工を行い、そのときの端子１５の大きさ（径）を測定した。
詳しくは、まず、半導体パッケージの製造工程における、半導体素子の搭載を省略したダミーの樹脂封止工程として、試料１～７の半導体素子搭載用基板１における内部接続部１１側の全面をモールド樹脂（封止樹脂２０）で封止した。
次に、外部接続部１３を備えた端子１５を独立させるためのエッチング加工を行った。なお、エッチング加工の深さに関しては、半導体パッケージの製造工程において、外部接続用めっき層１３ａをマスクとして一方の面側に形成した封止樹脂２０が露出するまで概ね０．０７～０．１２ｍｍの深さのエッチング加工を行うことにより、外部接続部１３を備えた端子１５を独立させている製品が多い。そこで、試料１～３と試料７は０．０８５ｍｍの深さのエッチング加工を施し、試料４～６は０．１２ｍｍの深さのエッチング加工を施して、端子１５を独立させたときの端子１５の大きさ（径）を測定した。測定結果における最小値の大きさ（径）を次の表３に示す。
詳しくは、まず、半導体パッケージの製造工程における、半導体素子の搭載を省略したダミーの樹脂封止工程として、試料１～７の半導体素子搭載用基板１における内部接続部１１側の全面をモールド樹脂（封止樹脂２０）で封止した。
次に、外部接続部１３を備えた端子１５を独立させるためのエッチング加工を行った。なお、エッチング加工の深さに関しては、半導体パッケージの製造工程において、外部接続用めっき層１３ａをマスクとして一方の面側に形成した封止樹脂２０が露出するまで概ね０．０７～０．１２ｍｍの深さのエッチング加工を行うことにより、外部接続部１３を備えた端子１５を独立させている製品が多い。そこで、試料１～３と試料７は０．０８５ｍｍの深さのエッチング加工を施し、試料４～６は０．１２ｍｍの深さのエッチング加工を施して、端子１５を独立させたときの端子１５の大きさ（径）を測定した。測定結果における最小値の大きさ（径）を次の表３に示す。
その結果、φ０．２１０ｍｍの径を有する外部接続部１３に対し、従来品である試料７の半導体素子搭載用基板１を用いて、外部接続用めっき層１３ａをマスクとしたエッチング加工により端子１５を独立させたとき、外部接続用めっき層１３ａの縁部が横方向に突出し、突出部を除去したときに端子１５は、最小値の大きさ（径）がφ０．１７０ｍｍと、外部接続部１３の大きさ（径）の設計値φ０．２１ｍｍに比べて０．０４ｍｍ程度細くなり、外部接続部１３が製品規格の許容範囲を外れてしまうことが認められた。
これに対し、試料１の半導体素子搭載用基板１を用いて、外部接続用めっき層１３ａ及びめっき層１４をマスクとしたエッチング加工により、端子１５を独立させたとき、端子１５は、最小値の大きさ（径）がφ０．１９５ｍｍとなり、外部接続部１３の大きさ（径）の設計値φ０．２１ｍｍに比べて細くはなったが、製品規格の許容範囲内（０．０２ｍｍ以内）の細りに抑えられることが認められた。
試料２～６の半導体素子搭載用基板１を用いて、外部接続用めっき層１３ａ及びめっき層１４ａをマスクとしたエッチング加工により、端子１５を独立させたとき、凹部１４の内面に形成しためっき層１４ａによって外部接続用めっき層１３ａの直下の基材側への横方向のエッチング加工が進まず、端子１５は、最小値の大きさ（径）がφ０.２１０ｍｍとなり、外部接続部１３の大きさ（径）の設計値（φ０．２１０ｍｍ）が維持されることが認められた。
これに対し、試料１の半導体素子搭載用基板１を用いて、外部接続用めっき層１３ａ及びめっき層１４をマスクとしたエッチング加工により、端子１５を独立させたとき、端子１５は、最小値の大きさ（径）がφ０．１９５ｍｍとなり、外部接続部１３の大きさ（径）の設計値φ０．２１ｍｍに比べて細くはなったが、製品規格の許容範囲内（０．０２ｍｍ以内）の細りに抑えられることが認められた。
試料２～６の半導体素子搭載用基板１を用いて、外部接続用めっき層１３ａ及びめっき層１４ａをマスクとしたエッチング加工により、端子１５を独立させたとき、凹部１４の内面に形成しためっき層１４ａによって外部接続用めっき層１３ａの直下の基材側への横方向のエッチング加工が進まず、端子１５は、最小値の大きさ（径）がφ０.２１０ｍｍとなり、外部接続部１３の大きさ（径）の設計値（φ０．２１０ｍｍ）が維持されることが認められた。
本発明の半導体素子搭載用基板は、半導体パッケージの製造において、他方の面側からのめっき層をマスクとしたエッチング加工により外部接続部を備えた端子を独立させることが求められる分野に有用である。
１ 半導体素子搭載用基板
１０ 金属板
１１ 内部接続部
１１ａ 内部接続用めっき層
１２ 窪み部
１３ 外部接続部
１３ａ 外部接続用めっき層
１４ 凹部
１４ａ 凹部の内面に形成されためっき層
１５ 端子
２０ 封止樹脂
３１ 第１のレジストマスク
３２ 第２のレジストマスク
３３ 第３のレジストマスク
５１ 半導体素子搭載用基板
Ｒ１ 第１のレジスト層
Ｒ２ 第２のレジスト層
Ｒ３ 第３のレジスト層
１０ 金属板
１１ 内部接続部
１１ａ 内部接続用めっき層
１２ 窪み部
１３ 外部接続部
１３ａ 外部接続用めっき層
１４ 凹部
１４ａ 凹部の内面に形成されためっき層
１５ 端子
２０ 封止樹脂
３１ 第１のレジストマスク
３２ 第２のレジストマスク
３３ 第３のレジストマスク
５１ 半導体素子搭載用基板
Ｒ１ 第１のレジスト層
Ｒ２ 第２のレジスト層
Ｒ３ 第３のレジスト層
Claims (5)
- 金属板の他方の面側に外部接続用めっき層が形成された外部接続部を備え、半導体パッケージの製造工程において前記金属板の他方の面側に形成されためっき層をエッチングマスクとしたエッチング加工により前記外部接続部を備えた端子を独立させるために用いられる半導体素子搭載用基板であって、
前記金属板の他方の面側には、前記外部接続部の輪郭に沿う凹部が形成され、
前記凹部の内面には、所定のめっき層が形成されていることを特徴とする半導体素子搭載用基板。 - 前記凹部は、幅０．０１～０．０８ｍｍ、深さ０．０１～０．１ｍｍで形成されていることを特徴とする請求項１に記載の半導体素子搭載用基板。
- 前記凹部の内面には、前記外部接続用めっき層と同じ層構造のめっき層が形成されていることを特徴とする請求項１または２に記載の半導体素子搭載用基板。
- 前記金属板の一方の面側に窪み部により区画された柱状の内部接続部を備えていることを特徴とする請求項１に記載の半導体素子搭載用基板。
- 前記内部接続部の上面には、内部接続用めっき層が形成されていることを特徴とする請求項４に記載の半導体素子搭載用基板。
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