JP7406417B2 - 電極構造および当該電極構造を備えた接合構造体 - Google Patents

電極構造および当該電極構造を備えた接合構造体 Download PDF

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本発明は、レーザー素子などの電子部品をサブマウントなどのセラミックス基板や金属筐体に接合する際の電極構造および当該電極構造を備えた接合構造体に関する。
レーザー素子などの電子部品をサブマウントなどの支持基板(放熱基板)に接合した接合構造体の場合、電子部品と基板との間に信頼性の高い接合が求められる。この接合としては、例えば、接合強度が高い、耐候性に優れる、アウトガスが少ない、環境にやさしい(RoHS指令の特定有害物質非含有)などの要求事項が挙げられる。このような要求事項を満たすろう材として、主に鉛フリーSn系はんだであるAuSnはんだを利用することができる。鉛フリーSn系はんだとしては、AuSnはんだのほかにもSnAgはんだやSnAgCuはんだなども候補に挙げられる。
接合構造体に利用される支持基板の一例として、レーザー素子実装用サブマウントがある(例えば、特許文献1参照。)。図6は、レーザー素子実装用サブマウントの一例を示す図である。サブマウント110は、AlN基板11の表裏面のそれぞれに電極膜としてTi膜12a、12b、Pt膜13a、13b、Au膜14a、14bがAlN基板11の表面より順に積層配置されている。さらに、レーザー素子が実装されるサブマウント110の一方の面のAu膜14a上には、実装するレーザー素子の大きさに応じてパターン化された接合用のAuSnはんだ16aが配置されている。
サブマウント110に実装されるレーザー素子は、GaAsやInPなどの半導体材料により構成されおり、その発光波長によって材質が選択される。レーザー素子におけるサブマウント110との接合面にはTi/Au膜などのメタライズが施され、このメタライズはサブマウント110のAuSnはんだ16aとの接合におけるろう材として機能する。また、レーザー素子が実装されないサブマウント110の他方の面には、AuSnはんだ16bが配置され、AuSnはんだ16bは、サブマウント110を筐体やステムなどに接合する際のろう材として機能する。
AuSnはんだ16aは、AuSnはんだ16aとレーザー素子が接合されたとき、その組成が共晶点になるように調整されている。つまり、AuSnはんだ16aとレーザー素子メタライズのAuは、両者を接合する際の加熱によって融解して混ざり合い、その融解した合金の組成が共晶点にくるように調整されている。図7は、AuSn合金の状態図である。AuSn合金は、Sn=29atomic%の組成に共晶点を持っている。
特開特開2003-258360号公報
レーザー素子実装用サブマウントでは、サブマウント1個に対してレーザー素子1個をダイボンドするのが通常であったが、サブマウントなどの支持基板上に複数のレーザー素子を実装する要求が高まっている。例えば、赤(R)、緑(G)、青(B)の3色のレーザー素子を一つのサブマウント上にダイボンドしようとした場合、3色のレーザー素子を加熱によりろう材を融解させたサブマウント上に順にダイボンドしていく。したがって、複数のレーザー素子をサブマウント上にダイボンドするためには、一つのレーザー素子をダイボンドする場合と比較し、倍以上の実装時間が必要となる。ここで、当然ながらろう材は、サブマウントへのレーザー素子の実装が完了するまで融解持続していなければならないが、その間にろう材の融解が終了する等、ろう材の融解状態が変化することでレーザー素子の実装が適切に実施できないことがあった。
本発明は、上記課題を鑑み、ろう材の溶融時間を長時間保持することが可能な電極構造および当該電極構造を備えた接合構造体を提供することを目的とする。
本発明は、基板表面に形成される下地電極膜と、前記下地電極膜上に形成される第1拡散バリア膜と、前記第1拡散バリア膜上に形成されるろう材とを備えた電極構造であって、前記第1拡散バリア膜は、結晶配向が無配向多結晶体で構成されたPt膜を備えることを特徴とする電極構造とする。さらに、前記下地電極膜は、前記基板上に形成された前記基板との密着膜と、前記密着膜上に形成された第2拡散バリア膜と、前記第2拡散バリア膜上に形成された貴金属膜を備えた電極構造としてもよい。また、前記ろう材はSn系はんだであり、前記第1拡散バリア膜上で前記Sn系はんだを320℃で溶融した時に、前記第1拡散バリア膜のPt溶解速度が0.6nm/s以下である電極構造としてもよい。
さらにまた、基板表面に形成される下地電極膜と、前記下地電極膜上に形成される第1拡散バリア膜と、前記第1拡散バリア膜上に形成されるろう材と、前記ろう材上に接合される電子部品とを備えた接合構造体であって、前記第1拡散バリア膜は、結晶配向が無配向多結晶体で構成されたPt膜を備えた接合構造体とする。さらに、前記ろう材を複数備え、前記ろう材に接合された複数の前記電子部品を備える接合構造体としてもよい。
本発明によれば、ろう材の溶融時間を長時間保持することが可能な電極構造および当該電極構造を備えた接合構造体を提供することが可能である。
本発明の電極構造における第一実施形態を示す図であり、レーザー素子実装用サブマウントを示す図である。 従来のAuSnはんだ溶融時におけるAuSnとPtの界面反応を示した模式図である。 本発明の第二実施形態のPtバリア膜と比較例のPtバリア膜のX線回折スペクトルである。 本発明の第二実施形態の電極構造と比較例の電極構造とにおけるAuSnはんだ膜を320℃~360℃で融解した融解時間を示す図である。 本発明の第二実施形態の電極構造と比較例の電極構造において、それぞれのPtバリア膜上でAuSnはんだ膜を320℃で60秒間溶融させたときのPtバリア膜の変化を示す図である。 レーザー素子実装用サブマウントの一例を示す図である。 AuSn合金の状態図である。
以下図面を参照して、本発明に係る電極構造および当該電極構造を備えた接合構造体について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶ。
図1は、本発明の電極構造における第一実施形態を示す図であり、レーザー素子実装用サブマウントを示す図である。なお、図◆を用いて説明した従来技術のレーザー素子実装用サブマウントと同一または同様の構成については同じ符号を付して説明する。
レーザー実装用サブマウント10は、任意の面質に研磨された窒化アルミニウムからなるAlN基板11とAlN基板11の表裏面に形成された電極膜を備える。AlN基板11の一方の面には、電極膜としてAlN基板11の表面側より順に、Ti膜12a、Pt膜13a、Au膜14a、Ptバリア膜15およびAuSnはんだ膜16aが積層されている。ここで、本発明におけるPtバリア膜15は、結晶配向がランダム、すなわち無配向であり、数ナノ~数十ナノ程度の結晶サイズを有する多結晶体である。なお、Ti膜12a、Pt膜13a、Au膜14aは本発明の下地電極膜であり、Ti膜12aはAlN基板11との密着膜、Pt膜13aは密着膜(Ti膜12a)がAu膜14aへと拡散することを防止する拡散バリア膜、Au膜14aはワイヤーのボンディング等に利用される貴金属膜である。また、Ptバリア膜15は、貴金属膜(Au膜14a)がAuSnはんだ膜へと拡散することを防止する拡散バリア膜、AuSnはんだ膜16aはレーザー素子等の電子部品との接合材として機能するろう材である。
AlN基板11の他方の面には、電極膜としてAlN基板11の表面側より順に、Ti膜12b、Pt膜13b、Au膜14bおよびAuSnはんだ膜16bが積層されている。
本実施例では、Ti膜12a,12bは0.06μm、Pt膜13a,13bは0.20μm、Au膜14a,14bは0.50μmの厚さで形成されている。これらの膜の成膜手段はスパッタリング、真空蒸着、湿式めっき、またはこれらを複合した手段で良い。また、これらの膜の目的は、電気的に低抵抗であることと、さらにAu膜14aはその膜上にワイヤーボンドできれば良いため、形成する膜の結晶性に制約は無い。
Ptバリア膜15は、サブマウント10の面内方向において、サブマウント10に実装するレーザー素子等の電子部品の大きさに応じたサイズで形成されており、その厚さは0.02μmである。Ptバリア膜15は、サブマウント10の一方の面(電子部品実装面)、具体的には、AlN基板11上に形成したAu膜14a上にフォトリソによって電子部品を実装する部分だけ開口するようにレジスト形成し、その開口内へ真空蒸着法により成膜した。
Ptバリア膜16aの成膜は、AlN基板11の加熱温度100℃、真空炉内の真空度8×10-3Pa、約1Å/secのレートの条件で蒸着した。この条件により成膜を行うことで無配向、多結晶のPtバリア膜15を形成できる。このような無配向なPtバリア膜15を得るには、真空蒸着法のような、成膜中の粒子エネルギーが小さいことが望ましい。もし、成膜中の粒子エネルギーが大きいと、Ptバリア膜15はサブマウント10の基材であるAlN基板11の結晶面に沿って配向しやすくなる。
また、AuSnはんだ膜16aは、Ptバリア膜15および前記レジスト上へ真空蒸着法により3μmの厚さで成膜し、前記レジストをリフトオフすることによって、パターン化した。AlN基板11の他方の面に形成されるAuSnはんだ16bは、AlN基板11の他方の面全面に形成され、真空蒸着法で5μmの厚さで成膜した。
サブマウントとレーザー素子等の電子部品を高強度に接合するには、最終的なAuSn接合層の組成、本実施例においてはAuSnはんだ膜16aとサブマウント10に実装されるレーザー素子のメタライズとが混ざり合った合金の組成が共晶点になるように精密に調整する必要がある。そのためにAuSnはんだ16aの直下に拡散バリア膜としてPtバリア膜15を挿入している。拡散バリア膜は、溶融したAuSnに拡散しにくい、または金属間化合物を生成しにくい物質であって、代表的にはPtである。拡散バリア膜を挿入しない場合、すなわちAu膜14a上にAuSnはんだ膜15を直接配置した場合、Au膜14aがAuSnはんだ膜16aと混ざり合い、サブマウントと電子部品との接合膜であるろう材は組成変化を引き起こす。本実施例のように、Au膜14aがAlN基板11の面内方向においてAuSnはんだ膜16aより広く存在する場合、両者が混ざり合った合金の組成変化量を調整するのは困難である。Au膜14aとAuSnはんだ膜16aとの間に拡散バリア膜としてPtバリア膜15を挿入することで、Au膜14aの影響を受けず、接合後のAuSn接合層(ろう材)の組成を調整しやすくなる。
次に、従来知られているAuSnはんだとPtバリア膜との反応について説明する。図2は、従来のAuSnはんだ溶融時におけるAuSnとPtの界面反応を示した模式図である。Pt膜21上にAuSnはんだ膜22が形成された例を見た場合、AuSnはんだ膜22の融点以下の時、AuSnはんだ膜22とPt膜21は明瞭な界面を有している(図2(a)、参照。)。AuSnはんだ膜22を融点以上に加熱した場合、もし組成変動(外部影響も無い)が全くゼロであれば、理論上は半永久的に溶け続けるはずである。しかし、AuSnはんだ膜22が融点以上の温度になると、AuとSnとPtによる金属間化合物(以下、IMCと呼ぶ。)23が生成される(図2(b)、参照。)。IMC23は時間経過とともにその生成量が増加し、AuSnはんだ膜22とPt膜21との間に厚く形成される。このIMC23は、PtSn4Auのような組成と考えられ、Ptが1原子に対してSnが4原子、Auが1原子で構成されている。このようにIMC23はSnの消費量が多く、結果的に融解時のAuSnはんだ22は、融解前のAuSnはんだ22に比べて、Auリッチ方向に組成変化してしまう。Ptの消費速度(IMC23の生成速度)が速いほど、AuSnの組成変化が速くなるため、AuSnはんだ膜22を長時間融解保持するのに不利である。本発明では、Pt膜である拡散バリア膜を無配向、多結晶体により構成することで、従来と比較し拡散バリア膜とその表面上に形成したろう材との間で形成されるIMCの生成速度を抑え、ろう材の長時間融解を可能としている。
以上のように本実施形態の電極構造では、電極構造におけるろう材の長時間融解が可能であるが、この電極構造を採用することで支持基板上にレーザー素子等の電子部品を複数実装した接合構造体における電子部品の実装を良好に行うことができる。電子部品を複数実装する場合は、電子部品を搭載したい支持基板上にPtバリア膜、ろう材を複数配置すればよく、本実施形態の電極構造に適用する場合は、AlN基板11上に形成されたAu膜14aの上面であり電子部品を配置したい箇所に、Ptバリア膜15およびAuSnはんだ膜16aの積層体を複数配置すればよい。
次に、本発明の第二実施形態の電極構造と、本発明とは異なる従来の電極構造(以下、比較例とよぶ。)との比較例を説明する。本発明の第二実施形態の電極構造は、支持基板としてのAlN基板上に、下地電極膜としてTi膜を0.06μm、Ti膜上に拡散バリア膜としてPtバリア膜を0.02μm、Ptバリア膜上にろう材としてAu組成60.8at%のAuSnはんだ膜を3μm備えた電極構造である。本実施形態のPtバリア膜は、第一実施形態のPtバリア膜15と同様の製造方法により形成され、無配向、多結晶体の構造である。
比較例の電極構造は、支持基板としてのAlN基板上に、下地電極膜としてTi膜を0.06μm、Ti膜上に拡散バリア膜としてPtバリア膜を0.02μm、Ptバリア膜上にろう材としてAu組成60.8at%のAuSnはんだ膜を3μm備えた電極構造である。比較例のPtバリア膜は、(220)面に配向傾向を備えた構造であり、電力密度4.0W/cm、導入ガスAr、加熱温度270℃の条件によってスパッタすることで成膜されている。Ptバリア膜は、電力密度3.1~4.3W/cm、導入ガスAr、加熱温度250~300℃の条件のスパッタにより成膜することで特定の結晶配向を持つ膜となる。なお、本発明の電極構造と比較例とは、AlN基板、下地電極膜、ろう材はそれぞれ同一構成であり、拡散バリア膜としてのPtバリア膜は厚みが同一であり、その結晶配向性が異なる。
図3は、本発明の第二実施形態のPtバリア膜と比較例のPtバリア膜のX線回折スペクトルである。本発明のPtバリア膜は、ICDD(International Centre for Diffraction Data)のPtデータと比べて、強度比が近い状態であり、結晶配向がランダム(無配向)であると言える。一方で、比較例のPtバリア膜は(220)面に強く配向傾向であることがわかる。
図4は、本発明の第二実施形態の電極構造と比較例の電極構造とにおけるAuSnはんだ膜を320℃~360℃で融解した融解時間を示す図である。横軸は加熱温度、縦軸はAuSnはんだ膜の融解時間を示している。本発明のPtバリア膜は、Ptの融解速度(消費速度)が約0.6nm/sで、AuSnはんだ膜を320℃で溶融した時、135秒間融解維持した。比較例のPtバリア膜は、Pt消費速度は約1.9nm/sであり、AuSnはんだ膜を320℃で溶融した時、49秒間融解維持した。このように、(220)面に配向傾向があるPtバリア膜(比較例)の場合のPt消費速度は、無配向のPtバリア膜に比べて約3倍程度、消費速度が速く、無配向多結晶のPtバリア膜の方が長時間融解した状態を保持されることがわかった。また、AuSnはんだ膜は、加熱温度が高温になるほど融解時間が短くなることがわかった。これは、AuSnはんだ膜の下地膜であるPtバリア膜の消費速度が高温になるほど速くなるためであると推測される。
図5は、本発明の第二実施形態の電極構造と比較例の電極構造において、それぞれのPtバリア膜上でAuSnはんだ膜を320℃で60秒間溶融させたときのPtバリア膜の変化を示す図である。比較例のPtバリア膜は、融解後に厚さが明らかに薄くなっておりPt消費速度が速いことがわかり、更には局所的にその下地層であるTi膜まで消費されている箇所も見られる(図4(a)、参照。)。一方、本発明のPtバリア膜は、融解後も明瞭かつ均一にPtバリア膜が残っていることがわかる(図4(b)、参照。)。
以上のように、本発明の電極構造では、Ptバリア膜がろう材と反応し生成されるIMCの生成速度を抑制、すなわちPt消費速度を低減させることで、ろう材の溶融を長時間保持することが可能となる。また、複数のレーザー素子等の電子部品を本発明の電極構造と接合した接合構造体においては、複数の電子部品と電極構造との接合を良好に行うことができる。
10 サブマウント
11 AlN基板
12a,12b Ti膜
13a,13b Pt膜
14a,14b Au膜
15 Ptバリア膜
16a,16b AuSnはんだ膜

Claims (5)

  1. 基板表面に形成される下地電極膜と、前記下地電極膜上に形成される第1拡散バリア膜と、前記第1拡散バリア膜上に形成されるろう材とを備えた電極構造であって、
    前記第1拡散バリア膜は、結晶配向が無配向多結晶体で構成されたPt膜を備えることを特徴とする電極構造。
  2. 前記下地電極膜は、前記基板上に形成された前記基板との密着膜と、前記密着膜上に形成された第2拡散バリア膜と、前記第2拡散バリア膜上に形成された貴金属膜を備えることを特徴とする請求項1に記載の電極構造。
  3. 前記ろう材はSn系はんだであり、前記第1拡散バリア膜上で前記Sn系はんだを320℃で溶融した時に、前記第1拡散バリア膜のPt溶解速度が0.6nm/s以下であることを特徴とする請求項1または2に記載の電極構造。
  4. 基板表面に形成される下地電極膜と、前記下地電極膜上に形成される第1拡散バリア膜と、前記第1拡散バリア膜上に形成されるろう材と、前記ろう材上に接合される電子部品とを備えた接合構造体であって、
    前記第1拡散バリア膜は、結晶配向が無配向多結晶体で構成されたPt膜を備えることを特徴とする接合構造体。
  5. 前記ろう材を複数備え、前記ろう材に接合された複数の前記電子部品を備えることを特徴とする請求項4に記載の接合構造体。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002124524A (ja) 2000-10-16 2002-04-26 Kyocera Corp 配線基板
JP2002151629A (ja) 2000-08-28 2002-05-24 Kyocera Corp 配線基板
JP2003258360A (ja) 2002-03-06 2003-09-12 Sumitomo Electric Ind Ltd サブマウントおよび半導体装置
JP2014053480A (ja) 2012-09-07 2014-03-20 Ricoh Co Ltd 圧電体薄膜素子およびその製造方法、並びにこれを用いた圧電アクチュエータ、液滴吐出ヘッド及び液滴吐出装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1197637A (ja) * 1997-09-16 1999-04-09 Fujitsu Ltd 半導体装置及び半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002151629A (ja) 2000-08-28 2002-05-24 Kyocera Corp 配線基板
JP2002124524A (ja) 2000-10-16 2002-04-26 Kyocera Corp 配線基板
JP2003258360A (ja) 2002-03-06 2003-09-12 Sumitomo Electric Ind Ltd サブマウントおよび半導体装置
JP2014053480A (ja) 2012-09-07 2014-03-20 Ricoh Co Ltd 圧電体薄膜素子およびその製造方法、並びにこれを用いた圧電アクチュエータ、液滴吐出ヘッド及び液滴吐出装置

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