JP7385446B2 - 電源制御装置 - Google Patents

Description

本明細書中に開示されている発明は、電源制御装置に関する。

従来のスイッチング電源には、軽負荷時にスイッチングパルスを間引いてスイッチング損失を低減する動作モード（いわゆる軽負荷モード）を備えた機種が存在する。このような軽負荷モードでは、負荷電流に応じてスイッチング周波数が変動するので、負荷電流の量によっては、スイッチング周波数がヒトの可聴帯域（一般に２０ｋＨｚ以下）まで低下してしまい、入力コンデンサや出力コンデンサなどから耳障りな音（いわゆるスイッチング電源の音鳴り）を生じるおそれがあった。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１５－１７７７２２号公報

スイッチング電源の音鳴りを防止する手法としては、例えば、音鳴り防止機能をオンした場合に、電源制御ＩＣの内部に設けた負荷抵抗をスイッチ出力段に繋ぐことにより、定常的に負荷電流を増やしてスイッチング周波数を意図的に引き上げることが考えられる。しかし、このような従来手法では、負荷抵抗を繋ぐ必要のない場合（＝負荷抵抗を繋がなくてもスイッチング周波数がヒトの可聴帯域に入らない場合）であっても、定常的に負荷電流が増大されるので、不必要に効率が低下してしまう。また、外付け素子の定数によって必要な負荷電流が変わるので、外付け素子の定数設定の自由度が損なわれる。

また、ヒステリシス制御方式のスイッチング電源では、音鳴り防止機能をオンした場合において、前回のスイッチングタイミングから一定時間が経過した時点でスイッチ出力段の下側トランジスタをオンし、出力コンデンサに蓄えられた電荷を強制的に放電することで、スイッチング周波数の低下を抑えることが考えられる。しかしながら、このような従来手法は、あくまでヒステリシス制御方式のスイッチング電源を適用対象とするものであり、軽負荷モードを備えた電圧モード制御方式ないし電流モード制御方式のスイッチング電源にそのまま適用することができなかった。

本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、スイッチング電源の音鳴りを防止することのできる電源制御装置を提供することを主たる目的とする。

本明細書中に開示されている電源制御装置は、出力トランジスタと同期整流トランジスタを含むスイッチ出力段を用いてインダクタ電流を駆動することにより入力電圧から所望の出力電圧を生成して負荷に供給するスイッチング電源の制御主体となるものであって、前記出力トランジスタがオフして前記同期整流トランジスタがオンしているときに流れる前記インダクタ電流のゼロクロス検出タイミングで前記同期整流トランジスタをオフしてから前記出力電圧が目標値を下回らない範囲で前記出力トランジスタをオンするように前記スイッチ出力段の駆動停止と駆動復帰を繰り返す軽負荷モードにおいて前記スイッチ出力段のスイッチング周波数に応じて前記ゼロクロス検出タイミングを調整する制御回路を有する構成（第１の構成）とされている。

なお、上記第１の構成から成る電源制御装置において、前記制御回路は、前記スイッチング周波数が所定の下限値よりも低いときに前記ゼロクロス検出タイミングを遅らせて、前記スイッチング周波数が前記下限値よりも高いときに前記ゼロクロス検出タイミングを早める構成（第２の構成）にしてもよい。

また、上記第１または第２の構成から成る電源制御装置において、前記制御回路は、前記出力トランジスタがオフされて前記同期整流トランジスタがオンされているときに前記同期整流トランジスタの両端間電圧と所定のオフセット電圧とを比較して前記インダクタ電流のゼロクロスを検出するゼロクロス検出部と、前記スイッチング周波数に応じて前記オフセット電圧を調整するロジック回路と、を含む構成（第３の構成）にしてもよい。

また、上記第３の構成から成る電源制御装置において、前記ロジック回路は、前記出力トランジスタをオンするために出力されるスイッチングパルスの間隔を測定し、現サイクルで前記スイッチングパルスの間隔が上限値よりも大きければ次サイクルで前記オフセット電圧を引き上げ、現サイクルで前記スイッチングパルスの間隔が前記上限値よりも小さければ次サイクルで前記オフセット電圧を引き下げる構成（第４の構成）にしてもよい。

また、上記第４の構成から成る電源制御装置において、前記ロジック回路は、ｍビット（ただしｍ≧２）のオフセット調整信号を用いて前記オフセット電圧を調整する構成（第５の構成）にしてもよい。

また、上記第５の構成から成る電源制御装置において、前記ロジック回路は、前記オフセット電圧を引き上げるときに前記オフセット調整信号をｘ（ただしｘ≧１）インクリメントし、前記オフセット電圧を引き下げるときに前記オフセット調整信号を１デクリメントする構成（第６の構成）にしてもよい。

また、上記第６の構成から成る電源制御装置において、前記ロジック回路は、前記スイッチ出力段の駆動復帰時にｙ発（ただし１＜ｙ≦ｘ）の前記スイッチングパルスを出力する構成（第７の構成）にしてもよい。

また、上記した第１～第７いずれかの構成から成る電源制御装置において、前記制御回路は、記憶部に格納されたイネーブル信号に基づいて前記ゼロクロス検出タイミングの調整動作を行うか否かを決定する構成（第８の構成）にしてもよい。

また、上記第１～第８いずれかの構成から成る電源制御装置は、半導体装置に集積化されている構成（第９の構成）にしてもよい。

また、本明細書中に開示されているスイッチング電源は、上記第１～第９いずれかの構成から成る電源制御装置を有する構成（第１０の構成）とされている。

本明細書中に開示されている発明によれば、スイッチング電源の音鳴りを防止することのできる電源制御装置を提供することが可能となる。

スイッチング電源の全体構成を示す図 制御回路の一構成例を示す図 一般的な軽負荷モードにおけるスイッチング動作の一例を示す図 静音軽負荷モードにおけるスイッチング動作の一例を示す図 ロジック回路の一構成例を示す図 オフセット調整動作の第１例を示す図 オフセット調整動作の第２例を示す図

＜スイッチング電源＞
図１は、スイッチング電源の全体構成を示す図である。本構成例のスイッチング電源１００は、入力電圧ＩＮから所望の出力電圧ＯＵＴを生成して負荷Ｚに供給するＤＣ／ＤＣコンバータであり、スイッチ出力段１１０と、帰還電圧生成回路１２０と、制御回路１４０と、を有する。

上記の構成要素は、スイッチ出力段１１０に含まれる一部の構成要素（本図ではインダクタ１１３とコンデンサ１１４及び１１５）を除き、スイッチング電源１００の制御主体となる半導体装置２００（いわゆる電源制御ＩＣであり、電源制御装置に相当）に集積化するとよい。なお、半導体装置２００には、上記以外にも任意の構成要素（各種保護回路など）を適宜組み込むことが可能である。

また、半導体装置２００は、装置外部との電気的な接続を確立するための手段として、複数の外部端子Ｔ１～Ｔ３を備えている。

スイッチ出力段１１０は、ハーフブリッジを形成するように接続された上側スイッチと下側スイッチをオン／オフすることによりインダクタ電流ＩＬを駆動して入力電圧ＩＮから所望の出力電圧ＯＵＴを生成する降圧型のスイッチ出力段であり、出力トランジスタ１１１と、同期整流トランジスタ１１２と、インダクタ１１３と、コンデンサ１１４及び１１５を含む。

出力トランジスタ１１１は、スイッチ出力段１１０の上側スイッチとして機能するＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］である。半導体装置２００の内部において、出力トランジスタ１１１のドレインは、外部端子Ｔ１（＝入力電圧ＩＮの印加端）に接続されている。出力トランジスタ１１１のソースは、外部端子Ｔ２（＝スイッチ電圧ＳＷの印加端）に接続されている。出力トランジスタ１１１のゲートは、上側ゲート信号Ｇ１の印加端に接続されている。出力トランジスタ１１１は、上側ゲート信号Ｇ１がハイレベルであるときにオンし、上側ゲート信号Ｇ１がローレベルであるときにオフする。出力トランジスタ１１１としてＮＭＯＳＦＥＴを用いる場合、上側ゲート信号Ｇ１のハイレベルを入力電圧ＩＮよりも高い電圧値まで引き上げるためのブートストラップ回路やチャージポンプ回路（本図では不図示）が必要となる。

同期整流トランジスタ１１２は、スイッチ出力段１１０の下側スイッチとして機能するＮＭＯＳＦＥＴである。半導体装置２００の内部において、同期整流トランジスタ１１２のドレインは、外部端子Ｔ２（＝スイッチ電圧ＳＷの印加端）に接続されている。同期整流トランジスタ１１２のソースは、接地端（＝接地電圧ＧＮＤの印加端）に接続されている。同期整流トランジスタ１１２のゲートは、下側ゲート信号Ｇ２の印加端に接続されている。同期整流トランジスタ１１２は、下側ゲート信号Ｇ２がハイレベルであるときにオンし、下側ゲート信号Ｇ２がローレベルであるときにオフする。

インダクタ１１３とコンデンサ１１４及び１１５は、半導体装置２００に外付けされるディスクリート部品である。コンデンサ１１４の第１端は、半導体装置２００の外部端子Ｔ１に接続されている。コンデンサ１１４の第２端は、接地端に接続されている。インダクタ１１３の第１端は、半導体装置２００の外部端子Ｔ２に接続されている。インダクタ１１３の第２端とコンデンサ１１５の第１端は、出力電圧ＯＵＴの印加端と半導体装置２００の外部端子Ｔ３に接続されている。コンデンサ１１５の第２端は、接地端に接続されている。なお、コンデンサ１１４は、入力電圧ＩＮを平滑するための入力コンデンサとして機能する。また、インダクタ１１３とコンデンサ１１５は、スイッチ電圧ＳＷを整流及び平滑して出力電圧ＯＵＴを生成するＬＣフィルタとして機能する。

出力トランジスタ１１１と同期整流トランジスタ１１２は、基本的に、上側ゲート信号Ｇ１と下側ゲート信号Ｇ２に応じて相補的にオン／オフされる。このようなオン／オフ動作により、インダクタ１１３の第１端には、入力電圧ＩＮと接地電圧ＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧ＳＷが生成される。上記した「相補的」という文言は、出力トランジスタ１１１と同期整流トランジスタ１１２のオン／オフ状態が完全に逆転している場合だけでなく、両トランジスタの同時オフ期間（デッドタイム）が設けられている場合も含むものとして理解すべきである。また、インダクタ電流ＩＬのゼロクロス検出時（逆流検出時）には、出力トランジスタ１１１と同期整流トランジスタ１１２がいずれもオフされてスイッチ出力段１１０の駆動が一時的に停止され得る（詳細は後述）。

なお、スイッチ出力段１１０の出力形式については、上記の降圧型に限らず、昇圧型、昇降圧型、並びに、反転型のいずれであっても構わない。

また、出力トランジスタ１１１をＰＭＯＳＦＥＴに置換することもできる。その場合には、先述のブートストラップ回路やチャージポンプ回路が不要となる。

また、出力トランジスタ１１１及び同期整流トランジスタ１１２を半導体装置２００に外付けすることも可能である。その場合には、外部端子Ｔ２に代えて、上側ゲート信号Ｇ１と下側ゲート信号Ｇ２をそれぞれ装置外部に出力するための外部端子、並びに、スイッチ電圧ＳＷの入力を受け付けるための外部端子が必要となる。

また、スイッチ出力段１１０に高電圧が印加される場合には、出力トランジスタ１１１や同期整流トランジスタ１１２として、パワーＭＯＳＦＥＴ、ＩＧＢＴ［insulated gate bipolar transistor］、及び、ＳｉＣトランジスタなどの高耐圧素子を用いるとよい。

帰還電圧生成回路１２０は、外部端子Ｔ３（＝出力電圧ＯＵＴの印加端）と接地端との間に直列接続された抵抗１２１及び１２２を含み、両抵抗間の接続ノードから出力電圧ＯＵＴに応じた帰還電圧ＦＢ（＝出力電圧ＯＵＴの分圧電圧）を出力する。

なお、出力電圧ＯＵＴが制御回路１４０の入力ダイナミックレンジに収まっている場合には、帰還電圧生成回路１２０を省略し、出力電圧ＯＵＴそのものを帰還電圧ＦＢとして制御回路１４０に直接入力してもよい。また、抵抗１２１には、スピードアップコンデンサを並列接続してもよい。また、帰還電圧生成回路１２０は、半導体装置２００に外付けしてもよい。

制御回路１４０は、基本的な出力帰還制御として、帰還電圧ＦＢが所定の目標値（後出の基準電圧ＲＥＦ）と一致するように、上側ゲート信号Ｇ１及び下側ゲート信号Ｇ２のパルス幅変調制御（ＰＷＭ［pulse width modulation］制御）を行う。

また、制御回路１４０は、軽負荷時において、出力電圧ＯＵＴが目標値を下回らない範囲でスイッチ出力段１１０の駆動停止（＝出力ハイインピーダンス状態）と駆動復帰（＝相補的なスイッチング動作の再開）を繰り返すことにより、スイッチングパルスを間引いてスイッチング損失を低減する軽負荷モード（ＰＦＭ［pulse frequency modulation］モード）も備えている。

更に、制御回路１４０は、静音軽負荷モード（ＱＬＬＭ［quiet light load mode］）を実現すべく、軽負荷モードでもスイッチ出力段１１０のスイッチング周波数Ｆｓｗが下限値ＦｓｗＬ（＝スイッチング電源１００の音鳴りを生じない周波数であり、例えば、ヒトの可聴帯域よりも高い２１～２５ｋＨｚ程度）を下回らないように、スイッチング周波数Ｆｓｗに応じてインダクタ電流ＩＬのゼロクロス検出タイミング（延いてはスイッチ出力段１１０の駆動停止タイミング）を動的に調整する機能を備えている（詳細は後述）。

＜制御回路＞
図２は、制御回路１４０の一構成例を示す図である。本構成例の制御回路１４０は、基準電圧生成回路１４１と、エラーアンプ１４２と、ランプ信号生成回路１４３と、オシレータ１４４と、コンパレータ１４５と、ロジック回路１４６と、駆動回路１４７と、ゼロクロス検出部１４８と、オフセット付与部１４９と、を含む。

基準電圧生成回路１４１は、出力電圧ＯＵＴの目標値を設定するための基準電圧ＲＥＦを生成する。なお、基準電圧生成回路１４１としては、デジタルの基準電圧設定信号をアナログの基準電圧ＲＥＦに変換するＤＡＣ［digital-to-analog converter］を用いるとよい。このような構成であれば、上記の基準電圧設定信号を用いて、起動時のソフトスタート動作を実現したり、出力電圧ＯＵＴを調整したりすることが可能となる。

エラーアンプ１４２は、反転入力端（－）に印加される帰還電圧ＦＢと、非反転入力端（＋）に印加される基準電圧ＲＥＦとの差分に応じた誤差信号ＥＲＲを生成する。誤差信号ＥＲＲは、帰還電圧ＦＢが基準電圧ＲＥＦよりも低いときに上昇し、帰還電圧ＦＢが基準電圧ＲＥＦよりも高いときに低下する。なお、エラーアンプ１４２の出力端と反転入力端（－）または接地端との間には、位相補償回路（位相補償抵抗及び位相補償療養）を接続してもよい。

ランプ信号生成回路１４３は、出力トランジスタ１１１のオン期間Ｔｏｎに上昇する三角波状、鋸波状、若しくは、ｎ次スロープ波状（例えばｎ＝２）のランプ信号ＲＡＭＰを生成する。なお、ランプ信号ＲＡＭＰは、例えば、出力トランジスタ１１１のオンタイミングでゼロ値から上昇を開始し、出力トランジスタ１１１のオフタイミングでゼロ値にリセットされる。また、インダクタ電流ＩＬに応じた電流センス信号をランプ信号ＲＡＭＰに足し合わせることにより、電流モード制御方式の出力帰還制御を行うこともできる。

オシレータ１４４は、所定周波数でパルス駆動されるオン信号ＯＮ（＝クロック信号）を生成する。

コンパレータ１４５は、非反転入力端（＋）に印加される誤差信号ＥＲＲと、反転入力端（－）に印加されるランプ信号ＲＡＭＰを比較してオフ信号ＯＦＦを生成する。なお、オフ信号ＯＦＦは、ランプ信号ＲＡＭＰが誤差信号ＥＲＲよりも低いときにハイレベルとなり、ランプ信号ＲＡＭＰが誤差信号ＥＲＲよりも高いときにローレベルとなる。すなわち、オフ信号ＯＦＦのパルス生成タイミングは、誤差信号ＥＲＲが高いほど遅くなり、誤差信号ＥＲＲが低いほど早くなる。

ロジック回路１４６は、基本的に、オン信号ＯＮとオフ信号ＯＦＦに応じて上側制御信号Ｓ１と下側制御信号Ｓ２を生成する。より具体的に述べると、ロジック回路１４６は、オン信号ＯＮにパルスが生成されたときに、上側制御信号Ｓ１をハイレベルに立ち上げて下側制御信号Ｓ２をローレベルに立ち下げる。その結果、出力トランジスタ１１１がオンして同期整流トランジスタ１１２がオフするので、スイッチ電圧ＳＷがハイレベル（≒ＶＩＮ）に立ち上がる。一方、ロジック回路１４６は、オフ信号ＯＦＦにパルスが生成されたときに、上側制御信号Ｓ１をローレベルに立ち下げて、下側制御信号Ｓ２をハイレベルに立ち上げる。その結果、出力トランジスタ１１１がオフして同期整流トランジスタ１１２がオンするので、スイッチ電圧ＳＷがローレベル（≒ＧＮＤ）に立ち下がる。

従って、出力トランジスタ１１１のオン期間Ｔｏｎ（＝スイッチ電圧ＳＷのハイレベル期間）は、オフ信号ＯＦＦのパルス生成タイミングが遅いほど長くなり、オフ信号ＯＦＦのパルス生成タイミングが早いほど短くなるようにＰＷＭ制御される。すなわち、出力トランジスタ１１１のオンデューティＤ（＝一周期に占めるオン期間Ｔｏｎの割合）は、誤差信号ＥＲＲが高いほど大きくなり、誤差信号ＥＲＲが低いほど小さくなる。

また、ロジック回路１４６は、出力トランジスタ１１１がオフされて同期整流トランジスタ１１２がオンされているときに、ゼロクロス検出部１４８から入力されるゼロクロス検出信号ＺＣがローレベルからハイレベルに立ち上がったタイミング（＝インダクタ電流ＩＬのゼロクロス検出タイミング）で、同期整流トランジスタ１１２をオフする機能（いわゆる逆流防止機能）を備えている。

さらに、ロジック回路１４６は、先述の軽負荷モード（ＰＦＭモード）において、スイッチ出力段１１０の駆動停止と駆動復帰を繰り返す際に、スイッチング周波数Ｆｓｗが下限値ＦｓｗＬ（例えば２１～２５ｋＨｚ）を下回らないように、オフセット電圧Ｖｏｆｓを調整するためのオフセット調整信号ＱＬＬＭ（ｍビット、ただしｍ≧２）を生成する機能も備えている。

より具体的に述べると、ロジック回路１４６は、スイッチング周波数Ｆｓｗが下限値ＦｓｗＬよりも低いときにオフセット電圧Ｖｏｆｓを引き上げて、スイッチング周波数Ｆｓｗが下限値ＦｓｗＬよりも高いときにオフセット電圧Ｖｏｆｓを引き下げるように、オフセット調整信号ＱＬＬＭのデジタル信号値を決定する（詳細は後述）。なお、オフセット調整信号ＱＬＬＭは、必ずしもデジタル信号である必要はなく、アナログ信号でもよい。

駆動回路１４７は、上側制御信号Ｓ１の入力を受け付けて上側ゲート信号Ｇ１を生成する上側ドライバ１４７ａと、下側制御信号Ｓ２の入力を受け付けて下側ゲート信号Ｇ２を生成する下側ドライバ１４７ｂを含む。なお、上側ドライバ１４７ａ及び下側ドライバ１４７ｂとしては、それぞれ、バッファやインバータを用いることができる。

ゼロクロス検出部１４８は、出力トランジスタ１１１がオフされて同期整流トランジスタ１１２がオンされているときに、同期整流トランジスタ１１２の両端間電圧（＝スイッチ電圧ＳＷ）と所定のオフセット電圧Ｖｏｆｓとを比較することにより、インダクタ電流ＩＬのゼロクロスを検出する。

例えば、ゼロクロス検出部１４８としては、本図で示したように、非反転入力端（＋）に入力されるスイッチ電圧ＳＷと、反転入力端（＋）に入力されるオフセット電圧Ｖｏｆｓとを比較して、ゼロクロス検出信号ＺＣを生成するコンパレータを用いるとよい。ゼロクロス検出信号ＺＣは、ＳＷ＞Ｖｏｆｓであるときにハイレベルとなり、ＳＷ＜Ｖｏｆｓであるときにローレベルとなる。

オフセット付与部１４９は、オフセット調整信号ＱＬＬＭに応じたオフセット電圧Ｖｏｆｓを生成する。なお、オフセット電圧Ｖｏｆｓは、本図で示したように、接地電圧ＧＮＤに足し合わせてもよいし、これとは反対に、スイッチ電圧ＳＷから差し引いてもよい。前者の場合には、スイッチ電圧ＳＷとオフセット付与済みの接地電圧（＝ＧＮＤ＋Ｖｏｆｓ）が比較されることになり、後者の場合には、オフセット付与済みのスイッチ電圧（＝ＳＷ－Ｖｏｆｓ）と接地電圧ＧＮＤが比較されることになる。

＜一般的な軽負荷モード＞
まず、新規な静音軽負荷モードの説明に先立ち、これと対比される一般的な軽負荷モードについて簡単に説明しておく。

図３は、一般的な軽負荷モードにおけるスイッチング動作の一例を示す図であり、上から順に、出力電圧ＯＵＴ、スイッチ電圧ＳＷ、及び、インダクタ電流ＩＬの挙動が描写されている。

なお、インダクタ電流ＩＬについては、外部端子Ｔ２（＝スイッチ電圧ＳＷの印加端）からインダクタ１１３に向かう方向を正方向（＋）と定義し、インダクタ１１３から外部端子Ｔ２に向かう方向を負方向（－）と定義する。

時刻ｔ１１以前には、出力トランジスタ１１１と同期整流トランジスタ１１２の双方がオフされている。

時刻ｔ１１において、出力電圧ＯＵＴが所定の下限値ＯＵＴＬ（≧目標値）まで低下すると、出力トランジスタ１１１がオンされる。従って、入力電圧ＩＮの印加端から出力トランジスタ１１１を介してインダクタ１１３に至る経路に正方向のインダクタ電流ＩＬが流れ始めるので、出力電圧ＯＵＴが上昇に転じる。

このとき、スイッチ電圧ＳＷは、入力電圧ＩＮよりも出力トランジスタ１１１のドレイン・ソース間電圧ＶｄｓＨ（＝ＲｏｎＨ×ＩＬ、ただし、ＲｏｎＨは出力トランジスタ１１１のオン抵抗値）だけ低い正電圧（＝ＩＮ－ＶｄｓＨ）となる。

なお、上記したドレイン・ソース間電圧ＶｄｓＨは、インダクタ電流ＩＬが大きいほど高くなり、インダクタ電流ＩＬが小さいほど低くなる。従って、期間Ｔ１（＝時刻ｔ１１～ｔ１２）では、インダクタ電流ＩＬの増大に伴ってスイッチ電圧ＳＷが低下していく。

時刻ｔ１２では、出力トランジスタ１１１がオフされて、同期整流トランジスタ１１２がオンされる。このとき、インダクタ１１３には、期間Ｔ１で蓄えられた電気エネルギにより逆起電力が生じる。従って、接地電圧ＧＮＤの印加端から同期整流トランジスタ１１１を介してインダクタ１１３に至る電流経路に正方向のインダクタ電流ＩＬが流れ続けるので、出力電圧ＯＵＴが上昇し続ける。

このとき、スイッチ電圧ＳＷは、接地電圧ＧＮＤよりも同期整流トランジスタ１１２のドレイン・ソース間電圧ＶｄｓＬ（＝ＲｏｎＬ×ＩＬ、ただし、ＲｏｎＬは同期整流トランジスタ１１２のオン抵抗値）だけ低い負電圧（＝ＧＮＤ－ＶｄｓＬ）となる。

なお、上記したドレイン・ソース間電圧ＶｄｓＬは、インダクタ電流ＩＬが大きいほど高くなり、インダクタ電流ＩＬが小さいほど低くなる。従って、期間Ｔ２（＝時刻ｔ１２～ｔ１３）では、インダクタ電流ＩＬの減少に伴ってスイッチ電圧ＳＷが上昇していく。

時刻ｔ１３において、スイッチ電圧ＳＷが接地電圧ＧＮＤまで上昇すると、同期整流トランジスタ１１２がオフされる。このように、同期整流トランジスタ１１２は、インダクタ電流ＩＬのゼロクロス検出タイミング（ＺＣ＝Ｈ）でオフされる。従って、インダクタ電流ＩＬの逆流（＝同期整流トランジスタ１１２を介する出力電圧ＯＵＴの放電）を抑制することができるので、スイッチング電源１００の効率を高めることが可能となる。

なお、出力トランジスタ１１１と同期整流トランジスタ１１２の双方がオフされると、外部端子Ｔ２がハイインピーダンス状態となる。従って、期間Ｔ３（＝時刻ｔ１３～ｔ１４）では、負荷Ｚに流れる負荷電流に応じた傾きで出力電圧ＯＵＴが緩やかに低下していく。また、スイッチ電圧ＳＷは、同期整流トランジスタ１１２がオフした直後にリンギングを生じるが、最終的には出力電圧ＯＵＴとほぼ一致する。

その後、時刻ｔ１４において、出力電圧ＯＵＴが所定の下限値ＯＵＴＬまで再び低下すると、出力トランジスタ１１１がオンされて、出力電圧ＯＵＴが上昇に転じる。これ以降も、上記と同様のスイッチング動作を行うことにより、出力電圧ＯＵＴが目標値を下回らない範囲でスイッチ出力段１１０の駆動停止と駆動復帰が繰り返される。

ただし、このような軽負荷モードでは、負荷電流に応じて期間Ｔ３（延いては、スイッチング周期Ｔ（＝Ｔ１＋Ｔ２＋Ｔ３））の長さが変動する。すなわち、負荷電流に応じてスイッチ出力段１１０のスイッチング周波数Ｆｓｗ（＝１／Ｔ）が変動する。

そのため、負荷電流の量によっては、スイッチング周波数Ｆｓｗがヒトの可聴帯域（一般に２０ｋＨｚ以下）まで低下してしまい、コンデンサ１１４及び１１５などから耳障りな音（いわゆるスイッチング電源１００の音鳴り）を生じるおそれがある。

以下では、上記の課題を解消することのできる静音軽負荷モードについて詳述する。

＜静音軽負荷モード＞
図４は、静音軽負荷モードにおけるスイッチング動作の一例を示す図であり、先出の図３と同じく、上から順に、出力電圧ＯＵＴ、スイッチ電圧ＳＷ、及び、インダクタ電流ＩＬの挙動が描写されている。

時刻ｔ２１以前には、出力トランジスタ１１１と同期整流トランジスタ１１２の双方がオフされている。

時刻ｔ２１において、出力電圧ＯＵＴが下限値ＯＵＴＬまで低下すると、出力トランジスタ１１１がオンされる。従って、正方向のインダクタ電流ＩＬが流れ始め、出力電圧ＯＵＴが上昇に転じる。また、スイッチ電圧ＳＷ（＝ＩＮ－ＶｄｓＨ）は、インダクタ電流ＩＬの増大に伴って入力電圧ＩＮから低下していく。

時刻ｔ２２では、出力トランジスタ１１１がオフされて、同期整流トランジスタ１１２がオンされる。このとき、インダクタ電流ＩＬは、インダクタ１１３の逆起電力により正方向に流れ続けるので、出力電圧ＯＵＴが上昇し続ける。また、スイッチ電圧ＳＷ（＝ＧＮＤ－ＶｄｓＬ）は、インダクタ電流ＩＬの減少に伴い負値からゼロ値（更には正値）に向けて上昇していく。ここまでの動作は、図３の時刻ｔ１１～ｔ１３と何ら変わらない。

時刻ｔ２３では、スイッチ電圧ＳＷが接地電圧ＧＮＤまで上昇しているが、オフセット電圧Ｖｏｆｓ（＞ＧＮＤ）には達していない。そのため、同期整流トランジスタ１１２がオンされたままとなるので、インダクタ電流ＩＬの逆流が生じて出力電圧ＯＵＴが急峻に放電される。

その後、インダクタ電流ＩＬの逆流量が増大し、時刻ｔ２４において、スイッチ電圧ＳＷがオフセット電圧Ｖｏｆｓ（＞ＧＮＤ）まで上昇すると、同期整流トランジスタ１１２がオフされる。すなわち、インダクタ電流ＩＬのゼロクロス検出タイミング（ＺＣ＝Ｈ）で同期整流トランジスタ１１２がオフされる。

このように、オフセット電圧Ｖｏｆｓを付与することにより、インダクタ電流ＩＬのゼロクロスタイミングを遅らせることができる（ｔ２３→ｔ２４）。従って、一般的な軽負荷モード（図３）と比べると、出力トランジスタ１１１をオフして同期整流トランジスタ１１２をオンしている期間Ｔ２（＝時刻ｔ２２～ｔ２４）が延長される。

なお、出力トランジスタ１１１と同期整流トランジスタ１１２の双方がオフされると、外部端子Ｔ２がハイインピーダンス状態となる。従って、期間Ｔ３（＝時刻ｔ２４～ｔ２５）では、負荷Ｚに流れる負荷電流に応じた傾きで出力電圧ＯＵＴが緩やかに低下していく。また、スイッチ電圧ＳＷは、同期整流トランジスタ１１２がオフされてから負方向のインダクタ電流ＩＬが流れ続けている間、入力電圧ＩＮよりも出力トランジスタ１１１のボディダイオードに生じる順方向降下電圧分だけ高い電圧値まで跳ね上がるが、最終的にはリンギングを経て出力電圧ＯＵＴとほぼ一致する。

その後、時刻ｔ２５において、出力電圧ＯＵＴが所定の下限値ＯＵＴＬまで再び低下すると、出力トランジスタ１１１がオンされて、出力電圧ＯＵＴが上昇に転じる。これ以降も、上記と同様のスイッチング動作を行うことにより、出力電圧ＯＵＴが目標値を下回らない範囲でスイッチ出力段１１０の駆動停止と駆動復帰が繰り返される。

このように、静音軽負荷モードにおけるスイッチング動作では、スイッチ出力段１１０の駆動を停止する前に、インダクタ電流ＩＬを敢えて逆流させることにより、出力電流ＯＵＴが意図的に放電されている。従って、出力電圧ＯＵＴが下限値ＯＵＴＬに低下するまでの期間Ｔ３（延いてはスイッチング周期Ｔ（＝Ｔ１＋Ｔ２＋Ｔ３））を短縮することができるので、スイッチ出力段１１０のスイッチング周波数Ｆｓｗ（＝１／Ｔ）を引き上げて、スイッチング電源１００の音鳴りを抑制することが可能となる。

なお、インダクタ電流ＩＬのゼロクロス検出タイミングを決定するオフセット電圧Ｖｏｆｓをロジック的に制御する方式であれば、負荷抵抗回路などを省略することができるので、回路規模の増大を招かずに済む。

特に、半導体装置２００に帰還電圧生成回路１２０を内蔵している場合には、その分だけ半導体装置２００のチップ面積が大きくなる。そのため、チップ面積の更なる増大を回避する上で、負荷抵抗回路の追加を要さずにオフセット調整だけでスイッチング電源１００の音鳴りを抑制することのできる上記の静音軽負荷モードは、極めて有効と言える。

＜ロジック回路＞
図５はロジック回路１４６の一構成例を示す図である。本構成例のロジック回路１４６は、パルス生成部１４６ａと、カウンタ１４６ｂと、オフセット調整部１４６ｃを含む。

パルス生成部１４６ａは、基本的に、オン信号ＯＮとオフ信号ＯＦＦに応じて上側制御信号Ｓ１と下側制御信号Ｓ２を生成することにより、出力トランジスタ１１１と同期整流トランジスタ１１２を相補的にオン／オフする。

ただし、スイッチング電源１００が軽負荷モード（ＰＦＭモード）に移行すると、パルス生成部１４６ａは、上側制御信号Ｓ１と下側制御信号Ｓ２をいずれもローレベルとする場合がある。この場合、出力トランジスタ１１１と同期整流トランジスタ１１２の双方がオフされるので、スイッチ出力段１１０が駆動停止状態（＝外部端子Ｔ２がハイインピーダンスとされた状態）となる。

このとき、ロジック回路１４６は、スイッチ出力段１１０の駆動復帰タイミング（＝出力トランジスタ１１１のオンタイミング）が到来するまで、オシレータ１４４を制御してオン信号ＯＮを停止させてもよいし、若しくは、オン信号ＯＮを無視（またはマスク）してもよい。

なお、軽負荷モードへの移行については、例えば、出力電圧ＯＵＴが目標値よりも高くなり、帰還電圧ＦＢが軽負荷移行電圧（＝α×ＶＲＥＦ、ただしα＞１）を上回ったときに、通常モード（ＰＷＭモード）から軽負荷モード（ＰＦＭモード）に移行するとよい。

また、軽負荷モードからの復帰については、例えば、出力電圧ＯＵＴが目標値の近傍まで低下し、帰還電圧ＦＢが軽負荷解除電圧（＝β×ＶＲＥＦ、ただし１＜β＜α）を下回ったときに、軽負荷モードから通常モードに復帰するとよい。

もちろん、軽負荷モードの移行／復帰条件は、何ら上記に限定されるものではなく、例えば、誤差信号ＥＲＲがランプ信号ＲＡＭＰのＤＣオフセット値を下回っているか否かを検出してもよいし、或いは、オフ信号ＯＦＦが所定期間に亘ってローレベルに固定されているか否かを検出してもよい。

カウンタ１４６ｂは、上側制御信号Ｓ１（＝スイッチ出力段１１０に供給されるスイッチングパルスに相当）のパルス間隔を測定し、その測定結果をカウント出力値ＣＮＴＯとして出力する。具体的に述べると、カウント出力値ＣＮＴＯは、ロジッククロック信号ＣＬＫのパルスでインクリメントされ、上側制御信号Ｓ１のパルスでリセットされる。

オフセット調整部１４６ｃは、上側制御信号Ｓ１のパルス生成毎にカウント出力値ＣＮＴＯと所定の閾値ＴＨとを比較し、その結果に応じてオフセット調整信号ＱＬＬＭのデジタル信号値を決定する。

より具体的に述べると、オフセット調整部１４６ｃは、ＣＮＴＯ＞ＴＨであれば、オフセット電圧Ｖｏｆｓを引き上げるように、オフセット調整信号ＱＬＬＭをインクリメントし、逆に、ＣＮＴＯ＜ＴＨであれば、オフセット電圧Ｖｏｆｓを引き下げるように、オフセット調整信号ＱＬＬＭをデクリメントする（詳細は後述）。

また、ロジック回路１４６（特にカウンタ１４６ｂとオフセット調整部１４６ｃ）は、記憶部１５０に格納されたイネーブル信号ＥＮ（＝静音軽負荷モードの有効／無効を切り替えるためのフラグ信号）に基づいて、軽負荷時にオフセット電圧Ｖｏｆｓの調整動作を行うか否かを決定する。

静音軽負荷モードを有効とする場合（例えばＥＮ＝Ｈ）には、ロジッククロック信号ＣＬＫが生成され、カウンタ１４６ｂによるスイッチングパルス間隔の測定、並びに、オフセット調整部１４６ｃによるオフセット調整信号ＱＬＬＭの生成が行われる。

一方、静音軽負荷モードを無効とする場合（例えばＥＮ＝Ｌ）には、ロジッククロック信号ＣＬＫの生成が停止されるとともに、カウンタ１４６ｂ及びオフセット調整部１４６ｃへの電力供給が遮断される。このとき、オフセット調整信号ＱＬＬＭのデジタル信号値は０ｄとなり、オフセット電圧Ｖｏｆｓは０［Ｖ］となる。

このような構成とすることにより、静音化と効率向上のいずれを優先するかに応じて、静音軽負荷モードの有効／無効を切り替えることが可能となる。

なお、先出の記憶部１５０としては、例えば、ＯＴＰＲＯＭ［one time programmable ROM］などの不揮発性メモリを用いることが望ましい。

＜オフセット調整動作＞
図６は、静音軽負荷モードにおけるオフセット調整動作の第１例を示す図であり、上から順に、出力電圧ＯＵＴ、上側制御信号Ｓ１、カウント出力値ＣＮＴＯ、オフセット調整信号ＱＬＬＭ［７：０］、及び、オフセット電圧Ｖｏｆｓが描写されている。

静音軽負荷モードが有効とされている場合には、通常の軽負荷モード（ＰＦＭモード）と同じく、出力電圧ＯＵＴが目標値を下回らない範囲でスイッチ出力段１１０の駆動停止と駆動復帰が繰り返される一方、スイッチング周波数Ｆｓｗが所定の下限値ＦｓｗＬ（例えば２１～２５ｋＨｚ）を下回らないように、オフセット調整信号ＱＬＬＭを用いたオフセット電圧Ｖｏｆｓの調整動作が行われる。以下では、本図に即して具体的に説明する。

時刻ｔ３１では、出力電圧ＯＵＴが所定の下限値ＯＵＴＬ（≧目標値）まで低下したことに伴い、上側制御信号Ｓ１にパルスが生成されている。その結果、出力電圧ＯＵＴは、一旦上昇した後、スイッチ出力段１１０の駆動停止により再び低下に転じる。なお、この時点では、ＱＬＬＭ＝０ｄであり、Ｖｏｆｓ＝０［Ｖ］であるから、スイッチ電圧ＳＷが負から正に切り替わるタイミング（＝インダクタ電流ＩＬが逆流し始めるタイミング）で遅滞なくスイッチ出力段１１０の駆動が停止される。従って、時刻ｔ３１以降、出力電圧ＯＵＴは、負荷Ｚに流れる負荷電流に応じた傾きで緩やかに低下していく。また、カウント出力値ＣＮＴＯは、上側制御信号Ｓ１のパルスでゼロ値にリセットされた後、ロジッククロック信号ＣＬＫのパルスでインクリメントされていく。

その後、時刻ｔ３２では、出力電圧ＯＵＴが下限値ＯＵＴＬまで再び低下したことに伴い、上側制御信号Ｓ１にパルスが生成されている。このとき、リセット直前のカウント出力値ＣＮＴＯが閾値ＴＨを超えている。これは、上側制御信号Ｓ１のパルス間隔Ｔが上限値Ｔｍａｘ（＝１／ＦｓｗＬ、例えば４０～４８μｓ）よりも大きいこと、延いては、スイッチング周波数Ｆｓｗが下限値ＦｓｗＬよりも低いことと等価である。この比較結果を受けて、オフセット調整信号ＱＬＬＭがｘ（ただしｘ≧１であり、例えばｘ＝５）だけインクリメントされる。従って、ＱＬＬＭ＝５ｄとなり、Ｖｏｆｓ＝５ＶＵ（ただし、ＶＵは所定の単位オフセット電圧）となる。

このように、現サイクル（＝時刻ｔ３１～ｔ３２）で上側制御信号Ｓ１のパルス間隔Ｔが上限値Ｔｍａｘよりも大きければ、次サイクル（＝時刻ｔ３２～ｔ３３）でオフセット電圧Ｖｏｆｓが引き上げられる。その結果、インダクタ電流ＩＬのゼロクロス検出タイミング（＝同期整流トランジスタ１１２をオフしてスイッチ出力段１１０の駆動を停止するタイミング）が遅れるので、インダクタ電流ＩＬの逆流が生じて出力電圧ＯＵＴが急峻に放電される。従って、次サイクルで出力電圧ＯＵＴが下限値ＯＵＴＬに低下するまでの所要時間が短くなり、延いては、次サイクルのスイッチング周波数Ｆｓｗが高くなる。

その後、時刻ｔ３３では、未だＣＮＴＯ＞ＴＨであることから、オフセット調整信号ＱＬＬＭがさらに５インクリメントされる。その結果、ＱＬＬＭ＝１０ｄとなり、Ｖｏｆｓ＝１０ＶＵとなる。従って、インダクタ電流ＩＬのゼロクロス検出タイミングが更に遅くなり、スイッチ出力段１１０の駆動停止時点における出力電圧ＯＵＴが更に引き下げられるので、次サイクル（＝時刻ｔ３３～ｔ３４）のスイッチング周波数Ｆｓｗが高くなる。

一方、時刻ｔ３４では、リセット直前のカウント出力値ＣＮＴＯが閾値ＴＨを超えていない。これは、上側制御信号Ｓ１のパルス間隔Ｔが上限値Ｔｍａｘよりも小さいこと、延いては、スイッチング周波数Ｆｓｗが下限値ＦｓｗＬよりも高いことと等価である。この比較結果を受けて、オフセット調整信号ＱＬＬＭが１デクリメントされる。従って、ＱＬＬＭ＝９ｄとなり、Ｖｏｆｓ＝９ＶＵとなる。

このように、現サイクル（＝時刻ｔ３３～ｔ３４）で上側制御信号Ｓ１のパルス間隔Ｔが上限値Ｔｍａｘよりも小さければ、次サイクル（＝時刻ｔ３４～ｔ３５）でオフセット電圧Ｖｏｆｓが引き下げられる。その結果、インダクタ電流ＩＬのゼロクロス検出タイミングが早まるので、インダクタ電流ＩＬの逆流量（＝出力電圧ＯＵＴの放電量）が減少する。従って、次サイクルで出力電圧ＯＵＴが下限値ＯＵＴＬに低下するまでの所要時間が長くなり、延いては、次サイクルのスイッチング周波数Ｆｓｗが低くなる。

時刻ｔ３５以降も、上記と同様のオフセット調整動作を行うことにより、軽負荷モード（ＰＦＭモード）におけるスイッチング損失の低減効果をできる限り損なうことなく、スイッチング周波数Ｆｓｗの低下を適切に抑制して、スイッチング電源１００の音鳴りを防止することが可能となる。

なお、本図では、オフセット調整信号ＱＬＬＭのインクリメント量を＋５とし、デクリメント量を－１とした例を挙げたが、その理由については、以下の第２動作例（図7）を参照しながら詳細に説明する。

図７は、静音軽負荷モードにおけるオフセット調整動作の第２例を示す図であり、上から順に、出力電圧ＯＵＴ、上側制御信号Ｓ１、オフセット調整信号ＱＬＬＭ［７：０］、及び、オフセット電圧Ｖｏｆｓが描写されている。

本図の動作例では、出力電圧ＯＵＴが下限値ＯＵＴＬまで低下してスイッチ出力段１１０の駆動が復帰される際、上側制御信号Ｓ１にｙ発（ただし、１＜ｙ≦ｘ、例えばｙ＝ｘ＝５）のパルスが連続して生成されている（時刻ｔ４１～ｔ４２、若しくは、時刻ｔ４３～ｔ４４を参照）。

従って、上側制御信号Ｓ１に１発目のパルスが生成されたタイミングで、Ｔ＞Ｔｍａｘという判定がなされていた場合、その結果を受けてオフセット調整信号ＱＬＬＭがｘインクリメントされるが、その後、短いパルス間隔（Ｔ＜Ｔｍａｘ）でさらに２発目～ｙ発目のパルスが生成されると、オフセット調整信号ＱＬＬＭが（ｙ－１）デクリメントされることになる。その結果、最終的には、ＱＬＬＭ＝（ｘ－（ｙ－１））ｄとなる。

ここで、仮にｘ＜ｙであると、オフセット調整信号ＱＬＬＭをｘインクリメントしても上側制御信号Ｓ１の連続パルスにより、常にゼロ値（０ｄ）に戻されるので、オフセット電圧Ｖｏｆｓを引き上げて出力電圧ＯＵＴの低下を促すことが不可能となってしまう。

一方、ｘ≧ｙであれば、上側制御信号Ｓ１にｙ発の連続パルスが生成されても、オフセット調整信号ＱＬＬＭを確実にインクリメントすることができる。従って、オフセット電圧Ｖｏｆｓを引き上げて出力電圧ＯＵＴの低下を促すことが可能となり、延いては、スイッチング周波数Ｆｓｗの低下を抑えてスイッチング電源１００の音鳴りを防止することが可能となる。

なお、オフセット調整信号ＱＬＬＭのインクリメント量ｘについては、ｘ＝＋５に限定されるものではなく、先出の記憶部１５０を用いて任意の値ｘに調節可能としておくことが望ましい。例えば、スイッチング電源１００でスキップモード（ｙ＝１）が採用されている場合には、ｘ＝＋１に設定すればよい。一方、オフセット調整信号ＱＬＬＭのデクリメント量については、常に－１に固定しておけば足りる。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている電源制御装置は、種々のアプリケーションに搭載されるスイッチング電源の制御主体として利用することが可能である。

１００ スイッチング電源
１１０ スイッチ出力段
１１１ 出力トランジスタ
１１２ 同期整流トランジスタ
１１３ インダクタ
１１４、１１５ コンデンサ
１２０ 帰還電圧生成回路
１４０ 制御回路
１４１ 基準電圧生成回路
１４２ エラーアンプ
１４３ ランプ信号生成回路
１４４ オシレータ
１４５ コンパレータ
１４６ ロジック回路
１４６ａ パルス生成部
１４６ｂ カウンタ
１４６ｃ オフセット調整部
１４７ 駆動回路
１４７ａ 上側ドライバ
１４７ｂ 下側ドライバ
１４８ ゼロクロス検出部
１４９ オフセット付与部
１５０ 記憶部
２００ 半導体装置（電源制御装置）
Ｔ１、Ｔ２、Ｔ３ 外部端子
Ｚ 負荷

Claims (9)

1. 出力トランジスタと同期整流トランジスタを含むスイッチ出力段を用いてインダクタ電流を駆動することにより入力電圧から所望の出力電圧を生成して負荷に供給するスイッチング電源の制御主体となる電源制御装置であって、
   前記出力トランジスタがオフして前記同期整流トランジスタがオンしているときに流れる前記インダクタ電流のゼロクロス検出タイミングで前記同期整流トランジスタをオフしてから前記出力電圧が目標値を下回らない範囲で前記出力トランジスタをオンするように前記スイッチ出力段の駆動停止と駆動復帰を繰り返す軽負荷モードにおいて前記スイッチ出力段のスイッチング周波数に応じて前記ゼロクロス検出タイミングを調整する制御回路を有し、
   前記制御回路は、
   前記出力トランジスタがオフされて前記同期整流トランジスタがオンされているときに前記同期整流トランジスタの両端間電圧と所定のオフセット電圧とを比較して前記インダクタ電流のゼロクロスを検出するゼロクロス検出部と、
   前記スイッチング周波数に応じて前記オフセット電圧を調整するロジック回路と、
   を含む、電源制御装置。
2. 前記制御回路は、前記スイッチング周波数が所定の下限値よりも低いときに前記ゼロクロス検出タイミングを遅らせて、前記スイッチング周波数が前記下限値よりも高いときに前記ゼロクロス検出タイミングを早める、請求項１に記載の電源制御装置。
3. 前記ロジック回路は、前記出力トランジスタをオンするために出力されるスイッチングパルスの間隔を測定し、現サイクルで前記スイッチングパルスの間隔が上限値よりも大きければ次サイクルで前記オフセット電圧を引き上げ、現サイクルで前記スイッチングパルスの間隔が前記上限値よりも小さければ次サイクルで前記オフセット電圧を引き下げる、請求項１又は２に記載の電源制御装置。
4. 前記ロジック回路は、ｍビット（ただしｍ≧２）のオフセット調整信号を用いて前記オフセット電圧を調整する、請求項３に記載の電源制御装置。
5. 前記ロジック回路は、前記オフセット電圧を引き上げるときに前記オフセット調整信号をｘ（ただしｘ≧１）インクリメントし、前記オフセット電圧を引き下げるときに前記オフセット調整信号を１デクリメントする、請求項４に記載の電源制御装置。
6. 前記ロジック回路は、前記スイッチ出力段の駆動復帰時にｙ発（ただし１＜ｙ≦ｘ）の前記スイッチングパルスを出力する、請求項５に記載の電源制御装置。
7. 前記制御回路は、記憶部に格納されたイネーブル信号に基づいて前記ゼロクロス検出タイミングの調整動作を行うか否かを決定する、請求項１～６のいずれか一項に記載の電源制御装置。
8. 半導体装置に集積化されている、請求項１～７のいずれか一項に記載の電源制御装置。
9. 請求項１～８のいずれか一項に記載の電源制御装置を有する、スイッチング電源。

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