JP7348123B2 - 電源制御装置 - Google Patents

電源制御装置 Download PDF

Info

Publication number
JP7348123B2
JP7348123B2 JP2020054471A JP2020054471A JP7348123B2 JP 7348123 B2 JP7348123 B2 JP 7348123B2 JP 2020054471 A JP2020054471 A JP 2020054471A JP 2020054471 A JP2020054471 A JP 2020054471A JP 7348123 B2 JP7348123 B2 JP 7348123B2
Authority
JP
Japan
Prior art keywords
voltage
signal
level
clock signal
control device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020054471A
Other languages
English (en)
Other versions
JP2021158720A (ja
Inventor
秀和 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2020054471A priority Critical patent/JP7348123B2/ja
Priority to US17/204,111 priority patent/US11482929B2/en
Publication of JP2021158720A publication Critical patent/JP2021158720A/ja
Application granted granted Critical
Publication of JP7348123B2 publication Critical patent/JP7348123B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • H03K7/08—Duration or width modulation ; Duty cycle modulation
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0003—Details of control, feedback or regulation circuits
    • H02M1/0025—Arrangements for modifying reference values, feedback values or error values in the control loop of a converter
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/32—Means for protecting converters other than automatic disconnection
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/36—Means for starting or stopping converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0003—Details of control, feedback or regulation circuits
    • H02M1/0006—Arrangements for supplying an adequate voltage to the control circuit of converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0003—Details of control, feedback or regulation circuits
    • H02M1/0041—Control circuits in which a clock signal is selectively enabled or disabled
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)

Description

本発明は、ＤＣ／ＤＣコンバータ用の電源制御装置に関する。
従来、降圧型などの各種のＤＣ／ＤＣコンバータが存在している。例えば、特許文献１には、降圧型のＤＣ／ＤＣコンバータが開示されている。
特許文献１などのＤＣ／ＤＣコンバータでは、出力電圧を抵抗分圧することで帰還電圧を生成し、帰還電圧をエラーアンプに入力させてＰＷＭ（パルス幅変調）制御を行うことで出力電圧を一定値に安定化する。
特開２０１６－１９４５５号公報
特許文献１などのＤＣ／ＤＣコンバータでは、ＩＣの外部端子に印加された出力電圧をＩＣ内蔵の分圧抵抗により分圧している。このような構成により、上記外部端子がオープンとなる異常が生じた場合、抵抗分圧した後の帰還電圧がグランド電位（０Ｖ）となり、エラーアンプの出力が出力可能な最大値となり、ＰＷＭのデューティが最大値となる。これにより、ＤＣ／ＤＣコンバータの出力電圧が過電圧となり、後段回路に当該過電圧が印加されてしまう。
上記状況に鑑み、本発明は、帰還電圧の異常が生じた場合でもＤＣ／ＤＣコンバータの後段回路を保護できる電源制御装置を提供することを目的とする。
本発明の一態様は、ＤＣ／ＤＣコンバータに用いられる電源制御装置であって、
前記ＤＣ／ＤＣコンバータの出力電圧に基づく帰還電圧に基づき、ハイレベルとローレベルの一方である第１レベルと、前記ハイレベルと前記ローレベルの他方である第２レベルとを有するパルス状のＰＷＭ信号を生成する帰還制御部と、
前記帰還電圧の低電圧を検出する低電圧検出部と、
前記低電圧検出部により前記低電圧が検出されていない場合は、高デューティの第１クロック信号を、前記低電圧検出部により前記低電圧が検出されている場合は、低デューティの第２クロック信号をそれぞれ選択して選択クロック信号とする選択部と、
を有し、
前記帰還制御部は、
前記第１レベルと前記第２レベルとを有するパルス状のリセット信号を前記帰還電圧に基づいて生成するリセット信号生成部と、
前記リセット信号の前記第１レベルとなる期間と、前記選択クロック信号の前記第１レベルとなる期間とが重複する期間を前記第１レベルとして前記ＰＷＭ信号を生成するＰＷＭ信号生成部と、
を有する電源制御装置としている（第１の構成）。
また、上記第１の構成において、前記ＰＷＭ信号生成部は、前記リセット信号と前記選択クロック信号とが入力されるＡＮＤ回路であることとしてもよい（第２の構成）。
また、上記第１または第２の構成において、前記リセット信号生成部は、前記帰還電圧と基準電圧とが入力されるエラーアンプと、スロープ信号を生成するスロープ生成部と、前記エラーアンプから出力される誤差信号と、前記スロープ信号とが入力されるＰＷＭコンパレータと、を有することとしてもよい（第３の構成）。
また、上記第３の構成において、起動時に前記基準電圧を立ち上げるソフトスタート部を有し、前記ソフトスタート部からソフトスタートの完了を示す信号が出力されるまで、前記選択部は、前記低電圧検出部による検出結果を無視することとしてもよい（第４の構成）。
また、上記第１から第４のいずれかの構成において、前記低電圧検出部は、電源電圧の印加端に接続される一端を有する抵抗と、前記抵抗の他端に接続されるドレインと、グランド電位の印加端に接続されるソースと、前記出力電圧に基づく電圧が印加されるゲートと、を含むＮＭＯＳトランジスタと、を有することとしてもよい（第５の構成）。
また、上記第１から第４のいずれかの構成において、前記低電圧検出部は、前記出力電圧に基づく電圧と、閾値電圧とが入力されるコンパレータを有することとしてもよい（第６の構成）。
また、上記第１から第６のいずれかの構成において、前記選択部は、前記低電圧検出部により前記低電圧が検出されると、そのときに選択している前記第１クロック信号のレベルが前記第１レベルである場合、前記第１レベルが維持される間は前記第１クロック信号の選択を維持し、前記第１クロック信号が前記第２レベルに切り替わったときに前記第２クロック信号の選択に切り替えることとしてもよい（第７の構成）。
また、上記第１から第７のいずれかの構成において、前記出力電圧が印加される外部端子と、前記外部端子の端子電圧を分圧して前記帰還電圧を生成する分圧抵抗を有することとしてもよい（第８の構成）。
また、上記第１から第７のいずれかの構成において、前記帰還電圧が印加される第１外部端子と、グランド電位が印加されて前記第１外部端子付近に配置される第２外部端子と、を有することとしてもよい（第９の構成）。
また、本願の別態様は、上記いずれかの構成の電源制御装置と、前記電源制御装置において生成されるＰＷＭ信号に基づいてスイッチングされるトランジスタと、を有する、ＤＣ／ＤＣコンバータとしている。
本発明の電源制御装置によれば、帰還電圧の異常が生じた場合でもＤＣ／ＤＣコンバータの後段回路を保護できる。
本発明の第１実施形態に係るＤＣ／ＤＣコンバータの構成を示す図である。 ソフトスタートの一例を示すタイミングチャートである。 低電圧検出部の第１構成例を示す図である。 低電圧検出部の第２構成例を示す図である。 通常時における電源制御装置の動作例を示すタイミングチャートである。 異常時における電源制御装置の動作例を示すタイミングチャートである。 本発明の第２実施形態に係るＤＣ／ＤＣコンバータの構成を示す図である。 チャタリングの発生の一例を示すタイミングチャートである。 第１実施形態の変形例に係る電源制御装置の構成を示す図である。 第１実施形態の変形例に係る電源制御装置の動作例を示すタイミングチャートである。
以下に本発明の例示的な実施形態について、図面を参照して説明する。
＜ＤＣ／ＤＣコンバータの構成＞
図１は、本発明の第１実施形態に係る電源制御装置１を含むＤＣ／ＤＣコンバータ１５の構成を示す図である。
図１に示すＤＣ／ＤＣコンバータ１５は、降圧型のＤＣ／ＤＣコンバータであり、入力電圧Ｖｉｎを降圧して出力電圧Ｖｏｕｔを生成して、出力電圧Ｖｏｕｔを後段回路（不図示）に供給する。ＤＣ／ＤＣコンバータ１５は、電源制御装置１と、インダクタＬ１と、出力コンデンサＣ１と、ブートコンデンサＣｂと、を有する。インダクタＬ１と、出力コンデンサＣ１と、ブートコンデンサＣｂは、電源制御装置１の外部に配置されるディスクリート素子である。
図１に示す電源制御装置１は、エラーアンプ２と、ＰＷＭコンパレータ３と、ソフトスタート部４と、スロープ生成部５と、Ｄフリップフロップ６と、ＡＮＤ回路７と、低電圧検出部８と、ＡＮＤ回路９と、セレクタ１０と、ハイサイドドライバ１１と、ローサイドドライバ１２と、ＮＭＯＳトランジスタＭ１と、ＮＭＯＳトランジスタＭ２と、ダイオードＤ１と、分圧抵抗Ｒ１，Ｒ２と、を１つのチップに集積化して有する半導体ＩＣである。
なお、エラーアンプ２と、ＰＷＭコンパレータ３と、スロープ生成部５と、Ｄフリップフロップ６と、からリセット信号生成部１３Ａが構成される。ＡＮＤ回路７からＰＷＭ信号生成部１３Ｂが構成される。リセット信号生成部１３Ａと、ＰＷＭ信号生成部１３Ｂと、から帰還電圧制御部１３が構成される。
また、低電圧検出部８と、ＡＮＤ回路９と、から選択部１４が構成される。
また、電源制御装置１は、外部との電気的接続を確立するための外部端子Ｐｎ１～Ｐｎ５を有する。
なお、ＮＭＯＳトランジスタＭ１，Ｍ２は、電源制御装置１の外部に配置されてもよい。
ＮＭＯＳトランジスタＭ１と、ＮＭＯＳトランジスタＭ２は、入力電圧Ｖｉｎが印加される外部端子Ｐｎ１と、グランド電位が印加される外部端子Ｐｎ４との間に直列に接続される。具体的には、ＮＭＯＳトランジスタＭ１のドレインは、外部端子Ｐｎ１に接続される。ＮＭＯＳトランジスタＭ１のソースは、ノードＮｓｗにおいてＮＭＯＳトランジスタＭ２のドレインに接続される。ＮＭＯＳトランジスタＭ２のソースは、外部端子Ｐｎ４に接続される。すなわち、ＮＭＯＳトランジスタＭ１は、高電位側のハイサイドトランジスタであり、ＮＭＯＳトランジスタＭ２は、低電位側のローサイドトランジスタである。
インダクタＬ１の一端は、外部端子Ｐｎ３を介してノードＮｓｗに接続される。インダクタＬ１の他端は、出力コンデンサＣ１の一端に接続される。出力コンデンサＣ１の他端は、グランド電位の印加端に接続される。出力コンデンサＣ１の一端に、出力電圧Ｖｏｕｔが生成される。
出力電圧Ｖｏｕｔは、外部端子Ｐｎ５に印加される。外部端子Ｐｎ５は、分圧抵抗Ｒ１の一端に接続される。分圧抵抗Ｒ１の他端は、ノードＮ１において分圧抵抗Ｒ２の一端に接続される。分圧抵抗Ｒ２の他端は、グランド電位の印加端に接続される。すなわち、分圧抵抗Ｒ１とＲ２は、外部端子Ｐｎ５とグランド電位の印加端との間に直列に接続される。出力電圧Ｖｏｕｔを分圧抵抗Ｒ１，Ｒ２により分圧することで、ノードＮ１に帰還電圧ＦＢが生成される。
帰還電圧ＦＢは、エラーアンプ２の反転入力端（－）に印加される。エラーアンプ２の非反転入力端（＋）には、基準電圧源Ｐにより生成される基準電圧ＲＥＦが印加される。基準電圧源Ｐは、後述するソフトスタートのために、可変な基準電圧ＲＥＦを生成する。
エラーアンプ２は、帰還電圧ＦＢと基準電圧ＲＥＦとの誤差を増幅して誤差信号ＥＲＲを生成する。誤差信号ＥＲＲは、ＰＷＭコンパレータ３の反転入力端（－）に印加される。
スロープ生成部５は、鋸歯状のスロープ信号ＳＬＰを生成する。スロープ信号ＳＬＰは、ＰＷＭコンパレータ３の非反転入力端（＋）に印加される。ＰＷＭコンパレータ３は、誤差信号ＥＲＲとスロープ信号ＳＬＰを比較して、比較信号ＣＭＰを生成する。
セレクタ１０は、高デューティの第１クロック信号ＣＫ１と、低デューティの第２クロック信号ＣＫ２とのうち、一方を選択して選択クロック信号ＣＬＫとして出力する。第１クロック信号ＣＫ１と第２クロック信号ＣＫ２は、同じ周期のパルス信号である。１周期におけるハイレベルの期間の割合（デューティ）は、第１クロック信号ＣＫ１のほうが第２クロック信号ＣＫ２よりも高い。例えば、第１クロック信号ＣＫ１のデューティは９０％、第２クロック信号ＣＫ２のデューティは５０％などである。
Ｄフリップフロップ６のＤ端子には、電源電圧Ｖｄｄが印加される。Ｄフリップフロップ６のクロック端子には、選択クロック信号ＣＬＫが印加される。Ｄフリップフロップ６のリセット端子には、比較信号ＣＭＰが印加される。Ｄフリップフロップ６のＱ端子からは、リセット信号ＲＳＴが出力される。リセット信号ＲＳＴは、ハイレベルとローレベルとを有するパルス状の信号である。
ＡＮＤ回路７の一方の入力端には、リセット信号ＲＳＴが印加される。ＡＮＤ回路７の他方の入力端には、選択クロック信号ＣＬＫが印加される。ＡＮＤ回路７は、リセット信号ＲＳＴと選択クロック信号ＣＬＫの論理積をとり、ＰＷＭ信号ＰＷＭを出力する。ＰＷＭ信号ＰＷＭは、ハイレベルとローレベルとを有するパルス状の信号である。
なお、スロープ生成部５は、選択クロック信号ＣＬＫを入力され、選択クロック信号ＣＬＫの立上りエッジを受けて初期値からのスロープ信号ＳＬＰの立上げを開始させる。また、スロープ生成部５は、比較信号ＣＭＰを入力され、比較信号ＣＭＰの立上りエッジを受けてスロープ信号ＳＬＰを初期値にリセットする。なお、スロープ生成部５は、リセット後は、選択クロック信号ＣＬＫの立上りエッジまではスロープ信号ＳＬＰを初期値で維持させる。
このようなエラーアンプ２、ＰＷＭコンパレータ３、スロープ生成部５、Ｄフリップフロップ６、およびＡＮＤ回路７により、帰還電圧ＦＢを基準電圧ＲＥＦに一致すべくＰＷＭ信号ＰＷＭを生成する帰還制御が行われる。これにより、基準電圧ＲＥＦと分圧抵抗Ｒ１，Ｒ２の抵抗値により規定される一定値に出力電圧Ｖｏｕｔは制御される。
ハイサイドドライバ１１は、ＰＷＭ信号ＰＷＭに基づいてＮＭＯＳトランジスタＭ１をオンオフ駆動する。ローサイドドライバ１２は、ＰＷＭ信号ＰＷＭに基づいてＮＭＯＳトランジスタＭ２をオンオフ駆動する。ＮＭＯＳトランジスタＭ１とＭ２は、一方がオン状態のときに他方がオフ状態に相補的にスイッチングされる。なお、相補的とは、貫通電流の防止等からの観点により双方がオフとなる期間であるデッドタイムを設けることも含まれる。
ここで、ブートコンデンサＣｂの一端は、外部端子Ｐｎ３に接続される。ブートコンデンサＣｂの他端は、外部端子Ｐｎ２に接続される。外部端子Ｐｎ２は、ノードＮ２においてダイオードＤ１のカソードに接続される。ダイオードＤ１のアノードには、電源電圧Ｖｃｃが印加される。このようなブートコンデンサＣｂとダイオードＤ１により構成されるブートストラップにより、ノードＮ２にブート電圧Ｖｂｏｏｔが生成される。ブート電圧Ｖｂｏｏｔにより、入力電圧Ｖｉｎよりも高い電源電圧をハイサイドドライバ１１に供給できる。
ハイサイドドライバ１１は、ブート電圧ＶｏｏｔをＮＭＯＳトランジスタＭ１のゲートに印加することで、ＮＭＯＳトランジスタＭ１をオン状態とする。ハイサイドドライバ１１は、ノードＮｓｗのスイッチ電圧ＶｓｗをＮＭＯＳトランジスタＭ１のゲートに印加することで、ＮＭＯＳトランジスタＭ１をオフ状態とする。
また、ローサイドドライバ１２は、電源電圧ＶｒｅｇをＮＭＯＳトランジスタＭ２のゲートに印加することで、ＮＭＯＳトランジスタＭ２をオン状態とする。ローサイドドライバ１２は、グランド電位をＮＭＯＳトランジスタＭ２のゲートに印加することで、ＮＭＯＳトランジスタＭ２をオフ状態とする。
なお、ハイサイドトランジスタとしてＰＭＯＳトランジスタを用いてもよい。この場合、ブートストラップは不要となる。
低電圧検出部８は、外部端子Ｐｎ５の端子電圧Ｖ５が低電圧になっているか否かを検出して検出信号ＤＥＴを出力する。すなわち、低電圧検出部８は、帰還電圧ＦＢの低電圧を検出する。これにより、通常時であれば端子電圧Ｖ５は出力電圧Ｖｏｕｔとなるので、低電圧検出部８は、端子電圧Ｖ５は低電圧でなく正常であることを検出する。この場合、低電圧検出部８は、ローレベルの検出信号ＤＥＴを出力する。一方、電源制御装置１の実装不良等により外部端子Ｐｎ５がオープンとなった場合は、端子電圧Ｖ５はグランド電位（０Ｖ）となり、低電圧検出部８は、端子電圧Ｖ５が低電圧であり異常であることを検出する。この場合、低電圧検出部８は、ハイレベルの検出信号ＤＥＴを出力する。
ソフトスタート部４は、電源制御装置１の起動時におけるソフトスタートを制御する。ソフトスタートについて、図２に示すタイミングチャートを参照して説明する。
図２に示すタイミングｔａにてイネーブル信号ＥＮがローレベルからハイレベルへ立ち上がると、ソフトスタート部４は、基準電圧源Ｐを制御して基準電圧ＲＥＦの立上げを開始させる。このとき、帰還電圧ＦＢに基づく帰還制御により、出力電圧Ｖｏｕｔは上昇を開始する。また、このときソフトスタート部４は、ローレベルのソフトスタート完了信号ＳＳＦを出力する。
そして、時間的に一定となる一定値に基準電圧ＲＥＦが到達するタイミングｔｂにて、ソフトスタート部４は、ソフトスタートが完了したとして、ソフトスタート完了信号ＳＳＦをローレベルからハイレベルに切り替える。このようなソフトスタートにより、出力電圧Ｖｏｕｔのオーバーシュートを抑制できる。
ＡＮＤ回路９の一方の入力端には、ソフトスタート完了信号ＳＳＦが印加される。ＡＮＤ回路９の他方の入力端には、検出信号ＤＥＴが印加される。これにより、起動時に出力電圧Ｖｏｕｔが低いために低電圧検出部８により端子電圧Ｖ５の低電圧が検出されても、ソフトスタート完了信号ＳＳＦはローレベルであるので、ＡＮＤ回路９の出力Ａはローレベルとなる。セレクタ１０は、出力Ａがローレベルの場合、通常時の選択肢として第１クロック信号ＣＫ１を選択する。すなわち、起動時に誤って異常時の選択肢としての第２クロック信号ＣＫ２が選択されることを回避できる。
ソフトスタート完了信号ＳＳＦがハイレベルに切り替えられて以降は、ＡＮＤ回路９の出力Ａは、検出信号ＤＥＴのレベルに応じたレベルとなる。従って、通常時であれば検出信号ＤＥＴはローレベルであるので、出力Ａがローレベルとなり、セレクタ１０により第１クロック信号ＣＫ１が選択される。一方、異常時であれば検出信号ＤＥＴはハイレベルとなるので、出力Ａがハイレベルとなり、セレクタ１０は、第２クロック信号ＣＫ２を選択する。後述のように、第２クロック信号ＣＫ２は、異常時にＰＷＭ信号ＰＷＭのデューティを抑制するために用いられる。
このように、選択部１４は、ソフトスタート部４からソフトスタートの完了を示すソフトスタート完了信号ＳＳＦが出力されるまで、低電圧検出部８による検出結果を無視する。
＜低電圧検出部の構成＞
図３は、低電圧検出部８の第１構成例を示す図である。図３に示す低電圧検出部８は、ＮＭＯＳトランジスタＭ８と、プルアップ抵抗Ｒ８と、を有する。
プルアップ抵抗Ｒ８の一端は、電源電圧Ｖ８の印加端に接続される。プルアップ抵抗Ｒ８の他端は、ノードＮ８においてＮＭＯＳトランジスタＭ８のドレインに接続される。ＮＭＯＳトランジスタＭ８のソースは、グランド電位の印加端に接続される。ＮＭＯＳトランジスタＭ８のゲートには、端子電圧Ｖ５が印加される。検出信号ＤＥＴは、ノードＮ８に生じる。
通常時で端子電圧Ｖ５がＮＭＯＳトランジスタＭ８の閾値電圧Ｖｔｈを上回っていれば、ＮＭＯＳトランジスタＭ８がオン状態となり、検出信号ＤＥＴは、ローレベル（グランド電位）となる。一方、異常時で端子電圧Ｖ５が閾値電圧Ｖｔｈを下回っていれば、ＮＭＯＳトランジスタＭ８はオフ状態となり、検出信号ＤＥＴはハイレベル（Ｖ８）となる。
閾値電圧Ｖｔｈは、０Ｖより高く、且つ通常時の出力電圧Ｖｏｕｔの電圧値よりも低い値に設定される。例えば、入力電圧Ｖｉｎが１２Ｖに対して通常時の出力電圧Ｖｏｕｔが３．３Ｖである場合、閾値電圧Ｖｔｈは、例えばｔｙｐ値として０．５Ｖに設定される。ただし、閾値電圧Ｖｔｈは、バラツキや温度特性により変化する。ｔｙｐ値が０．５Ｖの閾値電圧Ｖｔｈであれば、Ｖｔｈの最大値は、例えば０．５Ｖ×１．３＋０．２Ｖ＝０．８５Ｖとなる。なお、１．３はバラツキ分、０．２Ｖは温度特性によるものである。しかしながら、通常時の出力電圧Ｖｏｕｔが３．３Ｖのように０Ｖから余裕がある場合は、上記のように閾値電圧Ｖｔｈが最大値まで変化しても問題はない。
一方、通常時の出力電圧Ｖｏｕｔが例えば０．８Ｖなどのように０Ｖから余裕がない場合は、通常時の出力電圧Ｖｏｕｔが閾値電圧Ｖｔｈの最大値を下回る可能性があり、低電圧検出部８による通常時の検出に誤検出が生じる可能性がある。
特にそのような場合は、次に図４で示す第２構成例の低電圧検出部８を用いることが望ましい。図４に示す低電圧検出部８は、コンパレータＣＭＰ８から構成される。コンパレータＣＭＰ８の反転入力端（－）には、端子電圧Ｖ５が印加される。コンパレータＣＭＰ８の非反転入力端（＋）には、閾値電圧ＴＨが印加される。コンパレータＣＭＰ８は、端子電圧Ｖ５と閾値電圧ＴＨの比較結果を検出信号ＤＥＴとして出力する。
これにより、通常時で端子電圧Ｖ５が閾値電圧ＴＨを上回っていれば、検出信号ＤＥＴはローレベルとなり、異常時で端子電圧Ｖ５が閾値電圧ＴＨを下回っていれば、検出信号ＤＥＴはハイレベルとなる。
＜異常検出時の動作＞
次に、電源制御装置１の異常検出時の動作について説明する。まず、電源制御装置１の正常時の動作について、図５に示すタイミングチャートを参照して説明する。
なお、図５においては、上段より順に、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、選択クロック信号ＣＬＫ、誤差信号ＥＲＲ、スロープ信号ＳＬＰ、リセット信号ＲＳＴ、およびＰＷＭ信号ＰＷＭの波形例を示す。また、ここでは、ハイレベルが第１レベルに相当し、ローレベルが第２レベルに相当する。
タイミングｔ１で第１クロック信号ＣＫ１および第２クロック信号ＣＫ２がローレベルからハイレベルに立ち上がる。ここでは端子電圧Ｖ５が通常時の値であるので、低電圧検出部８により低電圧は検出されず、セレクタ１０により第１クロック信号ＣＫ１が選択されている。これにより、第１クロック信号ＣＫ１としての選択クロック信号ＣＬＫは、ハイレベルに立ち上がる。
選択クロック信号ＣＬＫの立ち上りを受けて、スロープ信号ＳＬＰは、初期値から立ち上りを開始する。また、選択クロック信号ＣＬＫの立ち上りを受けて、Ｄフリップフロップ６は、リセット信号ＲＳＴをハイレベルに立ち上げる。これにより、ＰＷＭ信号ＰＷＭは、ハイレベルに立ち上がる。
その後、スロープ信号ＳＬＰが立ち上がって、タイミングｔ２にて誤差信号ＥＲＲを上回ると、比較信号ＣＭＰがハイレベルに立ち上がる。これにより、Ｄフリップフロップ６がリセットされ、リセット信号ＲＳＴはローレベルに立ち下げられる。従って、ＰＷＭ信号ＰＷＭはローレベルに立ち下げる。
また、比較信号ＣＭＰがハイレベルに立ち上がったのを受けて、スロープ生成部５はスロープ信号ＳＬＰを初期値に立下げる。これにより、比較信号ＣＭＰは、ローレベルに立ち下がる。以降、スロープ生成部５は、選択クロック信号ＣＬＫの立ち上がりを受けるまでは、スロープ信号ＳＬＰを初期値に維持させる。
その後、第１クロック信号ＣＫ１がローレベルに立ち下がるタイミングｔ３で、選択クロック信号ＣＬＫも立ち下がる。その後、第１クロック信号ＣＫ１および第２クロック信号ＣＫ２がハイレベルに立ち上がるタイミングｔ４で、選択クロック信号ＣＬＫも立ち上がる。
選択クロック信号ＣＬＫの立ち上りを受けて、Ｄフリップフロップ６によりリセット信号ＲＳＴが立ち上がる。これにより、ＰＷＭ信号ＰＷＭも立ち上がる。
このように、リセット信号ＲＳＴのハイレベル（第１レベル）となる期間と、選択クロック信号ＣＬＫのハイレベル（第１レベル）となる期間とが重複する期間（ｔ１～ｔ２）をハイレベル（第１レベル）としてＰＷＭ信号ＰＷＭが生成される。
第１クロック信号ＣＫ１および第２クロック信号ＣＫ２の周期Ｔ１（＝ＰＷＭ信号ＰＷＭの周期）に対する、ＰＷＭ信号ＰＷＭがハイレベルとなる期間Ｔ２の割合であるＰＷＭ信号ＰＷＭのデューティは、入力電圧Ｖｉｎに対する通常時の出力電圧Ｖｏｕｔに応じた値となる。例えば、Ｖｉｎ＝１２Ｖ、Ｖｏｕｔ＝３．３Ｖであれば、上記のデューティは、３．３／１２＝２８％となる。
次に、電源制御装置１の異常時の動作について、図６に示すタイミングチャートを参照して説明する。ここでは、外部端子Ｐｎ５がオープンとなる異常が発生した場合であり、端子電圧Ｖ５はグランド電位（０Ｖ）となるので、低電圧検出部８により低電圧が検出され、セレクタ１０により第２クロック信号ＣＫ２が選択される。従って、選択クロック信号ＣＬＫは、第２クロック信号ＣＫ２となる。
タイミングｔ１１では、選択クロック信号ＣＬＫの立上げを受けて、スロープ信号ＳＬＰは、初期値からの立ち上りを開始する。
端子電圧Ｖ５がグランド電位となるので、エラーアンプ２の出力である誤差信号ＥＲＲは、エラーアンプ２の出力可能な最大値まで上昇する。これに対して、スロープ信号ＳＬＰは立ち上がるが、スロープ信号ＳＬＰが誤差信号ＥＲＲを下回ったまま、第２クロック信号ＣＫ２および選択クロック信号ＣＬＫが立ち上がるタイミングｔ１３となる。すなわち、比較信号ＣＭＰがローレベルのままのため、リセット信号ＲＳＴがハイレベルのままとなる。これにより、リセット信号ＲＳＴとしては、デューティが１００％となる。
しかしながら、タイミングｔ１３より前のタイミングｔ１２で、第２クロック信号ＣＫ２および選択クロック信号ＣＬＫが立ち下がる。これにより、リセット信号ＲＳＴがハイレベルのままであっても、タイミングｔ１２でＰＷＭ信号ＰＷＭは立ち下がる。
このように、リセット信号ＲＳＴのハイレベル（第１レベル）となる期間と、選択クロック信号ＣＬＫのハイレベル（第１レベル）となる期間とが重複する期間（ｔ１１～ｔ１２）をハイレベル（第１レベル）としてＰＷＭ信号ＰＷＭが生成される。
すなわち、外部端子Ｐｎ５がオープンとなって端子電圧Ｖ５が低電圧となる異常が発生した場合でも、ＰＷＭ信号ＰＷＭのデューティは、第２クロック信号ＣＫ２の低いデューティにより制限されることになる。例えば、第２クロック信号ＣＫ２のデューティが５０％であれば、ＰＷＭ信号ＰＷＭのデューティが５０％とされ、入力電圧Ｖｉｎが１２Ｖである場合、出力電圧Ｖｏｕｔは、１２Ｖ×５０％＝６Ｖに制限される。
仮に、クロック信号が第１クロック信号ＣＫ１のみであり、第２クロック信号ＣＫ２を選択できない構成の場合は、ＡＮＤ回路７は、第１クロック信号ＣＫ１とリセット信号ＲＳＴの論理積をとるので、ＰＷＭ信号ＰＷＭのデューティが、第１クロック信号ＣＫ１の高いデューティとなってしまう。例えば、第１クロック信号ＣＫ１のデューティが９０％の場合、ＰＷＭ信号ＰＷＭのデューティが９０％となり、入力電圧Ｖｉｎが１２Ｖである場合、出力電圧Ｖｏｕｔは、１２Ｖ×９０％＝１１Ｖと過電圧となってしまう。
このように、本実施形態であれば、異常時に過電圧の出力電圧Ｖｏｕｔが後段回路に印加されることを回避できる。
また、従来のように、異常検出から所定期間（例えば１ｍｓ～５ｍｓ）経過すると、トランジスタのスイッチングを停止させてシャットダウンさせる制御では、上記所定期間はスイッチングが動作し続けるので、出力電圧が上昇を続けてしまう。これに対し、本実施形態であれば、出力電圧が上昇しても所定の制限電圧で制限することが可能となる。
また、上記所定期間が短い場合は、一瞬でも異常を検出するとシャットダウンされてしまう。これに対し、本実施形態であれば、外部端子Ｐｎ５のオープン状態がすぐに正常状態に戻れば、低電圧検出部８により低電圧は検出されなくなり、セレクタ１０により第１クロック信号ＣＫ１が選択され、ＮＭＯＳトランジスタＭ１，Ｍ２のスイッチングは継続される。
＜電源制御装置の第２実施形態＞
図７は、第２実施形態に係る電源制御装置１Ｘを含むＤＣ／ＤＣコンバータ１５Ｘの構成を示す図である。
本実施形態のＤＣ／ＤＣコンバータ１５Ｘの構成上の先述した第１実施形態（図１）との相違点は、電源制御装置１の外部に分圧抵抗Ｒ１，Ｒ２を配置したことである。外部の分圧抵抗Ｒ１，Ｒ２により出力電圧Ｖｏｕｔを分圧して生成される帰還電圧ＦＢは、外部端子Ｐｎ５に印加される。外部端子Ｐｎ５の端子電圧Ｖ５は、エラーアンプ２の反転入力端（－）に印加される。
このような本実施形態では、外部端子Ｐｎ５が隣接する外部端子Ｐｎ４と短絡して端子電圧Ｖ５がグランド電位（０Ｖ）となる異常を低電圧検出部８により検出する。低電圧検出部８を先述した第１構成例（図３）または第２構成例（図４）により構成する場合は、閾値電圧Ｖｔｈまたは閾値電圧ＴＨを、０Ｖより高く、且つ通常時の帰還電圧ＦＢの値より低い値に設定すればよい。
低電圧検出部８により端子電圧Ｖ５の低電圧が検出されると、セレクタ１０により第２クロック信号ＣＫ２が選択される。これにより、第１実施形態と同様に、ＰＷＭ信号ＰＷＭのデューティが第２クロック信号ＣＫ２のデューティにより制限される。従って、出力電圧Ｖｏｕｔは制限され、過電圧になることを回避できる。
＜電源制御装置のチャタリング防止機能＞
図８は、先述した第１実施形態または第２実施形態の電源制御装置における第１クロック信号ＣＫ１から第２クロック信号ＣＫ２への切り替え時のタイミングチャートを示す。なお、図８および後述の図１０では、検出信号ＤＥＴも示す。
図８では、タイミングｔ２１でセレクタ１０により第１クロック信号ＣＫ１が選択されており、第１クロック信号ＣＫ１の立ち上りに応じて、選択クロック信号ＣＬＫが立ち上がる。これにより、スロープ信号ＳＬＰは初期値から立ち上りを開始し、リセット信号ＲＳＴおよびＰＷＭ信号ＰＷＭは立ち上がる。
その後、タイミングｔ２２で外部端子Ｐｎ５の異常が生じると、低電圧検出部８から出力される検出信号ＤＥＴがハイレベルに切り替わり、セレクタ１０により第２クロック信号ＣＫ２が選択される。ここで、図８に示す例では、第２クロック信号ＣＫ２の立ち上がりタイミングは、第１クロック信号ＣＫ１の立ち上がりタイミングより遅延時間Ｔｄだけ遅れているので、タイミングｔ２２では選択クロック信号ＣＬＫは立ち下がる。これにより、ＰＷＭ信号ＰＷＭも立ち下がる。
その後、タイミングｔ２３で第２クロック信号ＣＫ２が立ち上がると、選択クロック信号ＣＬＫも立ち上がる。これにより、スロープ信号ＳＬＰは初期値から再度立上げが開始され、リセット信号ＲＳＴはハイレベルとされ、ＰＷＭ信号ＰＷＭは立ち上がる。
このように、第２クロック信号ＣＫ２の第１クロック信号ＣＫ１からの遅延により、選択されるクロック信号の切り替わり時にＰＷＭ信号ＰＷＭにチャタリングが発生してしまう。
なお、図８の例では、タイミングｔ２２での異常発生により、誤差信号ＥＲＲの上昇が開始され、スロープ信号ＳＬＰはタイミングｔ２５で誤差信号ＥＲＲを上回り、比較信号ＣＭＰが立ち上がり、リセット信号ＲＳＴがリセットされて立ち下がっている。また、タイミングｔ２５より前のタイミングｔ２４で第２クロック信号ＣＫ２および選択クロック信号ＣＬＫが立ち下がるので、ＰＷＭ信号ＰＷＭは、タイミングｔ２４で立ち下がっている。
このようなチャタリングを抑制するために、第１実施形態の変形例として図９に示すような電源制御装置１Ｙを採用してもよい。電源制御装置１Ｙでは、第１実施形態との相違点として、セレクタ１０の代わりにラッチ部１０Ｙを設けている。すなわち、ＡＮＤ回路９と、ラッチ部１０Ｙと、から選択部１４Ｙが構成される。
ラッチ部１０Ｙは、低電圧検出部８により端子電圧Ｖ５の低電圧が検出され、ＡＮＤ回路９の出力Ａがローレベルからハイレベルに切り替わると、そのときに選択している第１クロック信号ＣＫ１のレベルがハイレベルである場合、当該ハイレベルが維持される間は第１クロック信号ＣＫ１の選択を維持し、第１クロック信号ＣＫ１がローレベルに立ち下がったときに、第２クロック信号ＣＫ２の選択に切り替える。
ここで、ラッチ部１０Ｙによる動作例を図１０のタイミングチャートに示す。図１０のタイミングｔ３１では、ラッチ部１０Ｙにより第１クロック信号ＣＫ１が選択されており、第１クロック信号ＣＫ１の立ち上りに応じて選択クロック信号ＣＬＫが立ち上がる。
その後、タイミングｔ３２にて低電圧検出部８により端子電圧Ｖ５の低電圧が検出され、検出信号ＤＥＴがハイレベルに切り替わる。すると、ラッチ部１０Ｙは、そのときに選択している第１クロック信号ＣＫ１はハイレベルであるので、第１クロック信号ＣＫ１がタイミングｔ３５でローレベルに立ち下がるまでは、第１クロック信号ＣＫ１の選択を維持する。これにより、選択クロック信号ＣＬＫはタイミングｔ３５までハイレベルとされる。
図１０の例では、タイミングｔ３２での異常発生により、誤差信号ＥＲＲの上昇が開始され、スロープ信号ＳＬＰはタイミングｔ３４で誤差信号ＥＲＲを上回り、比較信号ＣＭＰが立ち上がり、リセット信号ＲＳＴがリセットされて立ち下がっている。これにより、ＰＷＭ信号ＰＷＭは、タイミングｔ３４で立ち下がる。
そして、第１クロック信号ＣＫ１が立ち下がるタイミングｔ３５で、ラッチ部１０Ｙは、第２クロック信号ＣＫ２を選択する。ここでは、第２クロック信号ＣＫ２はすでにローレベルであるので、選択クロック信号ＣＬＫは立ち下がる。その後、タイミングｔ３６で第２クロック信号ＣＫ２が立ち上がると、選択クロック信号ＣＬＫも立ち上がる。これにより、リセット信号ＲＳＴは立ち上がり、ＰＷＭ信号ＰＷＭも立ち上がる。
このように、選択クロック信号ＣＬＫにチャタリングが発生しないので、ＰＷＭ信号ＰＷＭにもチャタリングが発生することを回避できる。
なお、検出信号ＤＥＴがハイレベルに切り替わったときに、第１クロック信号ＣＫ１がローベルである場合は、ラッチ部１０Ｙは、即座に第２クロック信号ＣＫ２の選択に切り替える。
また、ラッチ部１０Ｙは、第２実施形態の電源制御装置にも適用可能である。
＜その他＞
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変形が可能である。
例えば、選択クロック信号ＣＬＫ、リセット信号ＲＳＴ、およびＰＷＭ信号ＰＷＭのレベルは、先述の実施形態から反転させた形態でもよい。すなわち、リセット信号ＲＳＴのローレベル（第１レベル）となる期間と、選択クロック信号ＣＬＫのローレベル（第１レベル）となる期間とが重複する期間をローレベル（第１レベル）としてＰＷＭ信号ＰＷＭを生成してもよい。
また、本発明に係る電源制御装置は、降圧型のＤＣ／ＤＣコンバータに限らず、例えば昇圧型、昇降圧型のＤＣ／ＤＣコンバータに適用してもよい。
本発明は、各種のＤＣ／ＤＣコンバータに利用することができる。
１、１Ｘ、１Ｙ 電源制御装置
２ エラーアンプ
３ ＰＷＭコンパレータ
４ ソフトスタート部
５ スロープ生成部
６ Ｄフリップフロップ
７ ＡＮＤ回路
８ 低電圧検出部
Ｒ８ プルアップ抵抗
Ｍ８ ＮＭＯＳトランジスタ
ＣＭＰ８ コンパレータ
９ ＡＮＤ回路
１０ セレクタ
１０Ｙ ラッチ部
１１ ハイサイドドライバ
１２ ローサイドドライバ
１３ 帰還制御部
１３Ａ リセット信号生成部
１３Ｂ ＰＷＭ信号生成部
１４、１４Ｙ 選択部
１５、１５Ｘ、１５Ｙ ＤＣ／ＤＣコンバータ
Ｍ１，Ｍ２ ＮＭＯＳトランジスタ
Ｌ１ インダクタ
Ｃ１ 出力コンデンサ
Ｃｂ ブートコンデンサ
Ｄ１ ダイオード
Ｒ１，Ｒ２ 分圧抵抗
Ｐｎ１～Ｐｎ５ 外部端子

Claims (10)

  1. ＤＣ／ＤＣコンバータに用いられる電源制御装置であって、
    前記ＤＣ／ＤＣコンバータの出力電圧に基づく帰還電圧に基づき、ハイレベルとローレベルの一方である第１レベルと、前記ハイレベルと前記ローレベルの他方である第２レベルとを有するパルス状のＰＷＭ信号を生成する帰還制御部と、
    前記帰還電圧の低電圧を検出する低電圧検出部と、
    前記低電圧検出部により前記低電圧が検出されていない場合は、高デューティの第１クロック信号を、前記低電圧検出部により前記低電圧が検出されている場合は、低デューティの第２クロック信号をそれぞれ選択して選択クロック信号とする選択部と、
    を有し、
    前記帰還制御部は、
    前記第１レベルと前記第２レベルとを有するパルス状のリセット信号を前記帰還電圧に基づいて生成するリセット信号生成部と、
    前記リセット信号の前記第１レベルとなる期間と、前記選択クロック信号の前記第１レベルとなる期間とが重複する期間を前記第１レベルとして前記ＰＷＭ信号を生成するＰＷＭ信号生成部と、
    を有する、電源制御装置。
  2. 前記ＰＷＭ信号生成部は、前記リセット信号と前記選択クロック信号とが入力されるＡＮＤ回路である、請求項１に記載の電源制御装置。
  3. 前記リセット信号生成部は、
    前記帰還電圧と基準電圧とが入力されるエラーアンプと、
    スロープ信号を生成するスロープ生成部と、
    前記エラーアンプから出力される誤差信号と、前記スロープ信号とが入力されるＰＷＭコンパレータと、
    を有する、請求項１または請求項２に記載の電源制御装置。
  4. 起動時に前記基準電圧を立ち上げるソフトスタート部を有し、
    前記ソフトスタート部からソフトスタートの完了を示す信号が出力されるまで、前記選択部は、前記低電圧検出部による検出結果を無視する、請求項３に記載の電源制御装置。
  5. 前記低電圧検出部は、
    電源電圧の印加端に接続される一端を有する抵抗と、
    前記抵抗の他端に接続されるドレインと、グランド電位の印加端に接続されるソースと、前記出力電圧に基づく電圧が印加されるゲートと、を含むＮＭＯＳトランジスタと、
    を有する、請求項１から請求項４のいずれか１項に記載の電源制御装置。
  6. 前記低電圧検出部は、前記出力電圧に基づく電圧と、閾値電圧とが入力されるコンパレータを有する、請求項１から請求項４のいずれか１項に記載の電源制御装置。
  7. 前記選択部は、前記低電圧検出部により前記低電圧が検出されると、そのときに選択している前記第１クロック信号のレベルが前記第１レベルである場合、前記第１レベルが維持される間は前記第１クロック信号の選択を維持し、前記第１クロック信号が前記第２レベルに切り替わったときに前記第２クロック信号の選択に切り替える、請求項１から請求項６のいずれか１項に記載の電源制御装置。
  8. 前記出力電圧が印加される外部端子と、
    前記外部端子の端子電圧を分圧して前記帰還電圧を生成する分圧抵抗を有する、請求項１から請求項７のいずれか１項に記載の電源制御装置。
  9. 前記帰還電圧が印加される第１外部端子と、グランド電位が印加されて前記第１外部端子付近に配置される第２外部端子と、を有する、請求項１から請求項７のいずれか１項に記載の電源制御装置。
  10. 請求項１から請求項９のいずれか１項に記載の電源制御装置と、
    前記電源制御装置において生成されるＰＷＭ信号に基づいてスイッチングされるトランジスタと、
    を有する、ＤＣ／ＤＣコンバータ。
JP2020054471A 2020-03-25 2020-03-25 電源制御装置 Active JP7348123B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2020054471A JP7348123B2 (ja) 2020-03-25 2020-03-25 電源制御装置
US17/204,111 US11482929B2 (en) 2020-03-25 2021-03-17 Power supply controller

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020054471A JP7348123B2 (ja) 2020-03-25 2020-03-25 電源制御装置

Publications (2)

Publication Number Publication Date
JP2021158720A JP2021158720A (ja) 2021-10-07
JP7348123B2 true JP7348123B2 (ja) 2023-09-20

Family

ID=77857586

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020054471A Active JP7348123B2 (ja) 2020-03-25 2020-03-25 電源制御装置

Country Status (2)

Country Link
US (1) US11482929B2 (ja)
JP (1) JP7348123B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115817389A (zh) * 2022-11-30 2023-03-21 中汽创智科技有限公司 一种车辆电源模块复位装置、方法、系统及车辆

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010074891A (ja) 2008-09-16 2010-04-02 Sanyo Electric Co Ltd 半導体回路
US20100123978A1 (en) 2008-11-20 2010-05-20 Shui-Mu Lin Short circuit and open circuit protection for a boost converter
WO2012131969A1 (ja) 2011-03-31 2012-10-04 トヨタ自動車株式会社 車両の電源システム
JP2016019455A (ja) 2014-07-11 2016-02-01 ローム株式会社 Ｄｃ−ｄｃコンバータ
JP2019213317A (ja) 2018-06-01 2019-12-12 ローム株式会社 半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5091024B2 (ja) * 2008-06-24 2012-12-05 株式会社リコー スイッチングレギュレータ及びその動作制御方法
US10003265B2 (en) * 2014-07-28 2018-06-19 Rohm Co., Ltd. Switching power supply device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010074891A (ja) 2008-09-16 2010-04-02 Sanyo Electric Co Ltd 半導体回路
US20100123978A1 (en) 2008-11-20 2010-05-20 Shui-Mu Lin Short circuit and open circuit protection for a boost converter
WO2012131969A1 (ja) 2011-03-31 2012-10-04 トヨタ自動車株式会社 車両の電源システム
JP2016019455A (ja) 2014-07-11 2016-02-01 ローム株式会社 Ｄｃ−ｄｃコンバータ
JP2019213317A (ja) 2018-06-01 2019-12-12 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
US11482929B2 (en) 2022-10-25
JP2021158720A (ja) 2021-10-07
US20210305897A1 (en) 2021-09-30

Similar Documents

Publication Publication Date Title
US7453287B2 (en) Switching power-supply circuit and semiconductor integrated circuit
JP5297116B2 (ja) 昇圧回路及びこれを用いた電源装置
TWI338995B (en) Method and circuit for controlling dc-dc converter
US8134348B2 (en) DC-DC converter
JP6620013B2 (ja) スイッチング電源装置
JP6306073B2 (ja) 比較回路、電源制御ｉｃ、スイッチング電源装置
WO2023219031A1 (ja) ゲート駆動回路、パワーグッド回路、過電流検出回路、発振防止回路、スイッチング制御回路、および、スイッチング電源装置
JP4487649B2 (ja) 昇降圧型ｄｃ−ｄｃコンバータの制御装置
JP6831713B2 (ja) ブートストラップ回路
JP6875873B2 (ja) Ｄｃ／ｄｃコンバータおよびその制御回路、車載電装機器
US20090316311A1 (en) Switching regulator and operation control method
JP6975538B2 (ja) ソフトスタート回路
JP7348123B2 (ja) 電源制御装置
JP2007300760A (ja) 昇圧回路および電気機器
US10320293B1 (en) Cycle skipping prevent circuit in a regulator of a DC-to-DC converter
JP2009225642A (ja) 電源装置および半導体集積回路装置
US11817772B2 (en) Glitch immune non-overlap operation of transistors in a switching regulator
US7106038B1 (en) Increased output range and decreased gain variation PWM circuit and method
US11545899B2 (en) Semiconductor device, system, and control method
JP5398422B2 (ja) スイッチング電源装置
JP6467539B2 (ja) 比較回路、電源制御ｉｃ、スイッチング電源装置
JP2009171670A (ja) 電源回路および電源システム
JP2020191700A (ja) 電源制御装置、およびスイッチング電源装置
JP7324627B2 (ja) 電源制御装置
JP7385446B2 (ja) 電源制御装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230124

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230809

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230905

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230907

R150 Certificate of patent or registration of utility model

Ref document number: 7348123

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150