JP7385439B2 - インバータ制御装置 - Google Patents

Description

本発明は、インバータ制御装置に関する。

ハイブリッド自動車や電気自動車には、モータを駆動させるために、モータの各相に対応して上アーム回路と下アーム回路を構成するスイッチング素子よりなるインバータ回路を備えている。そして、インバータ回路にＰＷＭパルスを供給するインバータ制御装置を備え、ＰＷＭパルスによりインバータ回路のスイッチング素子をスイッチングさせることで、バッテリから供給される直流電流を交流電流に変換してモータを駆動している。

近年、自動車を対象とした機能安全規格に基づいて、異常や故障を検知する必要性が高まっている。そのため、インバータ制御装置に対しても異常や故障を検知できる診断を実施する必要がある。

特許文献１には、電流検出タイミングや指令Dutyと同期させたロジックにより、対になる上アーム回路のスイッチング素子および下アーム回路のスイッチング素子に対する上側指令信号および下側指令信号が、共にオフ指令となる同時オフが同時オフ異常判定時間以上継続した場合、上側指令信号および下側指令信号が同時オフ異常であると判定している。

特開２０１５－１０４２３９号公報

上述した、特許文献１の技術では、回路構成が複雑になり、検出のための処理負荷が大きい問題があった。

本発明によるインバータ制御装置は、インバータ回路の上アーム回路及び下アーム回路を構成する複数のスイッチング素子の駆動を制御するインバータ制御装置であって、所定の電圧指令値に基づき、前記上アーム回路及び下アーム回路へ供給するＰＷＭパルスを生成するＰＷＭパルス生成部と、前記ＰＷＭパルス生成部により出力された前記ＰＷＭパルスの１周期における前記上アーム回路への前記ＰＷＭパルスのオン時間と前記下アーム回路への前記ＰＷＭパルスのオン時間との合計時間を算出する合計値算出部と、前記合計値算出部で算出された前記合計時間が、０よりも大きく前記ＰＷＭパルスの１周期よりも短い所定の時間範囲に含まれている場合に、前記ＰＷＭパルス生成部に異常が発生していると判定する異常判定部と、を備える。

本発明によれば、簡単な構成で検出が可能になり、検出のための処理負荷も小さくなる。

インバータ制御装置を含む全体のシステム構成図である。 変形例におけるインバータ制御装置を含む全体のシステム構成図である。 （Ａ）、（Ｂ）通常運転状態における１ＰＷＭ周期におけるＰＷＭパルスである。 （Ａ）、（Ｂ）上アーム回路の３相短絡状態における１ＰＷＭ周期におけるＰＷＭパルスである。 （Ａ）、（Ｂ）下アーム回路の３相短絡状態における１ＰＷＭ周期におけるＰＷＭパルスである。 （Ａ）、（Ｂ）６相開放状態における１ＰＷＭ周期におけるＰＷＭパルスである。 インバータ制御装置の動作を示すフローチャートである。 インバータ制御装置の動作を示すタイムチャートであり、エッジアライン方式においてＰＷＭパルスが正常の場合を示す。 インバータ制御装置の動作を示すタイムチャートであり、エッジアライン方式において下アーム回路へのＰＷＭパルスが欠損した場合を示す。 インバータ制御装置の動作を示すタイムチャートであり、センターアライン方式においてＰＷＭパルスが正常の場合を示す。 インバータ制御装置の動作を示すタイムチャートであり、センターアライン方式において下アーム回路へのＰＷＭパルスが欠損した場合を示す。

図１は、インバータ制御装置１００を含む全体のシステム構成図である。
高電圧バッテリ１はコンタクタ２を介して、平滑キャパシタ３およびインバータ回路４へ電力を供給する。インバータ回路４は、後述の６つのスイッチング素子を有し、高電圧バッテリ１から得られる直流電力を交流電力に変換してモータ５を駆動する。

インバータ回路４は、Ｕ相、Ｖ相、Ｗ相の上アーム回路を構成するスイッチング素子ＳＷ＿ＵＨ、ＳＷ＿ＶＨ、ＳＷ＿ＷＨを備え、Ｕ相、Ｖ相、Ｗ相の下アーム回路を構成するスイッチング素子ＳＷ＿ＵＬ、ＳＷ＿ＶＬ、ＳＷ＿ＷＬを備える。

インバータ制御装置１００は、制御部１０、上アームバッファ回路２０、下アームバッファ回路３０を備える。制御部１０は、合計値算出部１１、異常判定部１２、ＰＷＭパルス生成部１３を備える。

ＰＷＭパルス生成部１３は、トルク指令、速度指令、またサーボ制御の場合は、角度位置指令などの指令値が入力され、上アームバッファ回路２０および下アームバッファ回路３０を介して、上アーム回路および下アーム回路へ供給するＰＷＭパルスを生成する。ＰＷＭパルス生成部１３は、各相ごとに(Ｕ相上下アーム、Ｖ相上下アーム、Ｗ相上下アーム)ＰＷＭパルスを生成するための周期カウンタ１３１を内蔵する。ＰＷＭパルスの１周期はキャリア周波数と同じである。ＰＷＭパルス生成部１３は、異常判定部１２からの通知情報１２ａが正常の場合は、指令値の指示を実現するためのＰＷＭパルスを生成する。ＰＷＭパルス生成部１３は、異常判定部１２からの通知情報１２ａが異常の場合は、上アーム回路および下アーム回路を安全状態にするＰＷＭパルスを生成する。なお、生成するＰＷＭパルスは、後述のエッジアライン方式とセンターアライン方式がある。

上アームバッファ回路２０は、異常判定部１２からの通知情報１２ｂが正常の場合は、ＰＷＭパルス生成部１３より入力されたＰＷＭパルスをそのまま出力する。異常判定部１２からの通知情報１２ｂが異常の場合は、ＰＷＭパルスを全オンもしくは全オフし、上アーム回路を安全状態にする。

下アームバッファ回路３０は、異常判定部１２からの通知情報１２ｃが正常の場合は、ＰＷＭパルス生成部１３より入力されたＰＷＭパルスをそのまま出力する。異常判定部１２からの通知情報１２ｃが異常の場合は、ＰＷＭパルスを全オンもしくは全オフし、下アーム回路を安全状態にする。

合計値算出部１１の演算及び異常判定部１２の演算は各相ごとに(Ｕ相上下アーム、Ｖ相上下アーム、Ｗ相上下アーム)実施される。以下の説明では１相分で説明している。合計値算出部１１は、上アームバッファ回路２０および下アームバッファ回路３０より出力されるＰＷＭパルスが入力される。そして、合計値算出部１１は、ＰＷＭパルスの１周期における上アーム回路へのＰＷＭパルスのオン時間と下アーム回路へのＰＷＭパルスのオン時間との合計時間を算出する。合計値算出部１１は、時間カウンタ１１１を内蔵する。時間カウンタ１１１は、上アーム時間カウンタ、下アーム時間カウンタを有する。さらに、合計値算出部１１は、オン時間ＲＡＭ１１２を内蔵する。オン時間ＲＡＭ１１２には、上アーム転送先ＲＡＭ、下アーム転送先ＲＡＭ、上アーム退避用ＲＡＭ、下アーム退避用ＲＡＭ、上アームオン時間ＲＡＭ、下アームオン時間ＲＡＭ、１周期格納ＲＡＭを有する。さらに、合計値算出部１１は、時間カウンタ１１１内の値をオン時間ＲＡＭ１１２にＤＭＡ（ダイレクトメモリアクセス）転送するＤＭＡコントローラ１１３を備える。合計値算出部１１は、信号線１１ｄを介してＰＷＭパルス生成部１３と接続され、ＰＷＭパルス生成部１３内の周期カウンタ１３１を参照する。なお、本実施形態ではＤＭＡコントローラ１１３を用いた例で説明するが、ＤＭＡコントローラ１１３を用いることなく、例えばＰＷＭパルス出力に同期して各ＲＡＭを直接更新するコントローラを用いてもよい。

異常判定部１２は、合計値算出部１１で算出された合計時間が、０よりも大きくＰＷＭパルスの１周期よりも短い所定の時間範囲に含まれている場合に、ＰＷＭパルス生成部１３に異常が発生していると判定する。異常判定部１２の判定の詳細は後述する。

モータ５が永久磁石同期モータの場合の安全状態は、片側３相短絡状態と６相開放状態の２種類があり、当該安全状態の切り分けはモータ５の回転数による。すなわち、モータ５が低速回転している場合には、異常判定部１２は通知情報１２ａをＰＷＭパルス生成部１３へ送信し、ＰＷＭパルス生成部１３は上アーム回路を短絡するＰＷＭパルス、もしくは下アーム回路を短絡するＰＷＭパルスを出力する。さらに、バッファ回路を用いて、ＰＷＭパルス生成部１３で短絡させたアームと同じアームを短絡させる。つまり、上アーム回路を短絡させる場合には、異常判定部１２は通知情報１２ｂを上アームバッファ回路２０へ送信し、上アームバッファ回路２０は上アーム回路を短絡するＰＷＭパルスを出力する。もしくは、下アーム回路を短絡させる場合には、異常判定部１２は通知情報１２ｃを下アームバッファ回路３０へ送信し、下アームバッファ回路３０は下アーム回路を短絡するＰＷＭパルスを出力する。また、モータ５が高速回転している場合には、異常判定部１２は通知情報１２ａをＰＷＭパルス生成部１３へ送信し、ＰＷＭパルス生成部１３は上アーム回路および下アーム回路を開放するＰＷＭパルスを出力する。さらに、上アームバッファ回路２０もしくは下アームバッファ回路３０を用いて、ＰＷＭパルス生成部１３で開放させたアームと同じアームを開放させる。つまり異常判定部１２は通知情報１２ｂを上アームバッファ回路２０へ送信し、上アームバッファ回路２０は上アーム回路をオフにするＰＷＭパルスを出力する。さらに、異常判定部１２は通知情報１２ｃを下アームバッファ回路３０へ送信し、下アームバッファ回路３０は下アーム回路をオフにするＰＷＭパルスを出力する。

モータ５が誘導モータの場合の安全状態は、６相開放状態がある。モータ５が誘導モータの場合には、異常判定部１２は通知情報１２ａをＰＷＭパルス生成部１３へ送信し、ＰＷＭパルス生成部１３は上アーム回路および下アーム回路を開放するＰＷＭパルスを出力する。さらに、上アームバッファ回路２０もしくは下アームバッファ回路３０を用いて、ＰＷＭパルス生成部１３で開放させたアームと同じアームを開放させる。つまり、異常判定部１２は通知情報１２ｂを上アームバッファ回路２０へ送信し、上アームバッファ回路２０は上アーム回路をオフにするＰＷＭパルスを出力する。さらに、異常判定部１２は通知情報１２ｃを下アームバッファ回路３０へ送信し、下アームバッファ回路３０は下アーム回路をオフにするＰＷＭパルスを出力する。

図１において、インバータ制御装置１００は、上アームバッファ回路２０、下アームバッファ回路３０を備え、制御部１０は、上アームバッファ回路２０および下アームバッファ回路３０より出力されるＰＷＭパルスを検出している。したがって、インバータ制御装置１００は、ＰＷＭパルス生成部１３の故障のみならず、上アームバッファ回路２０および下アームバッファ回路３０の故障も含めて検知できる。なお、上アームバッファ回路２０および下アームバッファ回路３０を省略した構成であってもよく、この場合は、インバータ制御装置１００は、ＰＷＭパルス生成部１３の故障を検知する。

図２は、変形例におけるインバータ制御装置１００を含む全体のシステム構成図である。図１と同一の個所には同一の符号を付してその説明を省略する。

この変形例においては、上アームバッファ回路２０に、図示省略した外部制御装置より通知情報２０ａが入力され、下アームバッファ回路３０に、外部制御装置より通知情報３０ａが入力される。

上アームバッファ回路２０は、通知情報２０ａが正常の場合は、ＰＷＭパルス生成部１３より入力されたＰＷＭパルスをそのまま出力する。通知情報２０ａが異常の場合は、ＰＷＭパルスを全オンもしくは全オフし、上アーム回路を安全状態にする。

下アームバッファ回路３０は、通知情報３０ａが正常の場合は、ＰＷＭパルス生成部１３より入力されたＰＷＭパルスをそのまま出力する。通知情報３０ａが異常の場合は、ＰＷＭパルスを全オンもしくは全オフし、下アーム回路を安全状態にする。

この変形例によれば、ＰＷＭパルス生成部１３の故障を検知できる他に、必要に応じて外部制御装置により、上アームバッファ回路２０および下アームバッファ回路３０を制御することができる。

図３（Ａ）、図３（Ｂ）は、通常運転状態における上アーム回路及び下アーム回路へ供給されるある相の１ＰＷＭ周期におけるＰＷＭパルスである。図３（Ａ）は、上アーム回路へ供給されるある相の１ＰＷＭ周期におけるＰＷＭパルスであり、図３（Ｂ）は、下アーム回路へ供給されるある相の１ＰＷＭ周期におけるＰＷＭパルスである。この場合、ＰＷＭパルス生成部１３が正常の状態を示し、異常判定部１２は異常の通知情報１２ａ、１２ｂ、１２ｃを出力しない。１ＰＷＭ周期は通常、キャリア周波数の周期と同じである。

図３（Ａ）、図３（Ｂ）に示すように、通常運転状態においては、上アーム回路と下アーム回路へ供給されるＰＷＭパルスは反転したパルスとなっている。片方のアーム回路がオンからオフ、もしくはオフからオンへ変化するときに、上アーム回路と下アーム回路が短絡しないようにデッドタイムTdを設ける。

１ＰＷＭ周期における上アーム回路へのＰＷＭパルスのオン時間をDuty_H、下アーム回路へのＰＷＭパルスのオン時間をDuty_Lと、１ＰＷＭ周期をT_pwm、デッドタイムをTdとすると、以下の式（１）が成り立つ。
Duty_H+Duty_L=T_pwm-2*Td （１）

図４（Ａ）、図４（Ｂ）は、上アーム回路の３相短絡状態における上アーム回路及び下アーム回路へ供給されるある相の１ＰＷＭ周期におけるＰＷＭパルスである。図４（Ａ）は、上アーム回路へ供給されるある相の１ＰＷＭ周期におけるＰＷＭパルスであり、図４（Ｂ）は、下アーム回路へ供給されるある相の１ＰＷＭ周期におけるＰＷＭパルスである。この場合、ＰＷＭパルス生成部１３が正常の状態を示し、異常判定部１２は異常の通知情報１２ａ、１２ｂ、１２ｃを出力しない。

図４（Ａ）、図４（Ｂ）に示すように、上アーム回路へのＰＷＭパルスは常時オンで、下アーム回路へのＰＷＭパルスは常時オフなので、以下の式（２）が成り立つ。
Duty_H+Duty_L=T_pwm （２）

図５（Ａ）、図５（Ｂ）は、下アーム回路の３相短絡状態における上アーム回路及び下アーム回路へ供給されるある相の１ＰＷＭ周期におけるＰＷＭパルスである。図５（Ａ）は、上アーム回路へ供給されるある相の１ＰＷＭ周期におけるＰＷＭパルスであり、図５（Ｂ）は、下アーム回路へ供給されるある相の１ＰＷＭ周期におけるＰＷＭパルスである。この場合、ＰＷＭパルス生成部１３が正常の状態を示し、異常判定部１２は異常の通知情報１２ａ、１２ｂ、１２ｃを出力しない。
図５（Ａ）、図５（Ｂ）に示すように、下アーム回路へのＰＷＭパルスは常時オンで、上アーム回路へのＰＷＭパルスは常時オフなので、以下の式（３）が成り立つ。
Duty_H+Duty_L=T_pwm （３）

図６（Ａ）、図６（Ｂ）は、上アーム回路及び下アーム回路の６相開放状態における上アーム回路及び下アーム回路へ供給されるある相の１ＰＷＭ周期におけるＰＷＭパルスである。図６（Ａ）は、上アーム回路へ供給されるある相の１ＰＷＭ周期におけるＰＷＭパルスであり、図６（Ｂ）は、下アーム回路へ供給されるある相の１ＰＷＭ周期におけるＰＷＭパルスである。この場合、ＰＷＭパルス生成部１３が正常の状態を示し、異常判定部１２は異常の通知情報１２ａ、１２ｂ、１２ｃを出力しない。

図６（Ａ）、図６（Ｂ）に示すように、上アーム回路および下アーム回路へのＰＷＭパルスは常時オフなので、以下の式（４）が成り立つ。
Duty_H+Duty_L=0 （４）

以上のように、ＰＷＭパルス生成部１３が正常の状態では、式（１）～式（４）を示す。したがって、ＰＷＭパルス生成部１３が異常の状態では、式（１）～式（４）を満たさない以下の式（５）によって、異常判定部１２は異常の判定が可能になる。
0<Duty_H+Duty_L<T_pwm-(2*Td+α) （５）
ここで、αはマージンであり、ＰＷＭパルスの応答性、ＰＷＭパルス生成部１３他の周辺回路の応答性を考慮したもので、α≧0である。
このように、式（５）を用いれば、通常運転状態、上アーム回路の３相短絡状態、下アーム回路の３相短絡状態、上アーム回路及び下アーム回路の６相開放状態の各運転状態の場合分けをする必要がなく、簡単な構成で検出可能となる。

異常判定部１２は、式（５）が成立したときにＰＷＭパルスが異常であると判定し、異常の通知情報１２ａ、１２ｂ、１２ｃを出力する。

図７は、インバータ制御装置１００の動作を示すフローチャートである。
図７のステップＳ１で、合計値算出部１１は、上アーム回路および下アーム回路へのＰＷＭパルスの各オン時間Duty_H、Duty_Lを取得する。

ステップＳ２で、合計値算出部１１は、上アーム回路および下アーム回路へのＰＷＭパルスの各オン時間Duty_H、Duty_Lの和を算出する。
ステップＳ３で、異常判定部１２は、オン時間の和Duty_H+Duty_Lが式（５）の条件を満たすかを判定する。式（５）の条件を満たす場合は、ステップＳ４へ進み、式（５）の条件を満たさない場合は、処理を終了する。

ステップＳ４では、異常判定部１２は、上アーム回路もしくは下アーム回路へのＰＷＭパルスに欠損があると判定し、異常判定部１２は、通知情報１２ａをＰＷＭパルス生成部１３へ、通知情報１２ｂを上アームバッファ回路２０へ、通知情報１２ｃを下アームバッファ回路３０へ送信する。

ステップＳ５では、通知情報１２ａを受けたＰＷＭパルス生成部１３は、上アーム回路を短絡するＰＷＭパルス、もしくは下アーム回路を短絡するＰＷＭパルスを出力して、インバータ回路４を安全状態に移行する。また、通知情報１２ｂ、１２ｃをそれぞれ受けた上アームバッファ回路２０、下アームバッファ回路３０は、上アーム回路、下アーム回路をオフにするＰＷＭパルスを出力して、インバータ回路４を安全状態に移行する。ここでは、ＰＷＭパルス生成部１３と上アームバッファ回路２０、下アームバッファ回路３０とで２重に安全状態への移行を制御する例で説明したが、少なくともいずれか一方を制御してもよい。

図８は、インバータ制御装置１００の動作を示すタイムチャートであり、エッジアライン方式においてＰＷＭパルスが正常の場合を示す。

図８（ａ）は、ＰＷＭパルス生成部１３に内蔵された周期カウンタ１３１のカウント値の出力を示すものである。図８（ｂ）は、上アーム回路へのＰＷＭパルスを、図８（ｃ）は、下アーム回路へのＰＷＭパルスを示す。エッジアライン方式は、周期カウンタ１３１のカウントの立ち上がりに同期してＰＷＭパルスを出力する。図８（ｂ）、図８（ｃ）において、ＰＷＭパルスが重なっていない部分（図示の斜線部分）は、デッドタイムTdを表す。

図８（ｄ）、図８（ｅ）は、それぞれ合計値算出部１１内の上アーム時間カウンタ、下アーム時間カウンタのカウント値を示す。ＰＷＭパルス生成部１３より出力されるＰＷＭパルスは、上アームバッファ回路２０、下アームバッファ回路３０を介して合計値算出部１１へ入力される。したがって、上アーム時間カウンタ、下アーム時間カウンタのカウント値は、それぞれ、図８（ｂ）、図８（ｃ）に示す上アーム回路へのＰＷＭパルス、下アーム回路へのＰＷＭパルスのパルス幅に相当する時間をカウントしている。

上アーム時間カウンタ、および下アーム時間カウンタのカウント値は、合計値算出部１１内のＤＭＡコントローラにより、周期カウンタ１３１のカウントの立ち上がりに同期して、上アーム転送先ＲＡＭ、および下アーム転送先ＲＡＭへ転送される。図８（ｆ）は、ＤＭＡコントローラによるＤＭＡ転送時間を、図８（ｇ）は、上アーム転送先ＲＡＭの値を、図８（ｈ）は、下アーム転送先ＲＡＭの値を示す。図８（ｇ）に示す上アーム転送先ＲＡＭの値は、図８（ｄ）に示す上アーム時間カウンタのカウント値H_(1)である。図８（ｈ）に示す下アーム転送先ＲＡＭの値は、図８（ｅ）に示す下アーム時間カウンタのカウント値L_(1)である。

図８（ｉ）、図８（ｊ）に示すように、上アーム退避用ＲＡＭ、下アーム退避用ＲＡＭには、それぞれ上アーム転送先ＲＡＭの値、下アーム転送先ＲＡＭの値の前回値が記憶されているが、周期カウンタ１３１の１周期目Ａの始めでは何も記憶されていない。前回値が何も記憶されていない場合は処理を行わない。その後、上アーム退避用ＲＡＭ、下アーム退避用ＲＡＭには、それぞれカウント値H_(1)、カウント値L_(1)が退避される。

周期カウンタ１３１の２周期目Ｂのはじめに、図８（ｇ）に示す上アーム転送先ＲＡＭの値として、図８（ｄ）に示す上アーム時間カウンタのカウント値H_(2)が転送される。図８（ｈ）に示す下アーム転送先ＲＡＭの値として、図８（ｅ）に示す下アーム時間カウンタのカウント値L_(2)が転送される。そして、カウント値H_(2)と退避されていたカウント値H_(1)が減算され、図８（ｋ）に示すように、その減算値H_(2)-H_(1)が上アーム回路へのＰＷＭパルスのオン時間Duty_Hとして、上アームオン時間ＲＡＭに記憶される。さらに、カウント値L_(2)と退避されていたカウント値L_(1)が減算され、図８（ｌ）に示すように、その減算値L_(2)-L_(1)が下アーム回路へのＰＷＭパルスのオン時間Duty_Lとして、下アームオン時間ＲＡＭに記憶される。また、上アーム退避用ＲＡＭ、下アーム退避用ＲＡＭには、それぞれ上アーム転送先ＲＡＭの値H_(2)、下アーム転送先ＲＡＭの値L_(2)が前回値として記憶される。

そして、図８（ｍ）に示すように、オン時間の和Duty_H+Duty_Lが１周期目Ａのオン時間として１周期格納ＲＡＭに格納される。１周期目Ａのオン時間が１周期格納ＲＡＭに格納されると、ＡＰＩコールにより、図７のステップＳ３で示した処理が実行され、オン時間の和Duty_H+Duty_Lが式（５）の条件を満たすかを判定する。式（５）の条件を満たす場合は、図７のステップＳ４以降の処理を実行する。図８に示す例では、オン時間の和Duty_H+Duty_Lが式（５）の条件を満たさないので、正常と判定され、ステップＳ４以降の処理を実行しない。なお、２周期目Ｂ以降も同様である。

上アーム時間カウンタ、および下アーム時間カウンタのカウント値は、ＤＭＡコントローラ１１３により、上アーム転送先ＲＡＭ、および下アーム転送先ＲＡＭへ転送されるので、処理負荷を低減できる。

図９は、インバータ制御装置１００の動作を示すタイムチャートであり、エッジアライン方式において下アーム回路へのＰＷＭパルスが欠損した場合を示す。
図９（ａ）は、ＰＷＭパルス生成部１３に内蔵された周期カウンタ１３１のカウント値の出力を示すものである。図９（ｂ）は、上アーム回路へのＰＷＭパルスを、図９（ｃ）は、下アーム回路へのＰＷＭパルスを示す。この場合、下アーム回路へのＰＷＭパルスは欠損している。エッジアライン方式は、周期カウンタ１３１のカウントの立ち上がりに同期してＰＷＭパルスを出力する。図９（ｂ）、図９（ｃ）において、ＰＷＭパルスが重なっていない部分（図示の斜線部分）は、デッドタイムTdを表す。

図９（ｄ）、図９（ｅ）は、それぞれ合計値算出部１１内の上アーム時間カウンタ、下アーム時間カウンタのカウント値を示す。ＰＷＭパルス生成部１３より出力されるＰＷＭパルスは、上アームバッファ回路２０、下アームバッファ回路３０を介して合計値算出部１１へ入力される。したがって、上アーム時間カウンタ、下アーム時間カウンタのカウント値は、それぞれ、図９（ｂ）、図９（ｃ）に示す上アーム回路へのＰＷＭパルス、下アーム回路へのＰＷＭパルスのパルス幅に相当する時間をカウントしている。この場合、下アーム回路へのＰＷＭパルスは欠損しているので、図９（ｅ）に示す下アーム時間カウンタのカウント値はゼロである。

上アーム時間カウンタ、および下アーム時間カウンタのカウント値は、合計値算出部１１内のＤＭＡコントローラ１１３により、周期カウンタ１３１のカウントの立ち上がりに同期して、上アーム転送先ＲＡＭ、および下アーム転送先ＲＡＭへ転送される。図９（ｆ）は、ＤＭＡコントローラによるＤＭＡ転送時間を、図９（ｇ）は、上アーム転送先ＲＡＭの値を、図９（ｈ）は、下アーム転送先ＲＡＭの値を示す。図９（ｇ）に示す上アーム転送先ＲＡＭの値は、図９（ｄ）に示す上アーム時間カウンタのカウント値H_(1)である。図９（ｈ）に示す下アーム転送先ＲＡＭの値は、図９（ｅ）に示す下アーム時間カウンタのカウント値L_(1)である。

図９（ｉ）、図９（ｊ）に示すように、上アーム退避用ＲＡＭ、下アーム退避用ＲＡＭには、それぞれ上アーム転送先ＲＡＭの値、下アーム転送先ＲＡＭの値の前回値が記憶されているが、周期カウンタ１３１の１周期目Ａの始めでは何も記憶されていない。前回値が何も記憶されていない場合は処理を行わない。その後、上アーム退避用ＲＡＭ、下アーム退避用ＲＡＭには、それぞれカウント値H_(1)、カウント値L_(1)が退避される。カウント値L_(1)はゼロである。

周期カウンタ１３１の２周期目Ｂのはじめに、図９（ｇ）に示す上アーム転送先ＲＡＭの値として、図９（ｄ）に示す上アーム時間カウンタのカウント値H_(2)が転送される。図９（ｈ）に示す下アーム転送先ＲＡＭの値として、図９（ｅ）に示す下アーム時間カウンタのカウント値L_(2)が転送される。カウント値L_(2)はゼロである。そして、カウント値H_(2)と退避されていたカウント値H_(1)が減算され、図９（ｋ）に示すように、その減算値H_(2)-H_(1)が上アーム回路へのＰＷＭパルスのオン時間Duty_Hとして、上アームオン時間ＲＡＭに記憶される。さらに、カウント値L_(2)と退避されていたカウント値L_(1)が減算され、図９（ｌ）に示すように、その減算値L_(2)-L_(1)が下アーム回路へのＰＷＭパルスのオン時間Duty_Lとして、下アームオン時間ＲＡＭに記憶される。下アーム回路のオン時間Duty_Lはゼロである。また、上アーム退避用ＲＡＭ、下アーム退避用ＲＡＭには、それぞれ上アーム転送先ＲＡＭの値H_(2)、下アーム転送先ＲＡＭの値L_(2)が前回値として記憶される。

そして、図９（ｍ）に示すように、オン時間の和Duty_H+Duty_Lが１周期目Ａのオン時間として１周期格納ＲＡＭに格納される。１周期目Ａのオン時間が１周期格納ＲＡＭに格納されると、ＡＰＩコールにより、図７のステップＳ３で示した処理が実行され、オン時間の和Duty_H+Duty_Lが式（５）の条件を満たすかを判定する。この場合は下アーム回路のオン時間Duty_Lはゼロであるため、オン時間の和Duty_H+Duty_Lは、式（５）の条件を満たすので、図７のステップＳ４以降の処理を実行する。すなわち、異常判定部１２は、通知情報１２ａをＰＷＭパルス生成部１３へ、通知情報１２ｂを上アームバッファ回路２０へ、通知情報１２ｃを下アームバッファ回路３０へ送信する。ＰＷＭパルス生成部１３は、上アーム回路を短絡するＰＷＭパルス、もしくは下アーム回路を短絡するＰＷＭパルスを出力して、インバータ回路４を安全状態に移行する。なお、２周期目Ｂ以降も同様である。

図１０は、インバータ制御装置１００の動作を示すタイムチャートであり、センターアライン方式においてＰＷＭパルスが正常の場合を示す。

図１０（ａ）は、ＰＷＭパルス生成部１３に内蔵された周期カウンタ１３１のカウント値の出力を示すものである。図１０（ｂ）は、上アーム回路へのＰＷＭパルスを、図１０（ｃ）は、下アーム回路へのＰＷＭパルスを示す。センターアライン方式は、上アーム回路へのＰＷＭパルスの中央と周期カウンタ１３１のカウントの中央が同期する。図１０（ｂ）、図１０（ｃ）において、ＰＷＭパルスが重なっていない部分（図示の斜線部分）は、デッドタイムTdを表す。

図１０（ｄ）、図１０（ｅ）は、それぞれ合計値算出部１１内の上アーム時間カウンタ、下アーム時間カウンタのカウント値を示す。ＰＷＭパルス生成部１３より出力されるＰＷＭパルスは、上アームバッファ回路２０、下アームバッファ回路３０を介して合計値算出部１１へ入力される。したがって、上アーム時間カウンタ、下アーム時間カウンタのカウント値は、それぞれ、図１０（ｂ）、図１０（ｃ）に示す上アーム回路へのＰＷＭパルス、下アーム回路へのＰＷＭパルスのパルス幅に相当する時間をカウントしている。

上アーム時間カウンタ、および下アーム時間カウンタのカウント値は、合計値算出部１１内のＤＭＡコントローラにより、周期カウンタ１３１のカウントの立ち上がりに同期して、上アーム転送先ＲＡＭ、および下アーム転送先ＲＡＭへ転送される。図１０（ｆ）は、ＤＭＡコントローラによるＤＭＡ転送時間を、図１０（ｇ）は、上アーム転送先ＲＡＭの値を、図１０（ｈ）は、下アーム転送先ＲＡＭの値を示す。図１０（ｇ）に示す上アーム転送先ＲＡＭの値は、図１０（ｄ）に示す上アーム時間カウンタのカウント値H_(1)である。図１０（ｈ）に示す下アーム転送先ＲＡＭの値は、図１０（ｅ）に示す下アーム時間カウンタのカウント値L_(1)である。なお、下アーム時間カウンタのカウント値L_(1)は、直前のＰＷＭパルスの後半と、今回のＰＷＭパルスの前半をカウントしている。

図１０（ｉ）、図１０（ｊ）に示すように、上アーム退避用ＲＡＭ、下アーム退避用ＲＡＭには、それぞれ上アーム転送先ＲＡＭの値、下アーム転送先ＲＡＭの値の前回値が記憶されているが、周期カウンタ１３１の１周期目Ａの始めでは何も記憶されていない。前回値が何も記憶されていない場合は処理を行わない。その後、上アーム退避用ＲＡＭ、下アーム退避用ＲＡＭには、それぞれカウント値H_(1)、カウント値L_(1)が退避される。

周期カウンタ１３１の２周期目Ｂのはじめに、図１０（ｇ）に示す上アーム転送先ＲＡＭの値として、図１０（ｄ）に示す上アーム時間カウンタのカウント値H_(2)が転送される。図１０（ｈ）に示す下アーム転送先ＲＡＭの値として、図１０（ｅ）に示す下アーム時間カウンタのカウント値L_(2)が転送される。そして、カウント値H_(2)と退避されていたカウント値H_(1)が減算され、図１０（ｋ）に示すように、その減算値H_(2)-H_(1)が上アーム回路へのＰＷＭパルスのオン時間Duty_Hとして、上アームオン時間ＲＡＭに記憶される。さらに、カウント値L_(2)と退避されていたカウント値L_(1)が減算され、図１０（ｌ）に示すように、その減算値L_(2)-L_(1)が下アーム回路へのＰＷＭパルスのオン時間Duty_Lとして、下アームオン時間ＲＡＭに記憶される。また、上アーム退避用ＲＡＭ、下アーム退避用ＲＡＭには、それぞれ上アーム転送先ＲＡＭの値H_(2)、下アーム転送先ＲＡＭの値L_(2)が前回値として記憶される。

そして、図１０（ｍ）に示すように、オン時間の和Duty_H+Duty_Lが１周期目Ａのオン時間として１周期格納ＲＡＭに格納される。１周期目Ａのオン時間が１周期格納ＲＡＭに格納されると、ＡＰＩコールにより、図７のステップＳ３で示した処理が実行され、オン時間の和Duty_H+Duty_Lが式（５）の条件を満たすかを判定する。式（５）の条件を満たす場合は、図７のステップＳ４以降の処理を実行する。図１０に示す例では、オン時間の和Duty_H+Duty_Lが式（５）の条件を満たさないので、正常と判定され、ステップＳ４以降の処理を実行しない。なお、２周期目Ｂ以降も同様である。

上アーム時間カウンタ、および下アーム時間カウンタのカウント値は、ＤＭＡコントローラ１１３により、上アーム転送先ＲＡＭ、および下アーム転送先ＲＡＭへ転送されるので、処理負荷を低減できる。

図１１は、インバータ制御装置１００の動作を示すタイムチャートであり、センターアライン方式において下アーム回路へのＰＷＭパルスが欠損した場合を示す。

図１１（ａ）は、ＰＷＭパルス生成部１３に内蔵された周期カウンタ１３１のカウント値の出力を示すものである。図１１（ｂ）は、上アーム回路へのＰＷＭパルスを、図１１（ｃ）は、下アーム回路へのＰＷＭパルスを示す。この場合、下アーム回路へのＰＷＭパルスは欠損している。センターアライン方式は、上アーム回路へのＰＷＭパルスの中央と周期カウンタ１３１のカウントの中央が同期する。図１１（ｂ）、図１１（ｃ）において、ＰＷＭパルスが重なっていない部分（図示の斜線部分）は、デッドタイムTdを表す。

図１１（ｄ）、図１１（ｅ）は、それぞれ合計値算出部１１内の上アーム時間カウンタ、下アーム時間カウンタのカウント値を示す。ＰＷＭパルス生成部１３より出力されるＰＷＭパルスは、上アームバッファ回路２０、下アームバッファ回路３０を介して合計値算出部１１へ入力される。したがって、上アーム時間カウンタ、下アーム時間カウンタのカウント値は、それぞれ、図１１（ｂ）、図１１（ｃ）に示す上アーム回路へのＰＷＭパルス、下アーム回路へのＰＷＭパルスのパルス幅に相当する時間をカウントしている。この場合、下アーム回路へのＰＷＭパルスは欠損しているので、図１１（ｅ）に示す下アーム時間カウンタのカウント値はゼロである。

上アーム時間カウンタ、および下アーム時間カウンタのカウント値は、合計値算出部１１内のＤＭＡコントローラ１１３により、周期カウンタ１３１のカウントの立ち上がりに同期して、上アーム転送先ＲＡＭ、および下アーム転送先ＲＡＭへ転送される。図１１（ｆ）は、ＤＭＡコントローラによるＤＭＡ転送時間を、図１１（ｇ）は、上アーム転送先ＲＡＭの値を、図１１（ｈ）は、下アーム転送先ＲＡＭの値を示す。図１１（ｇ）に示す上アーム転送先ＲＡＭの値は、図１１（ｄ）に示す上アーム時間カウンタのカウント値H_(1)である。図１１（ｈ）に示す下アーム転送先ＲＡＭの値は、図１１（ｅ）に示す下アーム時間カウンタのカウント値L_(1)である。

図１１（ｉ）、図１１（ｊ）に示すように、上アーム退避用ＲＡＭ、下アーム退避用ＲＡＭには、それぞれ上アーム転送先ＲＡＭの値、下アーム転送先ＲＡＭの値の前回値が記憶されているが、周期カウンタ１３１の１周期目Ａの始めでは何も記憶されていない。前回値が何も記憶されていない場合は処理を行わない。その後、上アーム退避用ＲＡＭ、下アーム退避用ＲＡＭには、それぞれカウント値H_(1)、カウント値L_(1)が退避される。カウント値L_(1)は略ゼロである。

周期カウンタ１３１の２周期目Ｂのはじめに、図１１（ｇ）に示す上アーム転送先ＲＡＭの値として、図１１（ｄ）に示す上アーム時間カウンタのカウント値H_(2)が転送される。図１１（ｈ）に示す下アーム転送先ＲＡＭの値として、図１１（ｅ）に示す下アーム時間カウンタのカウント値L_(2)が転送される。カウント値L_(2)はゼロである。そして、カウント値H_(2)と退避されていたカウント値H_(1)が減算され、図１１（ｋ）に示すように、その減算値H_(2)-H_(1)が上アーム回路へのＰＷＭパルスのオン時間Duty_Hとして、上アームオン時間ＲＡＭに記憶される。さらに、カウント値L_(2)と退避されていたカウント値L_(1)が減算され、図１１（ｌ）に示すように、その減算値L_(2)-L_(1)が下アーム回路へのＰＷＭパルスのオン時間Duty_Lとして、下アームオン時間ＲＡＭに記憶される。下アーム回路のオン時間Duty_Lは略ゼロである。また、上アーム退避用ＲＡＭ、下アーム退避用ＲＡＭには、それぞれ上アーム転送先ＲＡＭの値H_(2)、下アーム転送先ＲＡＭの値L_(2)が前回値として記憶される。

そして、図１１（ｍ）に示すように、オン時間の和Duty_H+Duty_Lが１周期目Ａのオン時間として１周期格納ＲＡＭに格納される。１周期目Ａのオン時間が１周期格納ＲＡＭに格納されると、ＡＰＩコールにより、図７のステップＳ３で示した処理が実行され、オン時間の和Duty_H+Duty_Lが式（５）の条件を満たすかを判定する。この場合は下アーム回路のオン時間Duty_Lは略ゼロであるため、オン時間の和Duty_H+Duty_Lは、式（５）の条件を満たすので、図７のステップＳ４以降の処理を実行する。なお、２周期目Ｂ以降は下アーム回路のオン時間Duty_Lはゼロであるため、オン時間の和Duty_H+Duty_Lは、式（５）の条件を満たす。すなわち、異常判定部１２は、通知情報１２ａをＰＷＭパルス生成部１３へ、通知情報１２ｂを上アームバッファ回路２０へ、通知情報１２ｃを下アームバッファ回路３０へ送信する。ＰＷＭパルス生成部１３は、上アーム回路を短絡するＰＷＭパルス、もしくは下アーム回路を短絡するＰＷＭパルスを出力して、インバータ回路４を安全状態に移行する。なお、２周期目Ｂ以降も同様である。

以上説明した実施形態によれば、次の作用効果が得られる。
（１）インバータ制御装置１００は、インバータ回路４の上アーム回路及び下アーム回路を構成する複数のスイッチング素子ＳＷ＿ＵＨ、ＳＷ＿ＶＨ、ＳＷ＿ＷＨ、ＳＷ＿ＵＬ、ＳＷ＿ＶＬ、ＳＷ＿ＷＬの駆動を制御し、所定の電圧指令値に基づき、上アーム回路及び下アーム回路へ供給するＰＷＭパルスを生成するＰＷＭパルス生成部１３と、ＰＷＭパルスの１周期における上アーム回路へのＰＷＭパルスのオン時間と下アーム回路へのＰＷＭパルスのオン時間との合計時間を算出する合計値算出部１１と、合計値算出部１１で算出された合計時間が、０よりも大きくＰＷＭパルスの１周期よりも短い所定の時間範囲に含まれている場合に、ＰＷＭパルス生成部１３に異常が発生していると判定する異常判定部１２とを備える。これにより、簡単な構成で検出が可能になり、検出のための処理負荷も小さくなる。

本発明は、上記の実施形態に限定されるものではなく、本発明の特徴を損なわない限り、本発明の技術思想の範囲内で考えられるその他の形態についても、本発明の範囲内に含まれる。また、上述の実施形態と変形例を組み合わせた構成としてもよい。

１・・・高電圧バッテリ、２・・・コンタクタ、３・・・平滑キャパシタ、４・・・インバータ回路、５・・・モータ、１０・・・制御部、１１・・・合計値算出部、１２・・・異常判定部、１３・・・ＰＷＭパルス生成部、２０・・・上アームバッファ回路、３０・・・下アームバッファ回路、１００・・・インバータ制御装置、時間カウンタ１１１、オン時間ＲＡＭ１１２、ＤＭＡコントローラ１１３、周期カウンタ１３１、ＳＷ＿ＵＨ、ＳＷ＿ＶＨ、ＳＷ＿ＷＨ、ＳＷ＿ＵＬ、ＳＷ＿ＶＬ、ＳＷ＿ＷＬ・・・スイッチング素子。

Claims (5)

1. インバータ回路の上アーム回路及び下アーム回路を構成する複数のスイッチング素子の駆動を制御するインバータ制御装置であって、
   所定の電圧指令値に基づき、前記上アーム回路及び下アーム回路へ供給するＰＷＭパルスを生成するＰＷＭパルス生成部と、
   前記ＰＷＭパルス生成部により出力された前記ＰＷＭパルスの１周期における前記上アーム回路への前記ＰＷＭパルスのオン時間と前記下アーム回路への前記ＰＷＭパルスのオン時間との合計時間を算出する合計値算出部と、
   前記合計値算出部で算出された前記合計時間が、０よりも大きく前記ＰＷＭパルスの１周期よりも短い所定の時間範囲に含まれている場合に、前記ＰＷＭパルス生成部に異常が発生していると判定する異常判定部と、を備えるインバータ制御装置。
2. 請求項１に記載のインバータ制御装置において、
   前記ＰＷＭパルス生成部は、前記上アーム回路を構成するスイッチング素子と前記下アーム回路を構成するスイッチング素子との同時オンを防止するための所定のデッドタイムを有する前記ＰＷＭパルスを生成し、
   前記異常判定部は、前記合計時間が前記ＰＷＭパルスの１周期から前記デッドタイムの２倍に相当する時間を引いた時間よりも短い場合に、前記異常が発生していると判定するインバータ制御装置。
3. 請求項１または請求項２に記載のインバータ制御装置において、
   前記ＰＷＭパルス生成部と前記インバータ回路との間に配置されて、前記ＰＷＭパルスをバッファするバッファ回路を備え、
   前記合計値算出部は、前記バッファ回路を介して出力された前記上アーム回路への前記ＰＷＭパルスのオン時間と前記下アーム回路への前記ＰＷＭパルスのオン時間とを合計して前記合計時間を算出するインバータ制御装置。
4. 請求項１または請求項２に記載のインバータ制御装置において、
   前記合計値算出部は、前記上アーム回路への前記ＰＷＭパルスのオン時間を計測する上アーム時間カウンタと、前記下アーム回路への前記ＰＷＭパルスのオン時間を計測する下アーム時間カウンタと、前記ＰＷＭパルスの１周期毎に前記上アーム時間カウンタの値と前記下アーム時間カウンタの値とを転送するコントローラとを備え、前記転送された前記上アーム時間カウンタの値と前記下アーム時間カウンタの値とに基づいて前記合計時間を算出するインバータ制御装置。
5. 請求項４に記載のインバータ制御装置において、
   前記合計値算出部は、前記ＰＷＭパルスの１周期における前記上アーム時間カウンタの今回の値と前回の値を減算して前記上アーム回路への前記ＰＷＭパルスの前記オン時間を求め、前記ＰＷＭパルスの１周期における前記下アーム時間カウンタの今回の値と前回の値を減算して前記下アーム回路への前記ＰＷＭパルスの前記オン時間を求めるインバータ制御装置。

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